CN114830216B - 像素电路、显示面板及显示装置 - Google Patents

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Abstract

一种像素电路、显示面板及显示装置，数据写入晶体管(M3)的栅极与第一扫描线(G1)电连接，数据写入晶体管(M3)的第一极与数据线(DA)电连接，数据写入晶体管(M3)的第二极与驱动晶体管(M0)的第一极电连接；阈值补偿晶体管(M2)的栅极与第二扫描线(G2)电连接，阈值补偿晶体管(M2)的第一极与驱动晶体管(M0)的栅极电连接，阈值补偿晶体管(M2)的第二极与驱动晶体管(M0)的第二极电连接；补偿电路(10)与驱动晶体管(M0)的栅极电连接；发光控制电路(20)分别与第一电源端(VDD)、驱动晶体管(M0)的第一极、第二极以及发光器件(L)的第一电极电连接，且被配置为在发光控制线(EM)的信号的控制下，将第一电源端(VDD)与驱动晶体管(M0)的第一极导通，以及将驱动晶体管(M0)的第二极与发光器件(L)的第一电极导通，驱动发光器件(L)发光。

Description

像素电路、显示面板及显示装置
技术领域
本公开涉及显示技术领域，特别涉及像素电路、显示面板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)、量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)、微型发光二极管(Micro Light EmittingDiode，Micro LED)等电致发光二极管具有自发光、低能耗等优点，是当今显示装置应用研究领域的热点之一。一般采用像素电路来驱动电致发光二极管发光。在实际应用中，当显示装置要显示灰阶范围内的任一灰阶时，可能使数据电压超出驱动IC(Integrated Circuit，集成电路)的输出范围，导致暗态不够黑的问题，影响显示装置的对比度。
发明内容
本公开实施例提供的像素电路，包括：
数据写入晶体管，所述数据写入晶体管的栅极与第一扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与驱动晶体管的第一极电连接；其中，所述数据写入晶体管的有源层的材料为低温多晶硅材料；
阈值补偿晶体管，所述阈值补偿晶体管的栅极与第二扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接；其中，所述阈值补偿晶体管的有源层的材料为金属氧化物半导体材料；
补偿电路，所述补偿电路与所述驱动晶体管的栅极电连接；
发光控制电路，分别与第一电源端、所述驱动晶体管的第一极、第二极以及发光器件的第一电极电连接，且被配置为在发光控制线的信号的控制下，将所述第一电源端与所述驱动晶体管的第一极导通，以及将所述驱动晶体管的第二极与所述发光器件的第一电极导通，驱动所述发光器件发光。
在一些示例中，所述补偿电路被配置为根据寄生电容对所述驱动晶体管的栅极的电压进行补偿。
在一些示例中，所述补偿电路包括：第一补偿电容；
所述第一补偿电容的第一极与所述驱动晶体管的栅极电连接，所述第一补偿电容的第二极与所述第一扫描线电连接。
在一些示例中，所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容。
在一些示例中，所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值，所述第一补偿电容的电容值与所述第一沟道电容值之间的差值满足0±Δc1。
在一些示例中，所述补偿电路包括：第一补偿控制晶体管；
所述第一补偿控制晶体管的栅极与所述第一扫描线电连接，所述第一补偿控制晶体管的第一极和第二极均与所述驱动晶体管的栅极电连接。
在一些示例中，所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容，所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值；
所述第一补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第二沟道电容值，所述第一补偿控制晶体管的栅极与第二极之间的沟道电容的电容值为第三沟道电容值；所述第二沟道电容值与所述第三沟道电容值之和为总沟道电容值；
所述总沟道电容值与所述第一沟道电容值之间的差值满足0±Δc2。
在一些示例中，所述补偿电路包括：第二补偿控制晶体管；
所述第二补偿控制晶体管的栅极与所述第一扫描线电连接，所述第一补偿控制晶体管的第一极与所述驱动晶体管的栅极电连接，所述第一补偿控制晶体管的第二极浮接。
在一些示例中，所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容，所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值；
所述第二补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第四沟道电容值；
所述第四沟道电容值与所述第一沟道电容值之间的差值满足0±Δc3。
在一些示例中，所述补偿电路包括：第二补偿电容；
所述第二补偿电容的第一极与所述驱动晶体管的栅极电连接，所述第二补偿电容的第二极与所述发光器件的第一电极电连接。
在一些示例中，所述像素电路还包括：第一复位晶体管；
所述第一复位晶体管的栅极与第一复位线电连接，所述第一复位晶体管的第一极与初始化信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接。
在一些示例中，所述第一复位晶体管的有源层的材料为金属氧化物半导体材料。
在一些示例中，所述像素电路还包括：第二复位晶体管；
所述第二复位晶体管的栅极与第二复位线电连接，所述第二复位晶体管的第一极与初始化信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一电极电连接。
在一些示例中，所述驱动电路包括：第一发光控制晶体管，第二发光控制晶体管以及存储电容；
所述第一发光控制晶体管的栅极与所述发光控制线电连接，所述第一发光控制晶体管的第一极与所述第一电源端电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接；
所述第二发光控制晶体管的栅极与所述发光控制线电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与所述发光器件的第一电极电连接；
所述存储电容的第一极与所述第一电源端电连接，所述存储电容的第二极与所述驱动晶体管的栅极电连接。
本公开实施例提供的显示面板，包括：
衬底基板，包括多个子像素，所述子像素包括像素电路，所述像素电路包括第一补偿电容和驱动晶体管；
第一导电层，位于所述衬底基板上，且所述第一导电层包括第一扫描线和驱动晶体管的栅极；其中，一行子像素对应一条所述第一扫描线；
第一层间介质层，位于所述第一导电层背离所述衬底基板一侧；
第二导电层，位于所述第一层间介质层背离所述衬底基板一侧，且所述第二导电层包括补偿导电部；其中，所述子像素包括所述补偿导电部，且同一所述子像素中，所述补偿导电部与所述驱动晶体管的栅极电连接；
其中，针对同一所述子像素对应的第一扫描线和补偿导电部，所述第一扫描线在所述衬底基板的正投影与所述补偿导电部在所述衬底基板的正投影之间具有第一交叠区域，所述第一补偿电容位于所述第一交叠区域，且所述第一补偿电容由所述第一扫描线和所述补偿导电部之间的交叠部分形成。
在一些示例中，针对同一所述子像素对应的第一扫描线和补偿导电部，所述第一扫描线在所述衬底基板的正投影覆盖所述补偿导电部在所述衬底基板的正投影。
在一些示例中，所述像素电路还包括阈值补偿晶体管；所述显示面板还包括：
第二层间介质层，位于所述第二导电层背离所述衬底基板一侧；
氧化物半导体层，位于所述第二层间介质层背离所述衬底基板一侧，且所述氧化物半导体层包括所述阈值补偿晶体管的有源层；
第二栅绝缘层，位于所述氧化物半导体层背离所述衬底基板一侧；
第三导电层，位于所述第二栅绝缘层背离所述衬底基板一侧，且所述第三导电层包括第二扫描线；其中，一行子像素对应一条所述第二扫描线；
针对同一所述子像素对应的第二扫描线以及和阈值补偿晶体管，所述阈值补偿晶体管的有源层在所述衬底基板的正投影和所述第二扫描线在所述衬底基板的正投影具有第二交叠区域；所述阈值补偿晶体管的沟道电容的第一部分电容位于所述第二交叠区域，且所述第一部分电容由所述第二扫描线和所述阈值补偿晶体管的有源层之间的交叠部分形成。
在一些示例中，所述第二导电层还包括辅助扫描线；其中，一行子像素对应一条所述辅助扫描线；
针对同一所述子像素对应的辅助扫描线和阈值补偿晶体管，所述辅助扫描线和所述阈值补偿晶体管的有源层在所述衬底基板的正投影具有第三交叠区域；
所述阈值补偿晶体管的沟道电容的第二部分电容位于所述第三交叠区域，且所述第二部分电容由所述辅助扫描线和所述阈值补偿晶体管的有源层之间的交叠部分形成。
在一些示例中，针对同一所述子像素对应的第二扫描线和辅助扫描线，所述第二扫描线在所述衬底基板的正投影与所述辅助扫描线在所述衬底基板的正投影重叠。
在一些示例中，所述显示面板还包括：
第三层间介质层，位于所述第三导电层背离所述衬底基板一侧；
第四导电层，位于所述第三层间介质层背离所述衬底基板一侧，且所述第四导电层包括第一连接部；其中，所述第一连接部的第一端通过第一过孔与所述补偿导电部电连接，所述第一连接部的第二端通过第二过孔与所述驱动晶体管的栅极电连接；所述第一过孔贯穿所述第三层间介质层、所述第二栅绝缘层与所述第二层间介质层，所述第二过孔贯穿所述第三层间介质层、所述第二栅绝缘层、所述第二层间介质层以及所述第一层间介质层。
在一些示例中，所述第一连接部的第三端通过第三过孔与所述阈值补偿晶体管的有源层的导体化区电连接；所述第三过孔贯穿所述第二栅绝缘层和所述第三层间介质层。
在一些示例中，针对同一所述子像素对应的所述第一扫描线和所述第三过孔，所述第一扫描线在所述衬底基板的正投影覆盖所述第三过孔在所述衬底基板的正投影。
在一些示例中，所述第一连接部的第一端和第三端大致沿同一方向延伸，且所述第一连接部的第一端、第二端以及第三端大致形成“T”字型。
在一些示例中，针对同一所述子像素，所述第二扫描线在所述衬底基板的正投影与所述第一连接部在所述衬底基板的正投影之间具有第四交叠区域，所述第四交叠区域具有辅助电容，所述辅助电容由所述第二扫描线和所述第一连接部之间的交叠部分形成；
所述辅助电容的电容值大致为Δc1。
在一些示例中，所述显示面板还包括：
层间绝缘层，位于所述第四导电层背离所述衬底基板一侧；
第五导电层，位于所述层间绝缘层背离所述衬底基板一侧，且所述第五导电层包括数据线和电源线；其中，一列子像素对应一条所述数据线和一条所述电源线；
针对同一所述子像素对应的电源线和阈值补偿晶体管，所述电源线在所述衬底基板的正投影与所述阈值补偿晶体管的有源层在所述衬底基板的正投影具有交叠区域。
在一些示例中，针对同一所述子像素对应的所述电源线、所述第一过孔、所述第二过孔、所述第三过孔以及所述第三交叠区域，所述电源线在所述衬底基板的正投影分别与所述第一过孔、所述第二过孔以及所述第三过孔具有交叠区域，且所述电源线在所述衬底基板的正投影与所述第四交叠区域不交叠。
在一些示例中，所述像素电路还包括第一复位晶体管，所述氧化物半导体层还包括所述第一复位晶体管的有源层；
所述第三导电层还包括第一复位线；其中，一行子像素对应一条所述第一复位线；
针对同一所述子像素对应的所述第一复位晶体管和所述第一复位线，所述第一复位线在所述衬底基板的正投影与所述第一复位晶体管的有源层在所述衬底基板的正投影具有交叠区域。
在一些示例中，针对同一所述子像素对应的电源线和第一复位晶体管，所述电源线在所述衬底基板的正投影与所述第一复位晶体管的有源层在所述衬底基板的正投影具有交叠区域。
在一些示例中，针对同一所述子像素对应的所述第一扫描线、所述第二扫描线以及所述第一复位线，所述第一扫描线在所述衬底基板的正投影位于所述第二扫描线和所述第一复位线在所述衬底基板的正投影之间。
在一些示例中，所述像素电路还包括数据写入晶体管；所述显示面板还包括：
硅半导体层，位于所述第一导电层与所述衬底基板之间，且所述硅半导体层包括所述数据写入晶体管的有源层；
第一栅绝缘层，位于所述第一导电层与所述硅半导体层之间；
针对同一所述子像素对应的所述第一扫描线和所述数据写入晶体管，所述第一扫描线在所述衬底基板的正投影与所述数据写入晶体管的有源层在所述衬底基板的正投影具有交叠区域。
在一些示例中，针对同一所述子像素对应的所述数据写入晶体管、所述阈值补偿晶体管的有源层以及所述补偿导电部，所述补偿导电部在所述衬底基板的正投影位于所述数据写入晶体管的有源层在所述衬底基板的正投影和所述阈值补偿晶体管的有源层对应的第三过孔在所述衬底基板的正投影之间。
本公开实施例提供的显示装置，包括上述显示面板。
附图说明
图1为本公开实施例中的一些像素电路的结构示意图；
图2为本公开实施例中的另一些像素电路的结构示意图；
图3为本公开实施例中的一些像素电路的信号时序图；
图4为本公开实施例中的又一些像素电路的结构示意图；
图5为本公开实施例中的又一些像素电路的结构示意图；
图6为本公开实施例中的又一些像素电路的结构示意图；
图7a为本公开实施例中的又一些像素电路的结构示意图；
图7b为本公开实施例中的又一些像素电路的信号时序图；
图8a为本公开实施例中的又一些像素电路的结构示意图；
图8b为本公开实施例中的又一些像素电路的信号时序图；
图9为本公开实施例中的一些显示面板的结构示意图；
图10为本公开实施例中的一些显示面板中的像素电路的布局结构示意图；
图11a为本公开实施例中的一些显示面板中的硅半导体层的布局结构示意图；
图11b为本公开实施例中的一些显示面板中的第一导电层的布局结构示意图；
图11c为本公开实施例中的一些显示面板中的第二导电层的布局结构示意图；
图11d为本公开实施例中的一些显示面板中的氧化物半导体层的布局结构示意图；
图11e为本公开实施例中的一些显示面板中的第三导电层的布局结构示意图；
图11f为本公开实施例中的一些显示面板中的第四导电层的布局结构示意图；
图11g为本公开实施例中的一些显示面板中的第五导电层的布局结构示意图；
图12为图10所示的显示面板中的像素电路的布局结构示意图沿AA’方向上的剖视结构图；
图13为图10所示的显示面板中的像素电路的布局结构示意图沿BB’方向上的剖视结构图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
本公开实施例提供一种像素电路，如图1所示，可以包括：
数据写入晶体管M3，数据写入晶体管M3的栅极与第一扫描线G1电连接，数据写入晶体管M3的第一极与数据线DA电连接，数据写入晶体管M3的第二极与驱动晶体管M0的第一极电连接；其中，数据写入晶体管M3的有源层的材料为低温多晶硅材料；
阈值补偿晶体管M2，阈值补偿晶体管M2的栅极与第二扫描线G2电连接，阈值补偿晶体管M2的第一极与驱动晶体管M0的栅极电连接，阈值补偿晶体管M2的第二极与驱动晶体管M0的第二极电连接；其中，阈值补偿晶体管M2的有源层的材料为金属氧化物半导体材料；
补偿电路10，补偿电路10与驱动晶体管M0的栅极电连接，且被配置为根据阈值补偿晶体管M2的栅极和第一极之间的沟道电容，对驱动晶体管M0的栅极的电压进行补偿；
发光控制电路20，分别与第一电源端VDD、驱动晶体管M0的第一极、第二极以及发光器件L的第一电极电连接，且被配置为在发光控制线EM的信号的控制下，将第一电源端VDD与驱动晶体管M0的第一极导通，以及将驱动晶体管M0的第二极与发光器件L的第一电极导通，驱动发光器件L发光。
本公开实施例提供的上述像素电路，通过设置与驱动晶体管的栅极电连接的补偿电路，并且补偿电路可以根据阈值补偿晶体管M2的栅极和第一极之间的沟道电容，对驱动晶体管的栅极的电压进行补偿。这样在第二扫描线G2的信号的电平进行切换时，可以通过补偿电路对驱动晶体管M0的栅极电压因阈值补偿晶体管M2的栅极和第一极之间的沟道电容而拉低的电压ΔVn1进行补偿，从而可以提高驱动晶体管的栅极电压的稳定性。
在具体实施时，在本公开实施例中，发光器件L的第一极与发光控制电路20电连接，发光器件L的第二极与第二电源端VSS电连接。示例性地，发光器件L与发光控制电路20电连接的第一极为其正极，与第二电源端VSS电连接的第二极为其负极。例如，发光器件L可以为电致发光二极管，例如OLED、QLED、Micro LED、Mini LED。并且，发光器件L在驱动晶体管M0处于饱和状态时的电流的作用下实现发光。另外，一般发光器件L具有开启电压，在发光器件L两端的电压差大于或等于开启电压时进行发光。
在具体实施时，在本公开实施例中，第一电源端VDDVDD的电压Vdd一般为正值，第二电源端VSS的电压Vss一般接地或为负值。并且初始化信号线VINIT的电压Vinit与第二电源端VSS的电压Vss需要满足公式：Vinit-Vss<VL；其中，VL为发光器件L的开启电压。
在具体实施时，在本公开实施例中，如图1所示，驱动晶体管M0可以为P型晶体管；其中，驱动晶体管M0的栅极可以为其栅极，驱动晶体管M0的第一极可以为其源极，驱动晶体管M0的第二极可以为其漏极。或者，驱动晶体管M0也可以为N型晶体管；其中，驱动晶体管M0的栅极可以为其栅极，驱动晶体管M0的第一极可以为其漏极，驱动晶体管M0的第二极可以为其源极。在实际应用中，驱动晶体管M0的类型具体可以根据实际应用的需求进行设计确定，在此不作限定。
在具体实施时，在本公开实施例中，如图2所示，补偿电路10可以包括：第一补偿电容CF1；其中，第一补偿电容CF1的第一极与驱动晶体管M0的栅极电连接，第一补偿电容CF1的第二极与第一扫描线G1电连接。示例性地，阈值补偿晶体管M2的栅极和第一极之间的沟道电容的电容值为第一沟道电容值CgsT2，第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2之间的差值满足0±Δc1。例如，Δc1可以为0.1，或者Δc1也可以为0.01，或者Δc1也可以为0.05，在此不作限定。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述第一补偿电容CF1的电容值与第一沟道电容值并不能完全相同，可能会有一些偏差，因此上述第一补偿电容CF1的电容值与第一沟道电容值之间的相同关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，在第一补偿电容CF1的电容值与第一沟道电容值之间的差值满足0±Δc1时，可以认为是在误差允许范围之内所允许的相同。
在具体实施时，在本公开实施例中，如图2所示，像素电路还可以包括：第一复位晶体管M1；第一复位晶体管M1的栅极与第一复位线S1电连接，第一复位晶体管M1的第一极与初始化信号线VINIT电连接，第一复位晶体管M1的第二极与驱动晶体管M0的栅极电连接。
在具体实施时，在本公开实施例中，如图1所示，像素电路还包括：第二复位晶体管M4；其中，第二复位晶体管M4的栅极与第二复位线S2电连接，第二复位晶体管M4的第一极与初始化信号线VINIT电连接，第二复位晶体管M4的第二极与发光器件L的第一电极电连接。示例性地，第二复位线S2可以与第一扫描线G1为同一信号端。例如，如图2所示，数据写入晶体管M3的栅极和第二复位晶体管M4的栅极均与第一扫描线G1电连接。
在具体实施时，在本公开实施例中，如图2所示，驱动电路可以包括：第一发光控制晶体管M5，第二发光控制晶体管M6以及存储电容C1；其中，第一发光控制晶体管M5的栅极与发光控制线EM电连接，第一发光控制晶体管M5的第一极与第一电源端VDD电连接，第一发光控制晶体管M5的第二极与驱动晶体管M0的第一极电连接。第二发光控制晶体管M6的栅极与发光控制线EM电连接，第二发光控制晶体管M6的第一极与驱动晶体管M0的第二极电连接，第二发光控制晶体管M6的第二极与发光器件L的第一电极电连接。存储电容C1的第一极与第一电源端VDD电连接，存储电容C1的第二极与驱动晶体管M0的栅极电连接。
示例性地，如图2所示，可以使数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6以及驱动晶体管M0均设置为P型晶体管。当然，也可以使数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6以及驱动晶体管M0均设置为N型晶体管。当然，在实际应用中，可以根据实际应用的需求进行设计确定数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6以及驱动晶体管M0的具体类型，在此不作限定。
示例性地，如图2所示，可以使第一复位晶体管M1和阈值补偿晶体管M2均设置为N型晶体管。当然，也可以使第一复位晶体管M1和阈值补偿晶体管M2均设置为P型晶体管。当然，在实际应用中，可以根据实际应用的需求进行设计确定第一复位晶体管M1和阈值补偿晶体管M2的具体类型，在此不作限定。
示例性地，在本公开实施例中，P型晶体管在低电平信号作用下导通，在高电平信号作用下截止；N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。
示例性地，在本公开实施例中，上述晶体管的栅极可以作为其栅极，第一极可以作为其源极，第二极作为其漏极，或者上述晶体管的第一极可以作为其漏极，第二极作为其源极，在此不作具体区分。
一般采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料作为有源层的晶体管的迁移率高且可以做得更薄更小、功耗更低等，在具体实施时，在本公开实施例中，驱动晶体管M0的有源层的材料可以包括低温多晶硅材料，数据写入晶体管M3的有源层的材料可以包括低温多晶硅材料，第二复位晶体管M4的材料可以包括低温多晶硅材料，第一发光控制晶体管M5的材料可以包括低温多晶硅材料，第二发光控制晶体管M6的材料可以包括低温多晶硅材料。即将数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6以及驱动晶体管M0均设置为LTPS型晶体管，这样可以使数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6以及驱动晶体管M0迁移率较高且可以做得更薄更小、功耗更低等。
一般采用金属氧化物半导体材料作为有源层的晶体管的漏电流较小，因此为了降低漏电流，在具体实施时，在本公开实施例中，第一复位晶体管M1的有源层的材料可以包括金属氧化物半导体材料，阈值补偿晶体管M2的有源层的材料可以包括金属氧化物半导体材料。即将第一复位晶体管M1和阈值补偿晶体管M2均设置为氧化物型晶体管，这样可以使第一复位晶体管M1和阈值补偿晶体管M2漏电流较小。示例性地，金属氧化物半导体材料可以为IGZO(Indium GaLium Zinc Oxide，铟镓锌氧化物)，当然，金属氧化物半导体材料也可以为其他金属氧化物半导体材料，在此不作限定。这样可以减少第一复位晶体管M1和阈值补偿晶体管M2在截止时的漏电流，从而在发光器件L发光时，有利于减少漏电流对驱动晶体管M0的栅极电压的干扰，进而可以使驱动晶体管M0驱动发光器件L发光的驱动电流的稳定性提高。
本公开实施例提供的像素电路，通过将LTPS型晶体管与氧化物型晶体管这两种制备晶体管的工艺进行结合，以制备低温多晶硅结合氧化物的像素电路，以使驱动晶体管M0的栅极的漏电流较小，以及使功耗较低。从而将该像素电路应用于电致发光显示面板显示装置中时，可以提高驱动晶体管M0的栅极电压的稳定性，尤其是在显示装置降低刷新频率进行显示时，可以保证显示的均一性。
下面以图2所示的结构为例，结合图3所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
需要说明的是，第一扫描线G1和第二扫描线G2的信号分别是由高电平信号和低电平信号组成的。其高电平信号的电压一般为高电压VGH，低电平信号的电压一般为低电压VGL。当然，高电压VGH和低电压VGL的具体数值可以根据实际应用的需求进行设计确定，在此不作限定。
示例性地，高低电平的绝对值可以是相等的，例如，高电平为+5V，低电平为-5V。或者，高电平为+6V，低电平为-6V。或者，高电平为+7V，低电平为-7V。或者，高低电平的绝对值也可以是不相等的，例如高电平为大于0的数值，低电平为0V。当然，在实际应用中，可以根据实际应用的需求进行设计确定，在此不作限定。
在复位阶段T1，S1＝1，G2＝0，G1＝1，EM＝1。
由于S1＝1，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于G2＝0，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3和第二复位晶体管M4均截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。第一补偿电容CF1的第二极的电压为第一扫描线G1的高电平信号的高电压VGH，第一极为初始化信号线VINIT的电压Vinit。
在数据写入阶段T2，S1＝0，G2＝1，G1＝0，EM＝1。
由于G1＝0，因此数据写入晶体管M3和第二复位晶体管M4均导通。由于G2＝1，因此阈值补偿晶体管M2导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入驱动晶体管M0的第一极。导通的阈值补偿晶体管M2将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使数据电压Vda对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vda+Vth。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。第一补偿电容CF1的第二极的电压为第一扫描线G1的低电平信号的低电压VGL，第一极为Vda+Vth。由于S1＝0，因此第一复位晶体管M1截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn11。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，Cf1代表第一补偿电容CF1的电容值，Co代表其他相关电容值(一般为定值)。
由于第一扫描线G1由低电平信号的低电压VGL切换为高电平信号的高电压VGH，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn12。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn10＝ΔVn11+ΔVn12。由于第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2之间的差值满足0±Δc1，即可认为第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2是相等的。因此，ΔVn11与ΔVn12可以相互抵消，则使得ΔVn10可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vda+Vth。
由于EM＝0，因此第一发光控制晶体管M5和第二发光控制晶体管M6均导通。导通的第一发光控制晶体管M5将第一电源端VDD的电压提供给驱动晶体管M0的第一极。驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vdd-Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth无关。
本公开实施例又提供了一些显示面板，其结构示意图如图4所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图4所示，补偿电路10可以包括：第一补偿控制晶体管；其中，第一补偿控制晶体管的栅极与第一扫描线G1电连接，第一补偿控制晶体管的第一极和第二极均与驱动晶体管M0的栅极电连接。示例性地，第一补偿控制晶体管可以为P型晶体管。进一步地，第一补偿控制晶体管的有源层的材料可以为低温多晶硅材料或金属氧化物半导体材料，在此不作限定。
在具体实施时，在本公开实施例中，第一补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第二沟道电容值CgsMF1，第一补偿控制晶体管的栅极与第二极之间的沟道电容的电容值为第三沟道电容值CgdMF1；第二沟道电容值CgsMF1与第三沟道电容值CgdMF1之和为总沟道电容值CmMF1。其中，总沟道电容值CmMF1与第一沟道电容值CgsT2之间的差值满足0±Δc2。例如，Δc2可以为0.1，或者Δc2也可以为0.01，或者Δc2也可以为0.05，在此不作限定。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述第一沟道电容值与总沟道电容值并不能完全相同，可能会有一些偏差，因此上述第一沟道电容值与总沟道电容值之间的相同关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，在第一沟道电容值与总沟道电容值之间的差值满足0±Δc2时，可以认为是在误差允许范围之内所允许的相同。
下面以图4所示的结构为例，结合图3所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
需要说明的是，第一扫描线G1和第二扫描线G2的信号分别是由高电平信号和低电平信号组成的。其高电平信号的电压一般为高电压VGH，低电平信号的电压一般为低电压VGL。当然，高电压VGH和低电压VGL的具体数值可以根据实际应用的需求进行设计确定，在此不作限定。
在复位阶段T1，S1＝1，G2＝0，G1＝1，EM＝1。
由于S1＝1，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于G2＝0，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3、第一补偿控制晶体管以及第二复位晶体管M4均截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。
在数据写入阶段T2，S1＝0，G2＝1，G1＝0，EM＝1。
由于G1＝0，因此数据写入晶体管M3、第二复位晶体管M4以及第一补偿控制晶体管均导通。由于G2＝1，因此阈值补偿晶体管M2导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入驱动晶体管M0的第一极。导通的阈值补偿晶体管M2将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使数据电压Vda对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vda+Vth。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。由于S1＝0，因此第一复位晶体管M1截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。此阶段中，第一补偿控制晶体管对驱动晶体管M0的栅极电压无影响。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn21。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，CgsMF1代表第二沟道电容值，CgdMF1代表第三沟道电容值，Co代表其他相关电容值(一般为定值)。
由于第一扫描线G1由低电平信号的低电压VGL切换为高电平信号的高电压VGH，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn22。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn20＝ΔVn21+ΔVn22。由于第二沟道电容值CgsMF1与第三沟道电容值CgdMF1之和为总沟道电容值CmMF1与第一沟道电容值CgsT2之间的差值满足0±Δc2，即可认为总沟道电容值CmMF1与第一沟道电容值CgsT2是相等的。因此，ΔVn21与ΔVn22可以相互抵消，则使得ΔVn20可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vda+Vth。
由于EM＝0，因此第一发光控制晶体管M5和第二发光控制晶体管M6均导通。导通的第一发光控制晶体管M5将第一电源端VDD的电压提供给驱动晶体管M0的第一极。驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vdd-Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth无关。
本公开实施例又提供了一些显示面板，其结构示意图如图5所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图5所示，补偿电路10也可以包括：第二补偿控制晶体管；其中，第二补偿控制晶体管的栅极与第一扫描线G1电连接，第一补偿控制晶体管的第一极与驱动晶体管M0的栅极电连接，第一补偿控制晶体管的第二极浮接。示例性地，第二补偿控制晶体管可以为P型晶体管。进一步地，第二补偿控制晶体管的有源层的材料可以为低温多晶硅材料或金属氧化物半导体材料，在此不作限定。
在具体实施时，在本公开实施例中，第二补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第四沟道电容值CgsMF2；其中，第四沟道电容值CgsMF2与第一沟道电容值CgsT2之间的差值满足0±Δc3。例如，Δc3可以为0.1，或者Δc3也可以为0.01，或者Δc3也可以为0.05，在此不作限定。需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述第一沟道电容值与第四沟道电容值并不能完全相同，可能会有一些偏差，因此上述第一沟道电容值与第四沟道电容值之间的相同关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，在第一沟道电容值与第四沟道电容值之间的差值满足0±Δc3时，可以认为是在误差允许范围之内所允许的相同。
下面以图5所示的结构为例，结合图3所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
需要说明的是，第一扫描线G1和第二扫描线G2的信号分别是由高电平信号和低电平信号组成的。其高电平信号的电压一般为高电压VGH，低电平信号的电压一般为低电压VGL。当然，高电压VGH和低电压VGL的具体数值可以根据实际应用的需求进行设计确定，在此不作限定。
在复位阶段T1，S1＝1，G2＝0，G1＝1，EM＝1。
由于S1＝1，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于G2＝0，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3、第一补偿控制晶体管以及第二复位晶体管M4均截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。
在数据写入阶段T2，S1＝0，G2＝1，G1＝0，EM＝1。
由于G1＝0，因此数据写入晶体管M3、第二复位晶体管M4以及第一补偿控制晶体管均导通。由于G2＝1，因此阈值补偿晶体管M2导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入驱动晶体管M0的第一极。导通的阈值补偿晶体管M2将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使数据电压Vda对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vda+Vth。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。由于S1＝0，因此第一复位晶体管M1截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。此阶段中，第一补偿控制晶体管对驱动晶体管M0的栅极电压无影响。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn31。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，CgsMF2代表第四沟道电容值，Co代表其他相关电容值(一般为定值)。
由于第一扫描线G1由低电平信号的低电压VGL切换为高电平信号的高电压VGH，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn32。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn30＝ΔVn31+ΔVn32。由于第四沟道电容值CgsMF2与第一沟道电容值CgsT2之间的差值满足0±Δc3，即可认为第四沟道电容值CgsMF2与第一沟道电容值CgsT2是相等的。因此，ΔVn31与ΔVn32可以相互抵消，则使得ΔVn30可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vda+Vth。
由于EM＝0，因此第一发光控制晶体管M5和第二发光控制晶体管M6均导通。导通的第一发光控制晶体管M5将第一电源端VDD的电压提供给驱动晶体管M0的第一极。驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vdd-Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth无关。
本公开实施例又提供了一些显示面板，其结构示意图如图6所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图6所示，补偿电路10也可以包括：第二补偿电容CF2；其中，第二补偿电容CF2的第一极与驱动晶体管M0的栅极电连接，第二补偿电容CF2的第二极与发光器件L的第一电极电连接。示例性地，第二补偿电容CF2的电容值Cf2与第一沟道电容值CgsT2相关。
下面以图4所示的结构为例，结合图3所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
在复位阶段T1，S1＝1，G2＝0，G1＝1，EM＝1。
由于S1＝1，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于G2＝0，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3和第二复位晶体管M4均截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。第二补偿电容CF2的第一极的电压为初始化信号线VINIT的电压Vinit，第二极的电压为发光器件L的第一电极的电压。
在数据写入阶段T2，S1＝0，G2＝1，G1＝0，EM＝1。
由于G1＝0，因此数据写入晶体管M3和第二复位晶体管M4均导通。由于G2＝0，因此阈值补偿晶体管M2导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入驱动晶体管M0的第一极。导通的阈值补偿晶体管M2将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使数据电压Vda对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vda+Vth。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。第二补偿电容CF2的第一极的电压为Vda+Vth，第二极的电压为初始化信号线VINIT的电压Vinit。由于S1＝0，因此第一复位晶体管M1截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn41。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，Cf2代表第二补偿电容CF2的电容值，Co代表其他相关电容值(一般为定值)。
由于发光器件L的第一电极的电压由Vinit变为Vss+VL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn42。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn40＝ΔVn41+ΔVn42。可以通过使CgsT2*(VGL-VGH)+Cf2*(VL+Vss-Vinit)通过使大致为0，则可以使ΔVn41与ΔVn42可以相互抵消，则使得ΔVn40可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vda+Vth。
由于EM＝0，因此第一发光控制晶体管M5和第二发光控制晶体管M6均导通。导通的第一发光控制晶体管M5将第一电源端VDD的电压提供给驱动晶体管M0的第一极。驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vdd-Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth无关。
本公开实施例又提供了一些显示面板，其结构示意图如图7a所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图7a所示，像素电路还可以包括：稳定晶体管M7；其中，稳定晶体管M7的栅极与稳定控制信号端VS电连接，稳定晶体管M7的第一极与驱动晶体管M0的栅极电连接，稳定晶体管M7的第二极分别与第一复位晶体管M1的第二极以及阈值补偿晶体管M2的第一极电连接。也就是说，第一复位晶体管M1的第二极与阈值补偿晶体管M2的第一极通过稳定晶体管M7与驱动晶体管M0的栅极电连接。
示例性地，第一复位晶体管M1和阈值补偿晶体管M2可以为P型晶体管，并且，第一复位晶体管M1和阈值补偿晶体管M2的有源层的材料为低温多晶硅材料。
示例性地，稳定晶体管M7可以为N型晶体管，并且，稳定晶体管M7的有源层的材料可以为金属氧化物半导体材料。
下面以图7a所示的结构为例，结合图7b所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
在复位阶段T1，S1＝0，G2＝1，G1＝1，EM＝1，VS＝1。
由于S1＝0，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给稳定晶体管M7的第二极。由于VS＝1，因此稳定晶体管M7导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于G2＝1，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3和第二复位晶体管M4均截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。第一补偿电容CF1的第二极的电压为第一扫描线G1的高电平信号的高电压VGH，第一极为初始化信号线VINIT的电压Vinit。
在数据写入阶段T2，S1＝1，G2＝0，G1＝0，EM＝1，VS＝1。
由于G1＝0，因此数据写入晶体管M3和第二复位晶体管M4均导通。由于G2＝0，因此阈值补偿晶体管M2导通。由于VS＝1，因此稳定晶体管M7导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入驱动晶体管M0的第一极。导通的阈值补偿晶体管M2和稳定晶体管M7将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使数据电压Vda对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vda+Vth。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。第一补偿电容CF1的第二极的电压为第一扫描线G1的低电平信号的低电压VGL，第一极为Vda+Vth。由于S1＝1，因此第一复位晶体管M1截止。由于EM＝1，因此第一发光控制晶体管M5和第二发光控制晶体管M6均截止。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0，VS＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn11。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，Cf1代表第一补偿电容CF1的电容值，Co代表其他相关电容值(一般为定值)。
由于第一扫描线G1由低电平信号的低电压VGL切换为高电平信号的高电压VGH，这样使得驱动晶体管M0的栅极的电压在Vda+Vth的基础上可以变化电压ΔVn12。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn10＝ΔVn11+ΔVn12。由于第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2之间的差值满足0±Δc1，即可认为第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2是相等的。因此，ΔVn11与ΔVn12可以相互抵消，则使得ΔVn10可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vda+Vth。
由于EM＝0，因此第一发光控制晶体管M5和第二发光控制晶体管M6均导通。导通的第一发光控制晶体管M5将第一电源端VDD的电压提供给驱动晶体管M0的第一极。驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vdd-Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth无关。
本公开实施例又提供了一些显示面板，其结构示意图如图8a所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图8a所示，像素电路可以包括：第一复位晶体管M1、阈值补偿晶体管M2、数据写入晶体管M3、第二复位晶体管M4、第二发光控制晶体管M6、第一参考晶体管M8、第二参考晶体管M9、存储电容C1以及第一补偿电容CF1。其中，第一复位晶体管M1、阈值补偿晶体管M2、数据写入晶体管M3、第二复位晶体管M4、第二发光控制晶体管M6、第一参考晶体管M8、第二参考晶体管M9、存储电容C1以及第一补偿电容CF1之间的电连接关系如图8a所示，在此不作赘述。
下面以图8a所示的结构为例，结合图8b所示的信号时序图，对本公开实施例提供的像素电路的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本公开实施例的具体工作过程，而不是具体的电压值。
在复位阶段T1，S1＝1，G2＝0，G1＝1，EM＝1，CS＝0。
由于S1＝1，因此第一复位晶体管M1导通，以将初始化信号线VINIT的信号提供给驱动晶体管M0的栅极，以对驱动晶体管M0的栅极进行初始化。由于CS＝0，因此第二参考晶体管M9导通，以将参考信号端VREF的信号提供给存储电容C1。由于G2＝0，因此阈值补偿晶体管M2截止。由于G1＝1，因此数据写入晶体管M3和第二复位晶体管M4均截止。由于EM＝1，因此第一参考晶体管M8和第二发光控制晶体管M6均截止。第一补偿电容CF1的第二极的电压为第一扫描线G1的高电平信号的高电压VGH，第一极为初始化信号线VINIT的电压Vinit。
在数据写入阶段T2，S1＝0，G2＝1，G1＝0，EM＝1，CS＝1。
由于G1＝0，因此数据写入晶体管M3和第二复位晶体管M4均导通。导通的数据写入晶体管M3将数据线DA的数据电压Vda输入存储电容C1。导通的第二复位晶体管M4将初始化信号线VINIT的信号提供给发光器件L的第一电极，以对发光器件L的第一电极进行初始化。由于G2＝1，因此阈值补偿晶体管M2导通。导通的阈值补偿晶体管M2将驱动晶体管M0的栅极和第二极导通，以使驱动晶体管M0形成二极管电连接结构，以使第一电源端VDD对驱动晶体管M0的栅极进行充电，并使驱动晶体管M0的栅极电压成功为Vdd+Vth。第一补偿电容CF1的第二极的电压为第一扫描线G1的低电平信号的低电压VGL，第一极为Vdd+Vth。由于S1＝0，因此第一复位晶体管M1截止。由于EM＝1，因此第一参考晶体管M8和第二发光控制晶体管M6均截止。其中，Vdd为第一电源端VDD的电压。
在发光阶段T3，S1＝0，G2＝0，G1＝1，EM＝0。
由于第二扫描线G2由高电平信号的高电压VGH切换为低电平信号的低电压VGL，这样使得驱动晶体管M0的栅极的电压在Vdd+Vth的基础上可以变化电压ΔVn11。其中，其中，CgsT2代表第一沟道电容值，Cc1代表存储电容C1的电容值，Cf1代表第一补偿电容CF1的电容值，Co代表其他相关电容值(一般为定值)。
由于第一扫描线G1由低电平信号的低电压VGL切换为高电平信号的高电压VGH，这样使得驱动晶体管M0的栅极的电压在Vdd+Vth的基础上可以变化电压ΔVn12。其中，
则驱动晶体管M0的栅极的电压的改变量为：ΔVn10＝ΔVn11+ΔVn12。由于第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2之间的差值满足0±Δc1，即可认为第一补偿电容CF1的电容值Cf1与第一沟道电容值CgsT2是相等的。因此，ΔVn11与ΔVn12可以相互抵消，则使得ΔVn10可以为0。这样使得在进行发光阶段T2后，驱动晶体管M0的栅极的电压可以稳定在Vdd+Vth。
由于EM＝0，因此第一参考晶体管M8和第二发光控制晶体管M6均导通。导通的第一参考晶体管M8将参考信号端VREF的电压提供给存储电容C1，使驱动晶体管M0的电压变为Vdd+Vth+Vda。因此，驱动晶体管M0在其栅极电压和第一极电压的作用下，产生工作电流Ids。其中，Ids＝K(Vda)2。K为结构参数。导通的第二发光控制晶体管M6将驱动晶体管M0的第二极与发光器件L的第一电极导通，以使工作电流Ids驱动发光器件L发光。因此，本公开实施例提供的像素电路产生的工作电流与驱动晶体管M0的阈值电压Vth和第一电源端VDD的电压无关。
本公开实施例还提供了显示面板，如图9所示，可以包括：位于衬底基板1000的显示区中阵列排布的多个像素单元PX。每个像素单元PX包括多个子像素spx。示例性地，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素spx的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本公开实施例中，子像素spx可以包括上述像素电路。需要说明的是，像素电路的结构和工作过程可以参见上述实施例，具体在此不作赘述。下面以图2所示的像素电路的结构为例进行说明。
图10为本公开一些实施例提供的显示面板中的像素电路在衬底基板1000上的布局(Layout)结构示意图。图11a至图11g为本公开一些实施例提供的像素电路的各层的示意图。图12为图10所示的显示面板中的像素电路在衬底基板1000上的布局(Layout)结构示意图沿AA’方向上的剖视结构示意图。图13为图10所示的显示面板中的像素电路在衬底基板1000上的布局(Layout)结构示意图沿BB’方向上的剖视结构示意图。其中，图10至图11g所示的示例以一个子像素spx中的像素电路为例。
示例性地，如图10、图11a、图12以及图13所示，示出了该像素电路的硅半导体层600。其中，硅半导体层600位于衬底基板1000上。示例性地，硅半导体层600可采用低温多晶硅(Low Temperature Poly-Silicon，LTPS)材料图案化形成。硅半导体层600可用于制作上述的驱动晶体管M0、数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5以及第二发光控制晶体管M6的有源层。并且，驱动晶体管M0、数据写入晶体管M3、第二复位晶体管M4、第一发光控制晶体管M5以及第二发光控制晶体管M6的有源层可包括第一区、第二区以及位于第一区和第二区之间的第一沟道区。例如，图11a示意出了驱动晶体管M0的第一沟道区M0-A，数据写入晶体管M3的第一沟道区M3-A，第二复位晶体管M4的第一沟道区M4-A，第一发光控制晶体管M5的第一沟道区M5-A，第二发光控制晶体管M6的第一沟道区M6-A。需要说明的是，上述的第一区和第二区可为硅半导体层600中掺杂有n型杂质或p型杂质的区域，以形成的导体化区。从而可以使第一区和第二区作为有源层的源极区和漏极区，以进行电连接。
示例性地，在上述的硅半导体层600背离衬底基板1000一侧形成有第一栅绝缘层810，用于保护上述的硅半导体层600。示例性地，第一栅绝缘层810的厚度可以为例如，第一栅绝缘层810的厚度可以为/>第一栅绝缘层810的厚度可以为/>第一栅绝缘层810的厚度可以为/>在此不作限定。
如图10、图11b、图12以及图13所示，示出了该像素电路的第一导电层100。第一导电层100设置在第一栅绝缘层810背离衬底基板1000一侧，从而与硅半导体层600绝缘。第一导电层100可以包括：相互间隔设置的多条第一扫描线G1、多条发光控制线EM、多条第二复位线S2以及驱动晶体管M0的栅极M0-G、数据写入晶体管M3的栅极M3-G、第二复位晶体管M4的栅极M4-G、第一发光控制晶体管M5的栅极M5-G以及第二发光控制晶体管M6的栅极M6-G。
示例性地，第一导电层100的厚度可以为例如，第一导电层100的厚度可以为/>第一导电层100的厚度可以为/>第一导电层100的厚度可以为在此不作限定。
示例性地，如图10、图11b所示，一行子像素对应一条第一扫描线G1、一条发光控制线EM以及一条第二复位线S2。示例性地，第一扫描线G1、发光控制线EM以及第二复位线S2可以大致沿F1方向延伸，沿F2方向排列。其中，F1方向可以为子像素的行方向，F2方向可以为子像素的列方向。或者，F1方向可以为子像素的列方向，F2方向可以为子像素的行方向。
示例性地，如图10、图11b所示，数据写入晶体管M3的栅极M3-G可以为第一扫描线G1与硅半导体层600交叠的部分。第二复位晶体管M4的栅极M4-G可以为第二复位线S2与硅半导体层600交叠的部分。第一发光控制晶体管M5的栅极M5-G可以为发光控制线EM与硅半导体层600交叠的第一部分。第二发光控制晶体管M6的栅极M6-G可以为发光控制线EM与硅半导体层600交叠的第二部分。
示例性地，如图10、图11b所示，针对同一子像素对应的第一扫描线G1和数据写入晶体管，第一扫描线G1在衬底基板1000的正投影与数据写入晶体管M3的有源层在衬底基板1000的正投影具有交叠区域。
示例性地，如图10、图11b所示，针对同一子像素对应的数据写入晶体管M3、阈值补偿晶体管M2的有源层以及补偿导电部BD，补偿导电部BD在衬底基板1000的正投影位于数据写入晶体管M3的有源层在衬底基板1000的正投影和阈值补偿晶体管M2的有源层对应的第三过孔GK3在衬底基板1000的正投影之间。
示例性地，如图10、图11b所示，驱动晶体管M0的栅极M0-G在衬底基板1000的正投影位于第一扫描线G1在衬底基板1000的正投影和发光控制线EM在衬底基板1000的正投影之间。第二复位线S2在衬底基板1000的正投影位于发光控制线EM在衬底基板1000的正投影背离驱动晶体管M0的栅极M0-G一侧。
示例性地，在上述的第一导电层100背离衬底基板1000一侧形成有第一层间介质层820，用于使第一导电层100与第二导电层200绝缘设置。示例性地，第一层间介质层820的厚度可以为例如，第一层间介质层820的厚度可以为/>第一层间介质层820的厚度可以为/>第一层间介质层820的厚度可以为/>在此不作限定。
如图10、图11c、图12以及图13所示，示出了该像素电路的第二导电层200。第二导电层200设置在第一层间介质层820背离衬底基板1000一侧。第二导电层200可以包括相互间隔设置的多个补偿导电部BD、多条辅助扫描线FG，多条辅助复位线FS以及存储导电部CC1a。示例性地，存储导电部CC1a在衬底基板1000的正投影与驱动晶体管M0的栅极M0-G在衬底基板1000的正投影至少部分交叠以形成存储电容C1。其中，存储导电部CC1a作为存储电容C1的第一极，驱动晶体管M0的栅极M0-G作为存储电容C1的第二极。示例性地，存储电容C1的第一极和第二极之间的距离可以为例如，存储电容C1的第一极和第二极之间的距离可以为/>存储电容C1的第一极和第二极之间的距离可以为/>存储电容C1的第一极和第二极之间的距离可以为/>存储电容C1的第一极和第二极之间的距离可以为/>存储电容C1的第一极和第二极之间的距离可以为/>在此不作限定。
示例性地，第二导电层200的厚度可以为例如，第二导电层200的厚度可以为/>第二导电层200的厚度可以为/>第二导电层200的厚度可以为在此不作限定。
示例性地，如图10、图11c所示，一行子像素对应一条辅助扫描线FG和一条辅助复位线FS。示例性地，辅助扫描线FG和辅助复位线FS可以沿F1方向延伸，沿F2方向排列。
示例性地，如图10、图11c、图12以及图13所示，各子像素可以包括补偿导电部BD。且同一子像素中，补偿导电部BD与驱动晶体管M0的栅极M0-G电连接。其中，针对同一子像素对应的第一扫描线G1和补偿导电部BD，第一扫描线G1在衬底基板1000的正投影与补偿导电部BD在衬底基板1000的正投影之间具有第一交叠区域SQ1，第一补偿电容CF1位于第一交叠区域SQ1，且第一补偿电容CF1由第一扫描线G1和补偿导电部BD之间的交叠部分形成。其中，位于第一交叠区域SQ1中的第一扫描线G1作为第一补偿电容CF1的第二极，位于第一交叠区域SQ1中的补偿导电部BD作为第一补偿电容CF1的第一极。示例性地，第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为例如，第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为/>第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为/>第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为/>第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为/>第一补偿电容CF1的第一极和第一补偿电容CF1的第二极之间的距离可以为/>在此不作限定。
示例性地，如图10、图11c所示，针对同一子像素对应的第一扫描线G1和补偿导电部BD，第一扫描线G1在衬底基板1000的正投影覆盖补偿导电部BD在衬底基板1000的正投影。
示例性地，在上述的第二导电层200背离衬底基板1000一侧形成有第二层间介质层830，用于使氧化物半导体层700与第二导电层200绝缘设置。如图10、图11d、图12以及图13所示，示出了该像素电路的氧化物半导体层700。氧化物半导体层700位于第二层间介质层830背离衬底基板1000一侧。且氧化物半导体层700包括第一复位晶体管M1的有源层和阈值补偿晶体管M2的有源层。
示例性地，第二层间介质层830的厚度可以为例如，第二层间介质层830的厚度可以为/>第二层间介质层830的厚度可以为/>第二层间介质层830的厚度可以为/>在此不作限定。
示例性地，如图10、图11d、图12以及图13所示，在上述的第二层间介质层830背离衬底基板1000一侧形成有缓冲层870，在缓冲层870背离衬底基板1000一侧形成有氧化物半导体层700。示例性地，缓冲层870的材料可以是氧化硅，第二层间介质层830的材料可以是氮化硅。由于氧化物半导体层700与氮化硅直接接触会影响氧化物半导体层700中材料的特征。本公开实施例通过在第二层间介质层830与氧化物半导体层700之间设置缓冲层870，可以避免氧化物半导体层700与氮化硅直接接触，避免氮化硅对氧化物半导体层700的材料的特性造成影响。当然，也可以使第二层间介质层830的材料和缓冲层870的材料均设置为氧化硅。
示例性地，缓冲层870的厚度可以为例如，缓冲层870的厚度可以为/>缓冲层870的厚度可以为/>缓冲层870的厚度可以为/>在此不作限定。
示例性地，氧化物半导体层700的厚度可以为例如，氧化物半导体层700的厚度可以为/>氧化物半导体层700的厚度可以为/>氧化物半导体层700的厚度可以为/>在此不作限定。
并且，第一复位晶体管M1的有源层和阈值补偿晶体管M2的有源层可包括第三区、第四区以及位于第三区和第四区之间的第二沟道区。例如，图11d示意出了第一复位晶体管M1的有源层的第二沟道区M1-A，阈值补偿晶体管M2的有源层的第二沟道区M2-A。需要说明的是，上述的第三区和第四区可为氧化物半导体层700中掺杂有n型杂质或p型杂质的区域，以形成的导体化区。从而可以使第三区和第四区作为有源层的源极区和漏极区，以进行电连接。
并且，如图10、图11d、图12以及图13所示，第一复位晶体管M1的有源层和阈值补偿晶体管M2的有源层可以为一体结构。示例性地，第一复位晶体管M1的有源层的第四区M1-D和阈值补偿晶体管M2的有源层的第四区共用。
示例性地，在氧化物半导体层700背离衬底基板1000一侧形成有第二栅绝缘层840。在述第二栅绝缘层840背离衬底基板1000一侧形成有第三导电层300。如图10、图11e、图12以及图13所示，示出了该像素电路的第三导电层300。第三导电层300可以包括：相互间隔设置的多条第二扫描线G2和多条第一复位线S1。其中，一行子像素对应一条第二扫描线G2和一条第一复位线S1。
示例性地，第二栅绝缘层840的厚度可以为例如，第二栅绝缘层840的厚度可以为/>第二栅绝缘层840的厚度可以为/>第二栅绝缘层840的厚度可以为/>在此不作限定。
示例性地，第三导电层300的厚度可以为例如，第三导电层300的厚度可以为/>第三导电层300的厚度可以为/>第三导电层300的厚度可以为在此不作限定。
其中，如图10、图11e所示，针对同一子像素对应的第二扫描线G2以及和阈值补偿晶体管M2，阈值补偿晶体管M2的有源层在衬底基板1000的正投影和第二扫描线G2在衬底基板1000的正投影具有第二交叠区域SQ2；且阈值补偿晶体管M2的沟道电容的第一部分电容位于所述第二交叠区域SQ2，且第一部分电容由第二扫描线G2和阈值补偿晶体管M2的有源层之间的交叠部分形成。例如，阈值补偿晶体管M2的有源层的第四区在衬底基板1000的正投影和第二扫描线G2在衬底基板1000的正投影具有第二交叠区域SQ2；阈值补偿晶体管M2的沟道电容的第一部分电容位于第二交叠区域SQ2，阈值补偿晶体管M2的沟道电容的第一部分电容由第二扫描线G2和阈值补偿晶体管M2的有源层的第四区之间的交叠部分形成。
示例性地，如图10、图11e所示，针对同一子像素对应的辅助扫描线FG和阈值补偿晶体管M2，辅助扫描线FG和阈值补偿晶体管M2的有源层在衬底基板1000的正投影具有第三交叠区域SQ3；阈值补偿晶体管M2的沟道电容的第二部分电容位于第三交叠区域SQ3，且第二部分电容由辅助扫描线FG和阈值补偿晶体管M2的有源层之间的交叠部分形成。例如，辅助扫描线FG和阈值补偿晶体管M2的有源层的第四区在衬底基板1000的正投影具有第三交叠区域SQ3；阈值补偿晶体管M2的沟道电容还包括位于第三交叠区域SQ3中的辅助扫描线FG和阈值补偿晶体管M2的有源层的第四区。示例性地，第三交叠区域SQ3和第二交叠区域SQ2可以重合。
示例性地，如图10、图11e所示，针对同一子像素对应的阈值补偿晶体管M2和第二扫描线G2，第二扫描线G2在衬底基板1000的正投影与阈值补偿晶体管M2的有源层在衬底基板1000的正投影具有交叠区域。并且，针对同一子像素对应的阈值补偿晶体管M2和辅助扫描线FG，辅助扫描线FG在衬底基板1000的正投影与阈值补偿晶体管M2的有源层在衬底基板1000的正投影具有交叠区域。进一步地，针对同一子像素对应的阈值补偿晶体管M2和第二扫描线G2，第二扫描线G2在衬底基板1000的正投影与阈值补偿晶体管M2的有源层的沟道区在衬底基板1000的正投影具有交叠区域。并且，针对同一子像素对应的阈值补偿晶体管M2和辅助扫描线FG，辅助扫描线FG在衬底基板1000的正投影与阈值补偿晶体管M2的有源层的沟道区在衬底基板1000的正投影具有交叠区域。这样可以使阈值补偿晶体管M2形成双栅结构。从而可以提高阈值补偿晶体管M2的开态电流，进而提高阈值补偿晶体管M2的驱动能力，改善阈值补偿晶体管M2的晶体管特性。
并且，第二扫描线G2在衬底基板1000的正投影与阈值补偿晶体管M2的有源层的沟道区在衬底基板1000的正投影具有交叠区域。以及，辅助扫描线FG在衬底基板1000的正投影与阈值补偿晶体管M2的有源层的沟道区在衬底基板1000的正投影具有交叠区域。这样还可以通过第二扫描线G2和辅助扫描线FG进行遮光，从而可以避免外界环境光通过显示面板的上下两侧入射到阈值补偿晶体管M2的有源层的沟道区上。
示例性地，如图10、图11e所示，针对同一子像素对应的第二扫描线G2和辅助扫描线FG，第二扫描线G2在衬底基板1000的正投影与辅助扫描线FG在衬底基板1000的正投影重叠。进一步地，针对同一子像素对应的第二扫描线G2和辅助扫描线FG，第二扫描线G2与辅助扫描线FG在衬底基板1000的外围区域电连接在一起。
示例性地，如图10、图11e所示，针对同一子像素对应的第一复位晶体管M1和第一复位线S1，第一复位线S1在衬底基板1000的正投影与第一复位晶体管M1的有源层在衬底基板1000的正投影具有交叠区域。并且，针对同一子像素对应的第一复位晶体管M1和辅助复位线FS，辅助复位线FS在衬底基板1000的正投影与第一复位晶体管M1的有源层在衬底基板1000的正投影具有交叠区域。进一步地，针对同一子像素对应的第一复位晶体管M1和第一复位线S1，第一复位线S1在衬底基板1000的正投影与第一复位晶体管M1的有源层的沟道区在衬底基板1000的正投影具有交叠区域。并且，针对同一子像素对应的第一复位晶体管M1和辅助复位线FS，辅助复位线FS在衬底基板1000的正投影与第一复位晶体管M1的有源层的沟道区在衬底基板1000的正投影具有交叠区域。这样可以使第一复位晶体管M1形成双栅结构。从而可以提高第一复位晶体管M1的开态电流，进而提高第一复位晶体管M1的驱动能力，改善第一复位晶体管M1的晶体管特性。
并且，第一复位线S1在衬底基板1000的正投影与第一复位晶体管M1的有源层的沟道区在衬底基板1000的正投影具有交叠区域。以及辅助复位线FS在衬底基板1000的正投影与第一复位晶体管M1的有源层的沟道区在衬底基板1000的正投影具有交叠区域。这样还可以通过第一复位线S1和辅助复位线FS进行遮光，从而可以避免外界环境光通过显示面板的上下两侧入射到第一复位晶体管M1的有源层的沟道区上。
示例性地，如图10、图11e所示，针对同一子像素对应的第一复位线S1和辅助复位线FS，第一复位线S1在衬底基板1000的正投影与辅助复位线FS在衬底基板1000的正投影重叠。进一步地，针对同一子像素对应的第一复位线S1和辅助复位线FS，第一复位线S1和辅助复位线FS在衬底基板1000的外围区域电连接在一起。
示例性地，如图10、图11e所示，针对同一子像素对应的第一扫描线G1、第二扫描线G2以及第一复位线S1，第一扫描线G1在衬底基板1000的正投影位于第二扫描线G2和第一复位线S1在衬底基板1000的正投影之间。
示例性地，在上述的第三导电层背离衬底基板1000一侧形成有第三层间介质层850，在第三层间介质层850背离衬底基板1000一侧形成有第四导电层400。如图10、图11f、图12以及图13所示，示出了该像素电路的第四导电层400。第四导电层400可以包括相互间隔设置的多个第一连接部LB1、多个第二连接部LB2、多个第三连接部LB3、多个第四连接部LB4、多个第五连接部LB5、多个初始化信号线VINIT。其中，一个子像素可以包括一个第一连接部LB1、一个第二连接部LB2、一个第三连接部LB3、一个第四连接部LB4、一个第五连接部LB5、一个初始化信号线VINIT。
示例性地，第三层间介质层850的厚度可以为例如，第三层间介质层850的厚度可以为/>第三层间介质层850的厚度可以为/>第三层间介质层850的厚度可以为/>在此不作限定。
示例性地，第四导电层400的厚度可以为例如，第四导电层400的厚度可以为/>第四导电层400的厚度可以为/>第四导电层400的厚度可以为/>在此不作限定。
示例性地，如图10、图11f、图12以及图13所示，第一连接部LB1的第一端通过第一过孔GK1与补偿导电部BD电连接，第一连接部LB1的第二端通过第二过孔GK2与驱动晶体管的栅极电连接；第一连接部LB1的第三端通过第三过孔GK3与阈值补偿晶体管M2的有源层的导体化区电连接。并且，第一过孔GK1贯穿第三层间介质层850、第二栅绝缘层840与第二层间介质层830。第二过孔GK2贯穿第三层间介质层850、第二栅绝缘层840、第二层间介质层830以及第一层间介质层820。第三过孔GK3贯穿第二栅绝缘层840和第三层间介质层850。
示例性地，如图10、图11f、图12以及图13所示，针对同一子像素对应的第一扫描线G1和第三过孔GK3，第一扫描线G1在衬底基板1000的正投影覆盖第三过孔GK3在衬底基板1000的正投影。
示例性地，如图10、图11f、图12以及图13所示，第一连接部LB1的第一端和第三端大致沿同一方向F1延伸，且第一连接部LB1的第一端、第二端以及第三端大致形成“T”字型。需要说明的是，在实际制备过程中，由于工艺误差，第一连接部LB1的第一端、第二端以及第三端大致形成“T”字型即可。
示例性地，如图10、图11f、图12以及图13所示，针对同一子像素，第二扫描线G2在衬底基板1000的正投影与第一连接部LB1在衬底基板1000的正投影之间具有第四交叠区域SQ4，第四交叠区域SQ4具有辅助电容，辅助电容由第二扫描线G2和第一连接部LB1之间的交叠部分形成。并且，辅助电容的电容值大致为Δc1。需要说明的是，由于工艺条件的限制或其他因素，辅助电容的电容值可能不能完成等于Δc1，可能会有一些偏差，因此辅助电容的电容值只要大致满足上述条件即可，均属于本发明的保护范围。
示例性地，如图10、图11f所示，初始化信号线VINIT通过第四过孔GK4与第一复位晶体管M1的有源层的导体化层电连接。其中，第四过孔GK4贯穿第二栅绝缘层840和第三层间介质层850。
示例性地，如图10、图11f所示，第四连接部LB4的第一端通过第五过孔GK5与阈值补偿晶体管M2的有源层的半导体层(例如第三区)电连接，第四连接部LB4的第二端通过第六过孔GK6与驱动晶体管M0的有源层的半导体层(例如第二区)电连接。其中，第五过孔GK5贯穿第二栅绝缘层840和第三层间介质层850。第六过孔GK6贯穿第三层间介质层850、第二栅绝缘层840、第二层间介质层830、第一层间介质层820以及第一栅绝缘层810。
示例性地，如图10、图11g、图12以及图13所示，第四导电层400背离衬底基板1000一侧形成有层间绝缘层860，在层间绝缘层860背离衬底基板1000一侧形成有第五导电层500。如图10、图11f、图12以及图13所示，示出了该像素电路的第五导电层500。第五导电层500可以包括相互间隔设置的多条数据线DA、多条电源线VD以及多个阳极转接部YZ。其中，一个子像素包括一个阳极转接部YZ，一列子像素对应一条数据线DA和一条电源线VD。
示例性地，层间绝缘层860的厚度可以为例如，层间绝缘层860的厚度可以为/>层间绝缘层860的厚度可以为/>层间绝缘层860的厚度可以为/>在此不作限定。
示例性地，第五导电层500的厚度可以为例如，第五导电层500的厚度可以为/>第五导电层500的厚度可以为/>第五导电层500的厚度可以为在此不作限定。
示例性地，如图10、图11f、图11g所示，针对一个子像素，数据线DA通过第七过孔GK7与第二连接部LB2电连接，第二连接部LB2通过第八过孔GK8与数据写入晶体管M3的有源层的导体化区(例如第一区)电连接。其中，第七过孔GK7贯穿层间绝缘层860，第八过孔GK8贯穿第三层间介质层850、第二栅绝缘层840、第二层间介质层830、第一层间介质层820以及第一栅绝缘层810。示例性地，数据线DA在衬底基板1000的正投影覆盖电连接的第二连接部LB2在衬底基板1000的正投影。
示例性地，如图10、图11f、图11g所示，电源线VD通过第九过孔GK9与第三连接部LB3的第一端电连接，第三连接部LB3的第二端通过第十过孔GK10与第一发光控制晶体管M5的有源层的导体化区(例如第一区)电连接。第三连接部LB3的第三端通过第十一过孔GK11与存储导电部CC1a电连接。即电源线VD与第一电源端电连接，以向第一电源端传输电压。其中，第九过孔GK9贯穿层间绝缘层860。第十过孔GK10贯穿第三层间介质层850、第二栅绝缘层840、第二层间介质层830、第一层间介质层820以及第一栅绝缘层810。第十过孔GK10贯穿层间绝缘层860、第三层间介质层850、第二栅绝缘层840、第二层间介质层830。
示例性地，如图10、图11f、图11g所示，第三连接部LB3的第一端和第二端大致沿方向F1延伸，且第三连接部LB3的第一端、第二端以及第三端大致形成倒“T”字型。需要说明的是，在实际制备过程中，由于工艺误差，第三连接部LB3的第一端、第二端以及第三端大致形成倒“T”字型即可。
示例性地，如图10、图11d、图11g所示，针对同一子像素对应的电源线VD和阈值补偿晶体管M2，电源线VD在衬底基板1000的正投影与阈值补偿晶体管M2的有源层在衬底基板1000的正投影具有交叠区域。进一步地，针对同一子像素对应的电源线VD和阈值补偿晶体管M2，电源线VD在衬底基板1000的正投影覆盖阈值补偿晶体管M2的有源层在衬底基板1000的正投影。
示例性地，如图10、图11d、图11g所示，针对同一子像素对应的电源线VD和第一复位晶体管M1，电源线VD在衬底基板1000的正投影与第一复位晶体管M1的有源层在衬底基板1000的正投影具有交叠区域。进一步地，针对同一子像素对应的电源线VD和第一复位晶体管M1，电源线VD在衬底基板1000的正投影覆盖第一复位晶体管M1的有源层在衬底基板1000的正投影。
进一步地，针对同一子像素对应的电源线VD、阈值补偿晶体管M2和第一复位晶体管M1，电源线VD在衬底基板1000的正投影覆盖阈值补偿晶体管M2和第一复位晶体管M1的有源层在衬底基板1000的正投影。
示例性地，如图10、图11d、图11g所示，针对同一子像素对应的电源线VD、第一过孔GK1、第二过孔GK2、第三过孔GK3以及第三交叠区域SQ3，电源线VD在衬底基板1000的正投影分别与第一过孔GK1、第二过孔GK2以及第三过孔GK3具有交叠区域，且电源线VD在衬底基板1000的正投影与第四交叠区域SQ4不交叠。
阳极转接部YZ通过第十二过孔GK12与第五连接部LB5电连接，阳极转接部YZ通过第十四过孔GK14与发光器件的阳极电连接，阳极转接部YZ通过第十三过孔GK13与第二发光控制晶体管M6的有源层的导体化区(例如第二区)电连接。其中，第十二过孔GK12贯穿层间绝缘层860，第十三过孔GK13贯穿第三层间介质层850、第二栅绝缘层840、第二层间介质层830、第一层间介质层820以及第一栅绝缘层810。第十四过孔GK14贯穿第五导电层500与阳极所在层之间的平坦层。
示例性地，平坦层的厚度可以为例如，平坦层的厚度可以为平坦层的厚度可以为/>平坦层的厚度可以为/>在此不作限定。
示例性地，寄生电容是可以包括沟道电容和其他金属层之间交叠形成的耦合电容，或者，寄生电容也可以包括沟道电容。本申请中设置的补偿电容的大小可以考虑的寄生电容的大小。
基于同一公开构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述像素电路。该显示装置解决问题的原理与前述像素电路相似，因此该显示装置的实施可以参见前述像素电路的实施，重复之处在此不再赘述。
在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (33)

1.一种像素电路，其中，包括：
数据写入晶体管，所述数据写入晶体管的栅极与第一扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与驱动晶体管的第一极电连接；其中，所述数据写入晶体管的有源层的材料为低温多晶硅材料；
阈值补偿晶体管，所述阈值补偿晶体管的栅极与第二扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接；其中，所述阈值补偿晶体管的有源层的材料为金属氧化物半导体材料；
补偿电路，所述补偿电路与所述驱动晶体管的栅极电连接；
发光控制电路，分别与第一电源端、所述驱动晶体管的第一极、第二极以及发光器件的第一电极电连接，且被配置为在发光控制线的信号的控制下，将所述第一电源端与所述驱动晶体管的第一极导通，以及将所述驱动晶体管的第二极与所述发光器件的第一电极导通，驱动所述发光器件发光；
所述补偿电路被配置为根据寄生电容对所述驱动晶体管的栅极的电压进行补偿；
其中，所述补偿电路包括：第一补偿电容；
所述第一补偿电容的第一极与所述驱动晶体管的栅极电连接，所述第一补偿电容的第二极与所述第一扫描线电连接；
所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容；
所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值，所述第一补偿电容的电容值与所述第一沟道电容值之间的差值满足0±Δc1。
2.如权利要求1所述的像素电路，其中，所述像素电路还包括：第一复位晶体管；
所述第一复位晶体管的栅极与第一复位线电连接，所述第一复位晶体管的第一极与初始化信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接。
3.如权利要求2所述的像素电路，其中，所述第一复位晶体管的有源层的材料为金属氧化物半导体材料。
4.如权利要求1-3任一项所述的像素电路，其中，所述像素电路还包括：第二复位晶体管；
所述第二复位晶体管的栅极与第二复位线电连接，所述第二复位晶体管的第一极与初始化信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一电极电连接。
5.如权利要求1-3任一项所述的像素电路，其中，所述发光控制电路包括：第一发光控制晶体管，第二发光控制晶体管以及存储电容；
所述第一发光控制晶体管的栅极与所述发光控制线电连接，所述第一发光控制晶体管的第一极与所述第一电源端电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接；
所述第二发光控制晶体管的栅极与所述发光控制线电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与所述发光器件的第一电极电连接；
所述存储电容的第一极与所述第一电源端电连接，所述存储电容的第二极与所述驱动晶体管的栅极电连接。
6.一种像素电路，其中，包括：
数据写入晶体管，所述数据写入晶体管的栅极与第一扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与驱动晶体管的第一极电连接；其中，所述数据写入晶体管的有源层的材料为低温多晶硅材料；
阈值补偿晶体管，所述阈值补偿晶体管的栅极与第二扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接；其中，所述阈值补偿晶体管的有源层的材料为金属氧化物半导体材料；
补偿电路，所述补偿电路与所述驱动晶体管的栅极电连接；
发光控制电路，分别与第一电源端、所述驱动晶体管的第一极、第二极以及发光器件的第一电极电连接，且被配置为在发光控制线的信号的控制下，将所述第一电源端与所述驱动晶体管的第一极导通，以及将所述驱动晶体管的第二极与所述发光器件的第一电极导通，驱动所述发光器件发光；
所述补偿电路被配置为根据寄生电容对所述驱动晶体管的栅极的电压进行补偿；
其中，所述补偿电路包括：第一补偿控制晶体管；
所述第一补偿控制晶体管的栅极与所述第一扫描线电连接，所述第一补偿控制晶体管的第一极和第二极均与所述驱动晶体管的栅极电连接；
所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容，所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值；
所述第一补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第二沟道电容值，所述第一补偿控制晶体管的栅极与第二极之间的沟道电容的电容值为第三沟道电容值；所述第二沟道电容值与所述第三沟道电容值之和为总沟道电容值；
所述总沟道电容值与所述第一沟道电容值之间的差值满足0±Δc2。
7.如权利要求6所述的像素电路，其中，所述像素电路还包括：第一复位晶体管；
所述第一复位晶体管的栅极与第一复位线电连接，所述第一复位晶体管的第一极与初始化信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接。
8.如权利要求7所述的像素电路，其中，所述第一复位晶体管的有源层的材料为金属氧化物半导体材料。
9.如权利要求6-8任一项所述的像素电路，其中，所述像素电路还包括：第二复位晶体管；
所述第二复位晶体管的栅极与第二复位线电连接，所述第二复位晶体管的第一极与初始化信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一电极电连接。
10.如权利要求6-8任一项所述的像素电路，其中，所述发光控制电路包括：第一发光控制晶体管，第二发光控制晶体管以及存储电容；
所述第一发光控制晶体管的栅极与所述发光控制线电连接，所述第一发光控制晶体管的第一极与所述第一电源端电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接；
所述第二发光控制晶体管的栅极与所述发光控制线电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与所述发光器件的第一电极电连接；
所述存储电容的第一极与所述第一电源端电连接，所述存储电容的第二极与所述驱动晶体管的栅极电连接。
11.一种像素电路，其中，包括：
数据写入晶体管，所述数据写入晶体管的栅极与第一扫描线电连接，所述数据写入晶体管的第一极与数据线电连接，所述数据写入晶体管的第二极与驱动晶体管的第一极电连接；其中，所述数据写入晶体管的有源层的材料为低温多晶硅材料；
阈值补偿晶体管，所述阈值补偿晶体管的栅极与第二扫描线电连接，所述阈值补偿晶体管的第一极与所述驱动晶体管的栅极电连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的第二极电连接；其中，所述阈值补偿晶体管的有源层的材料为金属氧化物半导体材料；
补偿电路，所述补偿电路与所述驱动晶体管的栅极电连接；
发光控制电路，分别与第一电源端、所述驱动晶体管的第一极、第二极以及发光器件的第一电极电连接，且被配置为在发光控制线的信号的控制下，将所述第一电源端与所述驱动晶体管的第一极导通，以及将所述驱动晶体管的第二极与所述发光器件的第一电极导通，驱动所述发光器件发光；
所述补偿电路被配置为根据寄生电容对所述驱动晶体管的栅极的电压进行补偿；
其中，所述补偿电路包括：第二补偿控制晶体管；
所述第二补偿控制晶体管的栅极与所述第一扫描线电连接，所述第二补偿控制晶体管的第一极与所述驱动晶体管的栅极电连接，所述第二补偿控制晶体管的第二极浮接；
所述寄生电容包括所述阈值补偿晶体管的栅极和第一极之间的沟道电容，所述阈值补偿晶体管的栅极和第一极之间的沟道电容的电容值为第一沟道电容值；
所述第二补偿控制晶体管的栅极与第一极之间的沟道电容的电容值为第四沟道电容值；
所述第四沟道电容值与所述第一沟道电容值之间的差值满足0±Δc3。
12.如权利要求11所述的像素电路，其中，所述像素电路还包括：第一复位晶体管；
所述第一复位晶体管的栅极与第一复位线电连接，所述第一复位晶体管的第一极与初始化信号线电连接，所述第一复位晶体管的第二极与所述驱动晶体管的栅极电连接。
13.如权利要求12所述的像素电路，其中，所述第一复位晶体管的有源层的材料为金属氧化物半导体材料。
14.如权利要求11-13任一项所述的像素电路，其中，所述像素电路还包括：第二复位晶体管；
所述第二复位晶体管的栅极与第二复位线电连接，所述第二复位晶体管的第一极与初始化信号线电连接，所述第二复位晶体管的第二极与所述发光器件的第一电极电连接。
15.如权利要求11-13任一项所述的像素电路，其中，所述发光控制电路包括：第一发光控制晶体管，第二发光控制晶体管以及存储电容；
所述第一发光控制晶体管的栅极与所述发光控制线电连接，所述第一发光控制晶体管的第一极与所述第一电源端电连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极电连接；
所述第二发光控制晶体管的栅极与所述发光控制线电连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极电连接，所述第二发光控制晶体管的第二极与所述发光器件的第一电极电连接；
所述存储电容的第一极与所述第一电源端电连接，所述存储电容的第二极与所述驱动晶体管的栅极电连接。
16.一种显示面板，其中，包括：
衬底基板，包括多个子像素，所述子像素包括像素电路，所述像素电路包括第一补偿电容和驱动晶体管；
第一导电层，位于所述衬底基板上，且所述第一导电层包括第一扫描线和驱动晶体管的栅极；其中，一行子像素对应一条所述第一扫描线；
所述第一导电层包括所述驱动晶体管的栅极；
第一层间介质层，位于所述第一导电层背离所述衬底基板一侧；
第二导电层，位于所述第一层间介质层背离所述衬底基板一侧，且所述第二导电层包括补偿导电部；其中，所述子像素包括所述补偿导电部，且同一所述子像素中，所述补偿导电部与所述驱动晶体管的栅极电连接；其中，所述第二导电层包括存储导电部；所述存储导电部在所述衬底基板的正投影与所述驱动晶体管的栅极在所述衬底基板的正投影至少部分交叠以形成存储电容；
其中，针对同一所述子像素对应的第一扫描线和补偿导电部，所述第一扫描线在所述衬底基板的正投影与所述补偿导电部在所述衬底基板的正投影之间具有第一交叠区域，所述第一补偿电容位于所述第一交叠区域，且所述第一补偿电容由所述第一扫描线和所述补偿导电部之间的交叠部分形成。
17.如权利要求16所述的显示面板，其中，针对同一所述子像素对应的第一扫描线和补偿导电部，所述第一扫描线在所述衬底基板的正投影覆盖所述补偿导电部在所述衬底基板的正投影。
18.如权利要求16或17所述的显示面板，其中，所述像素电路还包括阈值补偿晶体管；所述显示面板还包括：
第二层间介质层，位于所述第二导电层背离所述衬底基板一侧；
氧化物半导体层，位于所述第二层间介质层背离所述衬底基板一侧，且所述氧化物半导体层包括所述阈值补偿晶体管的有源层；
第二栅绝缘层，位于所述氧化物半导体层背离所述衬底基板一侧；
第三导电层，位于所述第二栅绝缘层背离所述衬底基板一侧，且所述第三导电层包括第二扫描线；其中，一行子像素对应一条所述第二扫描线；
针对同一所述子像素对应的第二扫描线以及和阈值补偿晶体管，所述阈值补偿晶体管的有源层在所述衬底基板的正投影和所述第二扫描线在所述衬底基板的正投影具有第二交叠区域；所述阈值补偿晶体管的沟道电容的第一部分电容位于所述第二交叠区域，且所述第一部分电容由所述第二扫描线和所述阈值补偿晶体管的有源层之间的交叠部分形成。
19.如权利要求18所述的显示面板，其中，所述第二导电层还包括辅助扫描线；其中，一行子像素对应一条所述辅助扫描线；
针对同一所述子像素对应的辅助扫描线和阈值补偿晶体管，所述辅助扫描线和所述阈值补偿晶体管的有源层在所述衬底基板的正投影具有第三交叠区域；
所述阈值补偿晶体管的沟道电容的第二部分电容位于所述第三交叠区域，且所述第二部分电容由所述辅助扫描线和所述阈值补偿晶体管的有源层之间的交叠部分形成。
20.如权利要求19所述的显示面板，其中，针对同一所述子像素对应的第二扫描线和辅助扫描线，所述第二扫描线在所述衬底基板的正投影与所述辅助扫描线在所述衬底基板的正投影重叠。
21.如权利要求19或20所述的显示面板，其中，所述显示面板还包括：
第三层间介质层，位于所述第三导电层背离所述衬底基板一侧；
第四导电层，位于所述第三层间介质层背离所述衬底基板一侧，且所述第四导电层包括第一连接部；其中，所述第一连接部的第一端通过第一过孔与所述补偿导电部电连接，所述第一连接部的第二端通过第二过孔与所述驱动晶体管的栅极电连接；所述第一过孔贯穿所述第三层间介质层、所述第二栅绝缘层与所述第二层间介质层，所述第二过孔贯穿所述第三层间介质层、所述第二栅绝缘层、所述第二层间介质层以及所述第一层间介质层。
22.如权利要求21所述的显示面板，其中，所述第一连接部的第三端通过第三过孔与所述阈值补偿晶体管的有源层的导体化区电连接；所述第三过孔贯穿所述第二栅绝缘层和所述第三层间介质层。
23.如权利要求22所述的显示面板，其中，针对同一所述子像素对应的所述第一扫描线和所述第三过孔，所述第一扫描线在所述衬底基板的正投影覆盖所述第三过孔在所述衬底基板的正投影。
24.如权利要求23所述的显示面板，其中，所述第一连接部的第一端和第三端大致沿同一方向延伸，且所述第一连接部的第一端、第二端以及第三端大致形成“T”字型。
25.如权利要求22-24任一项所述的显示面板，其中，针对同一所述子像素，所述第二扫描线在所述衬底基板的正投影与所述第一连接部在所述衬底基板的正投影之间具有第四交叠区域，所述第四交叠区域具有辅助电容，所述辅助电容由所述第二扫描线和所述第一连接部之间的交叠部分形成；
所述辅助电容的电容值大致为Δc1。
26.如权利要求25所述的显示面板，其中，所述显示面板还包括：
层间绝缘层，位于所述第四导电层背离所述衬底基板一侧；
第五导电层，位于所述层间绝缘层背离所述衬底基板一侧，且所述第五导电层包括数据线和电源线；其中，一列子像素对应一条所述数据线和一条所述电源线；
针对同一所述子像素对应的电源线和阈值补偿晶体管，所述电源线在所述衬底基板的正投影与所述阈值补偿晶体管的有源层在所述衬底基板的正投影具有交叠区域。
27.如权利要求26所述的显示面板，其中，针对同一所述子像素对应的所述电源线、所述第一过孔、所述第二过孔、所述第三过孔以及所述第三交叠区域，所述电源线在所述衬底基板的正投影分别与所述第一过孔、所述第二过孔以及所述第三过孔具有交叠区域，且所述电源线在所述衬底基板的正投影与所述第四交叠区域不交叠。
28.如权利要求26或27所述的显示面板，其中，所述像素电路还包括第一复位晶体管，所述氧化物半导体层还包括所述第一复位晶体管的有源层；
所述第三导电层还包括第一复位线；其中，一行子像素对应一条所述第一复位线；
针对同一所述子像素对应的所述第一复位晶体管和所述第一复位线，所述第一复位线在所述衬底基板的正投影与所述第一复位晶体管的有源层在所述衬底基板的正投影具有交叠区域。
29.如权利要求28所述的显示面板，其中，针对同一所述子像素对应的电源线和第一复位晶体管，所述电源线在所述衬底基板的正投影与所述第一复位晶体管的有源层在所述衬底基板的正投影具有交叠区域。
30.如权利要求29所述的显示面板，其中，针对同一所述子像素对应的所述第一扫描线、所述第二扫描线以及所述第一复位线，所述第一扫描线在所述衬底基板的正投影位于所述第二扫描线和所述第一复位线在所述衬底基板的正投影之间。
31.如权利要求30所述的显示面板，其中，所述像素电路还包括数据写入晶体管；所述显示面板还包括：
硅半导体层，位于所述第一导电层与所述衬底基板之间，且所述硅半导体层包括所述数据写入晶体管的有源层；
第一栅绝缘层，位于所述第一导电层与所述硅半导体层之间；
针对同一所述子像素对应的所述第一扫描线和所述数据写入晶体管，所述第一扫描线在所述衬底基板的正投影与所述数据写入晶体管的有源层在所述衬底基板的正投影具有交叠区域。
32.如权利要求31所述的显示面板，其中，针对同一所述子像素对应的所述数据写入晶体管、所述阈值补偿晶体管的有源层以及所述补偿导电部，所述补偿导电部在所述衬底基板的正投影位于所述数据写入晶体管的有源层在所述衬底基板的正投影和所述阈值补偿晶体管的有源层对应的第三过孔在所述衬底基板的正投影之间。
33.一种显示装置，其中，包括如权利要求16-32任一项所述的显示面板。
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