CN111724733A - 一种像素驱动电路、其驱动方法及显示装置 - Google Patents

一种像素驱动电路、其驱动方法及显示装置 Download PDF

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Abstract

本申请公开了一种像素驱动电路、其驱动方法及显示装置，涉及显示技术领域，包括：第一电源信号端和第二电源信号端；驱动晶体管，第一初始化模块，发光元件，第一存储模块，数据写入模块，第一补偿模块，第一补偿模块的第一端连接第一节点，第二端连接第三节点，控制端连接第二控制信号端；第二补偿模块，第二补偿模块的控制端连接第三节点，第二补偿模块的第一端连接第一节点，第二补偿模块的第二端连接使能信号端。本申请能够对驱动晶体管栅极端的电压进行调节，使驱动晶体管的电流达到稳定，从而避免显示器件的寿命衰减加快的问题。

Description

一种像素驱动电路、其驱动方法及显示装置
技术领域
本申请涉及显示技术领域，具体地说，涉及一种像素驱动电路、其驱动方法及显示装置。
背景技术
有机发光显示装置具有自发光、驱动电压低、发光效率高、响应速度快、轻薄、对比度高等优点，被认为是下一代最具有发展潜力显示装置。
现有的像素驱动电路中，在像素驱动电路工作时，由于开关晶体管和寄生电容的稳定性较差，使得开关晶体管的特性容易发生偏移，造成电流下降，导致显示器件的寿命衰减加快。此外，由于制作工艺原因，导致开关晶体管漏电流较大，造成下一级晶体管的栅极电压变高，也会造成电流下降，导致显示器件的寿命衰减加快。
发明内容
有鉴于此，本申请提供一种像素驱动电路、其驱动方法及显示装置，能够对驱动晶体管栅极端的电压进行调节，使驱动晶体管的电流达到稳定，从而避免显示器件的寿命衰减加快的问题。
第一方面，本申请提供一种像素驱动电路，包括：
第一电源信号端和第二电源信号端；
驱动晶体管，所述驱动晶体管的栅极连接第一节点，所述驱动晶体管的第一极连接第二节点，所述驱动晶体管的第二极连接第三节点；
第一初始化模块，所述第一初始化模块的第一端连接第一节点，第二端连接初始化信号端，控制端连接第一控制信号端；
发光元件，串联在第四节点和所述第二电源信号端之间；
第一存储模块，所述第一存储模块的第一端连接第一电源信号端，所述第一存储模块的第二端与所述第一节点电连接；
数据写入模块，所述数据写入模块的第一端连接数据信号端，第二端连接所述第二节点，控制端连接第二控制信号端；
第一补偿模块，所述第一补偿模块的第一端连接所述第一节点，第二端连接所述第三节点，控制端连接所述第二控制信号端；
第二补偿模块，所述第二补偿模块的控制端连接所述第三节点，所述第二补偿模块的第一端连接所述第一节点，所述第二补偿模块的第二端连接使能信号端。
第二方面，基于同一发明构思，本申请提供一种像素驱动电路的驱动方法，至少包括初始化阶段、数据写入阶段和发光阶段；
在初始化阶段，所述第一控制信号端向所述第一初始化模块发送第一控制信号，使所述第一初始化模块导通，所述初始化信号端将初始化信号传输至所述第一节点；所述使能信号端提供第一信号，所述第二补偿模块导通，所述使能信号端将所述第一信号传输至所述第二补偿模块；
在数据写入阶段，所述第二控制信号端向所述数据写入模块发送第二控制信号，使所述数据写入模块导通，所述数据信号端将数据信号传输至所述第二节点，所述第二节点的信号通过所述驱动晶体管传输至所述第三节点，所述第三节点的信号通过所述第一补偿模块传输至所述第一节点；
在发光阶段，所述使能信号端提供第二信号，所述第二补偿模块向所述使能信号端放电，所述第二补偿模块和所述第一存储模块之间产生电容耦合。
第三方面，基于同一发明构思，本申请还提供一种显示装置，该显示装置包括本申请所提供的像素驱动电路。
与相关技术相比，本申请提供的像素驱动电路、其驱动方法及显示装置，至少实现了如下的有益效果：
本申请所提供的像素驱动电路、其驱动方法及显示装置，包括驱动晶体管、第一初始化模块、第一存储模块、发光元件、数据写入模块、第一补偿模块和第二补偿模块，第二补偿模块的控制端连接到第三节点，第一端连接到第一节点，第二端连接到使能信号端，在初始化阶段，使能信号端提供第一信号，第二补偿模块导通，使能信号端将第一信号传输并存储至第二补偿模块。在发光阶段，使能信号端提供第二信号，第二补偿模块向使能信号端放电，由于第二补偿模块的第一端和第一存储模块的第二端均连接至第一节点，第二补偿模块放电时，第二补偿模块和第一存储模块之间产生电容耦合，将发光元件两端的电压变化量耦合到第一节点，使驱动晶体管控制端的电压达到稳定，从而保证驱动晶体管产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1所示为相关技术中7T1C像素驱动电路的一种结构示意图；
图2所示为本申请实施例所提供的像素驱动电路的一种框架结构示意图；
图3所示为本申请实施例所提供的像素驱动电路的一种驱动时序图；
图4所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图5所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图6所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图7所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图8所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图9所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图10所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图11所示为本申请实施例所提供的像素驱动电路的另一种框架结构示意图；
图12所示为本申请实施例所提供的像素驱动电路的一种具体结构示意图；
图13所示为本申请实施例所提供的驱动方法的一种流程图；
图14所示为本申请实施例所提供的显示装置的一种示意图。
具体实施方式
如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为一开放式用语，故应解释成“包含但不限定于”。“大致”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性耦接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性耦接于所述第二装置，或通过其他装置或耦接手段间接地电性耦接至所述第二装置。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。其中，各实施例之间的相同之处不再一一赘述。
有机发光显示装置中的像素包括像素驱动电路，像素驱动电路中的驱动晶体管可产生驱动电流，发光元件响应该驱动电流而发光。基本的像素驱动电路为2T1C电路(由两个TFT和一个电容构成)，但在实际制作面板时，为了补偿面板内TFT的均一性，通常会采用7T1C(由七个TFT和一个电容构成)驱动电路，如图1所示。图1中M00为驱动晶体管，M01为开关晶体管，当面板长期显示一个固定画面时，驱动晶体管M00长时间工作在一个特定的条件下，其特性容易发生偏移，造成驱动晶体管M00的电流下降，从而导致显示器件的寿命衰减加快。此外，由于制作工艺原因，开关晶体管M01可能存在漏电流，使得驱动晶体管M00的栅极电压变高，如此，会造成驱动晶体管M00的电流下降，导致显示器件的寿命衰减加快。
以下将结合附图和具体实施例进行详细说明。
图2所示为本申请实施例所提供的像素驱动电路100的一种框架结构示意图，图3所示为本申请实施例所提供的像素驱动电路100的一种驱动时序图，请参考图2和图3，本申请提供一种像素驱动电路100，包括：
第一电源信号端PVDD和第二电源信号端PVEE；
驱动晶体管M0，驱动晶体管M0的栅极连接第一节点N1，驱动晶体管M0的第一极连接第二节点N2，驱动晶体管M0的第二极连接第三节点N3；
第一初始化模块10，第一初始化模块10的第一端连接第一节点N1，第二端连接初始化信号端Vref，控制端连接第一控制信号端S1；
发光元件D1，串联在第四节点N4和第二电源信号端PVEE之间；
第一存储模块20，第一存储模块20的第一端连接第一电源信号端PVDD，第一存储模块20的第二端与第一节点N1电连接；
数据写入模块30，数据写入模块30的第一端连接数据信号端Vdata，第二端连接第二节点N2，控制端连接第二控制信号端S2；
第一补偿模块40，第一补偿模块40的第一端连接第一节点N1，第二端连接第三节点N3，控制端连接第二控制信号端S2；
第二补偿模块50，第二补偿模块50的控制端连接第三节点N3，第二补偿模块50的第一端连接第一节点N1，第二补偿模块50的第二端连接使能信号端EN。
需要说明的是，图2仅示出了本申请中像素驱动电路100的一种框架结构，在本申请的一些其他实施例中，像素驱动电路100的框架结构还可体现为其它，本申请对此不进行具体限定。
具体地，请参考图2和图3，像素驱动电路100至少包括非发光阶段和发光阶段T3，在非发光阶段，像素驱动电路100进行发光前的准备工作，例如，非发光阶段可包括初始化阶段T1和数据写入阶段T2。本申请实施例所提供的像素驱动电路100包括第一初始化模块10，第一初始化模块10的第一端连接到第一节点N1，第二端连接到初始化信号端Vref，控制端连接到第一控制信号端S1，在初始化阶段T1，第一控制信号端S1提供导通信号，第一初始化模块10导通，初始化信号端Vref的电压信号传输至第一节点N1，对驱动晶体管M0进行初始化。
请参考图2和图3，像素驱动电路100还包括数据写入模块30和第一补偿模块40，数据写入模块30和第一补偿模块40的控制端均连接到第二控制信号端S2，在数据写入阶段T2，第二控制信号端S2控制数据写入模块30和第一补偿模块40导通，数据信号端Vdata将数据信号传输至第二节点N2；第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第一补偿模块40传输至第一节点N1，使得第一节点N1的电压值为Vdata-Vth0，其中，Vdata表示数据信号端Vdata输入的数据信号，Vth0表示驱动晶体管M0的阈值电压。
在发光阶段T3，第一电源信号端PVDD向驱动晶体管M0传输第一电源信号，驱动晶体管M0产生驱动电流传输至发光元件D1，由于第一补偿模块40存在漏电流，将第三节点N3的电位信号逐步作用至第一节点N1，造成第一节点N1电位上升，也即驱动晶体管M0的栅极电压上升，从而导致驱动晶体管M0的驱动电流下降；此外，当驱动晶体管M0长时间工作在一个特定条件下，例如长时间处于打开状态时，驱动晶体管M0的特性容易发生偏移，也会造成驱动晶体管M0的驱动电流下降。而驱动晶体管M0的驱动电流下降，会导致流经发光元件D1的电流下降，使发光元件D1发生闪烁，不仅影响显示器件的显示效果，而且会加快显示器件的寿命衰减，降低显示器件的使用寿命。
因此，本申请提供包括第二补偿模块50的像素驱动电路100，请参考图2和图3，第二补偿模块50的控制端连接到第三节点N3，第一端连接到第一节点N1，第二端连接到使能信号端EN，在初始化阶段T1，使能信号端EN提供第一信号，此处的第一信号例如可以为高电平信号，第二补偿模块50导通，使能信号端EN将第一信号传输并存储至第二补偿模块50。
在发光阶段T3，使能信号端EN的信号由第一信号向第二信号跳变，请参考图3，此处的第二信号例如可以为低电平信号。当使能信号端EN的信号为第二信号时，第二补偿模块50向使能信号端EN放电，由于第二补偿模块50的第一端和第一存储模块20的第二端均连接至第一节点N1，第二补偿模块50放电时，第二补偿模块50和第一存储模块20之间产生电容耦合，将发光元件D1两端的电压变化量耦合到第一节点N1，以降低第一节点N1的电压，使驱动晶体管M0控制端的电压达到稳定，从而保证驱动晶体管M0产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
需要说明的是，上述第一初始化模块10、数据写入模块30和第一补偿模块40中均包括开关晶体管，图3所示驱动时序是以各开关晶体管为P型晶体管为例进行说明的，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止；在其他实施例中，上述开关晶体管还可以为N型晶体管，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。此外，上述驱动晶体管M0可以为P型晶体管，也可以为N型晶体管，本申请对此不做限定。
可选地，图4所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图4，第二补偿模块50包括第一开关晶体管M1和第二存储模块51；第一开关晶体管M1的栅极连接到第三节点N3，第一开关晶体管M1的第一极连接到第五节点N5，第一开关晶体管M1的第二极连接使能信号端EN；第二存储模块51的第一端与第五节点N5电连接，第二存储模块51的第二端与第一节点N1电连接。
具体地，请参考图3和图4，本实施例所提供的第二补偿模块50包括第一开关晶体管M1和第二存储模块51，此处的第二存储模块51可以为电容，第一开关晶体管M1的第一极和第二存储模块51的第一端均连接到第五节点N5，在初始化阶段T1，使能信号端EN向第一开关晶体管M1的第二极提供第一信号，第一信号经第一开关晶体管M1传输至第五节点N5，向第二存储模块51充电，此处的第一信号例如可以为高电平信号。
在发光阶段T3，使能信号端EN向第一开关晶体管M1的第二极提供第二信号V2，此处的第二信号为低电平信号，第一开关晶体管M1的源漏极发生转变，第二存储模块51向使能信号端EN放电，开关晶体管的源极与栅极之间的电压差小于一定值时，开关晶体管截止，因此，当第二存储模块51放电至第五节点N5的电压为V3-Vth1时，第一开关晶体管M1截止，V3表示第三节点N3的电压，Vth1表示第一开关晶体管M1的阈值电压，此时，第二存储模块51的电压变化量为V2-(V3-Vth1)。
由于第二存储模块51的第一端和第一存储模块20的第二端均连接至第一节点N1，第二存储模块51放电时，第二存储模块51和第一存储模块20之间产生电容耦合，使第一节点N1的电压变为V’1＝Vdata-Vth0-(V2-(V3-Vth1))*C2/(C1+C2)，其中，C1表示第一存储模块20的电容值，C2表示第二存储模块51的电容值。此时，驱动晶体管M0的驱动电流为I1＝k*(PVDD-Vdata+C2/(C1+C2)*(V2-(V3-Vth1)))2，k表示驱动晶体管的本征导电因子。其中，第三节点N3的电压V3＝PVEE+VOLED，当驱动电流减小时，VOLED减小，V3随之减小，代入上述驱动晶体管M0的驱动电流公式，当V3减小时，第一节点N1的电压V’1下降，驱动晶体管M0的驱动电流上升，从而能够抑制驱动电流下降，使驱动晶体管M0产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
可选地，图5所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图5，第一存储模块20包括第一电容21，第二存储模块51包括第二电容52；第一电容21的电容值为C1，第二电容52的电容值为C2，
Figure BDA0002548064970000081
具体地，请参考图5，本实施例中选用第一电容21作为第一存储模块20，第二电容52作为第二存储模块51，利用第二电容52对驱动电流的变化进行补偿，通常情况下，漏电流或者驱动晶体管M0的特性偏移引起的电流变化量较小，通过容值较小的第二电容52即可达到电流补偿的目的。因此，本实施例中设置第二电容52的容值小于第一电容21容值的十分之一，如此，即可实现对驱动电流的补偿，使驱动晶体管M0产生的驱动电流稳定，避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。当第二电容52的容值较小时，第二电容52的体积相应较小，则其所占用的空间很小，从而能够节省像素驱动电路100占用的空间。
需要说明的是，本实施例中对第二电容52容值的设置，仅是一种示例性说明，并不作为对本申请的限定，在其他实施例中，第二电容52的容值也可以设置的较大，本申请对此不做限定。
可选地，图6所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图6，本申请实施例所提供的像素驱动电路100还包括：第二初始化模块60，第二初始化模块60的第一端与第四节点N4电连接，第二端连接初始化信号端Vref，控制端连接第一控制信号端S1。具体地，请参考图6，本实施例在像素驱动电路100中加入第二初始化模块60，第二初始化模块60例如可以为P型晶体管，当第一控制信号端S1提供低电平信号时，第二初始化模块60导通，初始化信号端Vref提供的初始化信号通过第二初始化模块60传输到第四节点N4，对发光元件D1的阳极进行初始化。
本申请中第二初始化模块60和第一初始化模块10的控制端均连接至第一控制信号端S1，优选第一初始化模块10和第二初始化模块60的晶体管类型一致，第一初始化模块10和第二初始化模块60同时导通，在初始化阶段T1，对第一节点N1和第四节点N4同时进行初始化。需要说明的是，第二初始化模块60为P型晶体管仅是在本实施例中的一种实施方式，在其他实施例中，第二初始化模块60也可以为N型晶体管，本申请对此不进行限定。
可选地，图7所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图7，本申请实施例所提供的像素驱动电路100还包括：第二开关晶体管M2，第二开关晶体管M2的第一极连接第一电源信号端PVDD，第二开关晶体管M2的第二极与第二节点N2电连接，第二开关晶体管M2的栅极连接使能信号端EN；
具体地，请参考图7，本实施例在像素驱动电路100中引入了第二开关晶体管M2，第二开关晶体管M2、驱动晶体管M0和发光元件D1串联在第一电源信号端PVDD和第二电源信号端PVEE之间。在发光阶段T3，使能信号端EN接收第二信号V2，并传输至第二开关晶体管M2，使第二开关晶体管M2导通，第一电源信号端PVDD将第一电源信号传输至第二节点N2，驱动晶体管M0形成驱动电流后，传输至发光元件D1。
本实施例中引入第二开关晶体管M2，通过控制第二开关晶体管M2的导通，将第一电源信号传输至驱动晶体管M0，使驱动晶体管M0形成驱动电流，驱动发光元件D1发光。
可选地，请参见图7，本申请实施例所提供的像素驱动电路100还包括：第三开关晶体管M3，第三开关晶体管M3的第一极与第三节点N3电连接，第三开关晶体管M3的第二极与第四节点N4电连接，第三开关晶体管M3的栅极连接使能信号端EN。
具体地，请参考图7，本实施例在像素驱动电路100中引入了第三开关晶体管M3，第二开关晶体管M2、驱动晶体管M0、第三开关晶体管M3和发光元件D1串联在第一电源信号端PVDD和第二电源信号端PVEE之间。在发光阶段T3，使能信号端EN接收第二信号V2，同时传输至第二开关晶体管M2和第三开关晶体管M3，使第二开关晶体管M2和第三开关晶体管M3同时导通，第一电源信号端PVDD将第一电源信号传输至第二节点N2，驱动晶体管M0形成驱动电流后，经过第三开关晶体管M3传输至发光元件D1。
本实施例中引入第三开关晶体管M3，通过控制第二开关晶体管M2和第三开关晶体管M3同时导通，将第一电源信号传输至驱动晶体管M0，使驱动晶体管M0形成驱动电流，驱动发光元件D1发光。
需要说明的是，上述第二开关晶体管M2和第三开关晶体管M3可以同时为P型晶体管或同时N型晶体管，本申请对此不做限定。当为P型晶体管时，使能信号端EN提供低电平信号导通；为N型晶体管时，使能信号端EN提供高电平信号导通。
可选地，图8所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图8，第一初始化模块10包括第一晶体管M11，第一晶体管M11的第一极连接第一节点N1，第一晶体管M11的第二极连接初始化信号端Vref，第一晶体管M11的栅极连接第一控制信号端S1。
具体地，图8所示实施例中以第一初始化模块10为单栅晶体管为例进行说明，第一初始化模块10包括第一晶体管M11，此处以第一晶体管M11、驱动晶体管M0为P型晶体管为例，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。请参考图3，在初始化阶段T1，第一控制信号端S1提供低电平信号，第一晶体管M11导通，初始化信号端Vref的初始化信号通过第一晶体管M11传输至第一节点N1，对第一节点N1进行初始化。可选地，进行初始化时，初始化信号通常为负值，第一节点N1的电位为负值。
可选地，图9所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图9，第一初始化模块10包括第二晶体管M12和第三晶体管M13，第二晶体管M12的第一极连接第一节点N1，第二晶体管M12的第二极与第三晶体管M13的第一极电连接，第三晶体管M13的第二极连接初始化信号端Vref，第二晶体管M12和第三晶体管M13的栅极均连接第一控制信号端S1。
具体地，图9所示实施例中以第一初始化模块10为双栅晶体管为例进行说明，第一初始化模块10包括第二晶体管M12和第三晶体管M13，此处以第二晶体管M12、第三晶体管M13和驱动晶体管M0为P型晶体管为例，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。请参考图3，在初始化阶段T1，第二晶体管M12和第三晶体管M13的栅极均连接至第一控制信号端S1，第一控制信号端S1提供低电平信号时，第二晶体管M12和第三晶体管M13同时导通，初始化信号端Vref的信号通过第二晶体管M12和第三晶体管M13传输至第一节点N1，对第一节点N1进行初始化。由于第二开关晶体管M2和第三开关晶体管M3串联，可以保证初始化信号端Vref与第一节点N1之间的漏电流很小，从而能够减小由于漏电流造成第一节点N1的电压变化量，进而能够减小驱动晶体管M0的电流变化量，有利于降低由于电流变化造成显示不良以及器件损坏的风险。
可选地，图10所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图10，第一补偿模块40包括第四晶体管M14，第四晶体管M14的第一极连接第三节点N3，第四晶体管M14的第二极连接第一节点N1，第四晶体管M14的栅极连接第二控制信号端S2。
具体地，图10所示实施例中以第一补偿模块40为单栅晶体管为例进行说明，第一补偿模块40包括第四晶体管M14，此处以第四晶体管M14、驱动晶体管M0为P型晶体管为例，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。请参考图3，在数据写入阶段T2，第二控制信号端S2提供低电平信号，第四晶体管M14导通，第三节点N3的信号通过第四晶体管M14传输至第一节点N1，使得第一节点N1的电压值为Vdata-Vth0，其中，Vdata表示数据信号端Vdata输入的数据信号，Vth0表示驱动晶体管M0的阈值电压。
可选地，图11所示为本申请实施例所提供的像素驱动电路100的另一种框架结构示意图，请参见图11，第一补偿模块40包括第五晶体管M15和第六晶体管M16，第五晶体管M15的第一极连接第一节点N1，第五晶体管M15的第二极与第六晶体管M16的第一极电连接，第六晶体管M16的第二极连接第三节点N3，第五晶体管M15和第六晶体管M16的栅极均连接第二控制信号端S2。
具体地，图11所示实施例中以第一补偿模块40为双栅晶体管为例进行说明，第一补偿模块40包括第五晶体管M15和第六晶体管M16，此处以第五晶体管M15、第六晶体管M16和驱动晶体管M0为P型晶体管为例，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。请参考图3，在数据写入阶段T2，第五晶体管M15和第六晶体管M16的栅极均连接至第二控制信号端S2，第二控制信号端S2提供低电平信号时，第五晶体管M15和第六晶体管M16同时导通，第三节点N3的信号通过第五晶体管M15和第六晶体管M16传输至第一节点N1，使得第一节点N1的电压值为Vdata-Vth0，其中，Vdata表示数据信号端Vdata输入的数据信号，Vth0表示驱动晶体管M0的阈值电压。
由于第五开关晶体管和第六开关晶体管串联，可以保障第三节点N3与第一节点N1之间的漏电流很小，从而能够减小由于漏电流造成第一节点N1的电压变化量，进而能够减小驱动晶体管M0的电流变化量，有利于降低由于电流变化造成显示不良以及器件损坏的风险。
需要说明的是，上述第一初始化模块10、数据写入模块30、第一补偿模块40、第二补偿模块50和第二初始化模块60中均包括至少一个开关晶体管，可选地，如图12所示，图12所示为本申请实施例所提供的像素驱动电路的一种具体结构示意图，请参考图12，图12中示出了各个模块的具体结构，如第一初始化模块10包括开关晶体管M11，第二初始化模块60包括开关晶体管M5，第一补偿模块包括开关晶体管M14，数据写入模块30包括开关晶体管M4，第二补偿模块50包括开关晶体管M1。
需要说明的是，图12仅示出了本申请中像素驱动电路100的一种结构示意图，在本申请的一些其他实施例中，像素驱动电路100的结构还可体现为其它，本申请对此不进行具体限定。
基于同一发明构思，本申请还提供一种像素驱动电路100的驱动方法，图13所示为本申请实施例所提供的驱动方法的一种流程图，请参见图2、图3和图13，该驱动方法至少包括初始化阶段T1、数据写入阶段T2和发光阶段T3；
在初始化阶段T1，第一控制信号端S1向第一初始化模块10发送第一控制信号，使第一初始化模块10导通，初始化信号端Vref将初始化信号传输至第一节点N1；使能信号端EN提供第一信号，第二补偿模块50导通，使能信号端EN将第一信号传输至第二补偿模块50；
在数据写入阶段T2，第二控制信号端S2向数据写入模块30发送第二控制信号，使数据写入模块30导通，数据信号端Vdata将数据信号传输至第二节点N2，第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第一补偿模块40传输至第一节点N1；
在发光阶段，使能信号端EN提供第二信号，第二补偿模块50向使能信号端EN放电，第二补偿模块50和第一存储模块20之间产生电容耦合。
具体地，请参见图2、图3和图13，像素驱动电路100至少包括初始化阶段T1、数据写入阶段T2和发光阶段T3。像素驱动电路100包括第一初始化模块10，第一初始化模块10的第一端连接到第一节点N1，第二端连接到初始化信号端Vref，控制端连接到第一控制信号端S1，在初始化阶段T1，第一控制信号端S1提供导通信号，第一初始化模块10导通，初始化信号端Vref的电压信号传输至第一节点N1，对驱动晶体管M0进行初始化。
请参见图2、图3和图13，像素驱动电路100还包括数据写入模块30和第一补偿模块40，数据写入模块30和第一补偿模块40的控制端均连接到第二控制信号端S2，在数据写入阶段T2，第二控制信号端S2控制数据写入模块30和第一补偿模块40导通，数据信号端Vdata将数据信号传输至第二节点N2；第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第一补偿模块40传输至第一节点N1，使得第一节点N1的电压提升至Vdata-Vth0，其中，Vdata表示数据信号端Vdata输入的数据信号，Vth0表示驱动晶体管M0的阈值电压。
在发光阶段T3，第一电源信号端PVDD向驱动晶体管M0传输第一电源信号，驱动晶体管M0产生驱动电流传输至发光元件D1，由于第一补偿模块40存在漏电流，将第三节点N3的电位信号逐步作用至第一节点N1，造成第一节点N1电位上升，也即驱动晶体管M0的栅极电压上升，从而导致驱动晶体管M0的驱动电流下降；此外，当驱动晶体管M0长时间工作在一个特定条件下时，驱动晶体管M0的特性容易发生偏移，也会造成驱动晶体管M0的驱动电流下降。而驱动晶体管M0的驱动电流下降，会导致流经发光元件D1的电流下降，使发光元件D1发生闪烁，不仅影响显示器件的显示效果，而且会加快显示器件的寿命衰减，降低显示器件的使用寿命。
因此，本申请提供包括第二补偿模块50的像素驱动电路100，请参考图2和图3，第二补偿模块50的控制端连接到第三节点N3，第一端连接到第一节点N1，第二端连接到使能信号端EN，在初始化阶段T1，使能信号端EN提供第一信号，此处的第一信号例如可以为高电平信号，第二补偿模块50导通，使能信号端EN将第一信号传输并存储至第二补偿模块50。
在发光阶段T3，使能信号端EN的信号由第一信号向第二信号跳变，此处的第二信号例如可以为低电平信号。当使能信号端EN的信号为第二信号时，第二补偿模块50向使能信号端EN放电，由于第二补偿模块50的第一端和第一存储模块20的第二端均连接至第一节点N1，第二补偿模块50放电时，第二补偿模块50和第一存储模块20之间产生电容耦合，将发光元件D1两端的电压变化量耦合到第一节点N1，使驱动晶体管M0控制端的电压达到稳定，从而保证驱动晶体管M0产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
可选地，请参考图3和图4，第二补偿模块50包括第一开关晶体管M1和第二存储模块51；第一开关晶体管M1的栅极连接第三节点N3，第一开关晶体管M1的第一极连接第五节点N5，第一开关晶体管M1的第二极连接使能信号端EN；第二存储模块51的第一端与第五节点N5电连接，第二存储模块51的第二端与第一节点N1电连接；使能信号端EN提供第一信号时，第一开关晶体管M1导通，使能信号端EN将第一信号传输至第五节点N5；使能信号端EN提供第二信号时，第二存储模块51通过第一开关晶体管M1向使能信号端EN放电，第二存储模块51和第一存储模块20之间产生电容耦合；第二存储模块51放电至第五节点N5的电压与第三节点N3的电压差等于第一开关晶体管M1的阈值电压时，第一开关晶体管M1截止。
具体地，请参考图3、图4和图13，第二补偿模块50包括第一开关晶体管M1和第二存储模块51，此处的第二存储模块51可以为电容，第一开关晶体管M1的第一极和第二存储模块51的第一端均连接到第五节点N5，在初始化阶段T1，使能信号端EN向第一开关晶体管M1的第二极提供第一信号，第一信号经第一开关晶体管M1传输至第五节点N5，此处的第一信号例如可以为高电平信号，向第二存储模块51充电。
请参考图3、图4和图13，在发光阶段，使能信号端EN向第一开关晶体管M1的第二极提供第二信号V2，此处的第二信号为低电平信号，第一开关晶体管M1的源漏极发生转变，第二存储模块51向使能信号端EN放电，开关晶体管的源极与栅极之间的电压差小于一定值时，开关晶体管截止，因此，当第二存储模块51放电至第五节点N5的电压为V3-Vth1时，第二开关晶体管M2截止，V3表示第三节点N3的电压，Vth1表示第一开关晶体管M1的阈值电压，此时，第二存储模块51的电压变化量为V2-(V3-Vth1)。
由于第二存储模块51的第一端和第一存储模块20的第二端均连接至第一节点N1，第二存储模块51放电时，第二存储模块51和第一存储模块20之间产生电容耦合，使第一节点N1的电压变为V’1＝Vdata-Vth2-(V2-(V3-Vth1))*C2/(C1+C2)，其中，C1表示第一存储模块20的电容值，C2表示第二存储模块51的电容值。此时，驱动晶体管M0的驱动电流为I1＝k*(VDD-Vdata+C2/(C1+C2)*(V2-(V3-Vth1)))2。其中，第三节点N3电压V3＝VEE+VOLED，当驱动电流减小时，VOLED减小，V3随之减小，代入上述驱动电流公式，当V3减小时，第一节点N1的电压V’1下降，驱动晶体管M0的驱动电流上升，从而能够抑制驱动电流下降，使驱动晶体管M0产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
可选地，请参见图7，像素驱动电路100还包括第二开关晶体管M2；第二开关晶体管M2的第一极连接第一电源信号端PVDD，第二开关晶体管M2的第二极与第二节点N2电连接，第二开关晶体管M2的栅极连接使能信号端EN；
在发光阶段，使能信号端EN同时向第二开关晶体管M2提供第二信号，使第二开关晶体管M2导通，第一电源信号端PVDD将第一电源信号传输至第二节点N2，使驱动晶体管M0形成电流，并传输至发光元件D1。
具体地，请参见图7，本实施例在像素驱动电路100中引入了第二开关晶体管M2，第二开关晶体管M2、驱动晶体管M0和发光元件D1串联在第一电源信号端PVDD和第二电源信号端PVEE之间。在发光阶段，使能信号端EN接收第二信号，并传输至第二开关晶体管M2，使第二开关晶体管M2导通，第一电源信号端PVDD将第一电源信号传输至第二节点N2，驱动晶体管M0形成驱动电流后，传输至发光元件D1。
本实施例中引入第二开关晶体管M2，通过控制第二开关晶体管M2的导通，将第一电源信号传输至驱动晶体管M0，使驱动晶体管M0形成驱动电流，驱动发光元件D1发光。
可选地，可选地，请参见图7，本申请实施例所提供的像素驱动电路100还包括：第三开关晶体管M3，第三开关晶体管M3的第一极与第三节点N3电连接，第三开关晶体管M3的第二极与第四节点N4电连接，第三开关晶体管M3的栅极连接使能信号端EN。
具体地，请参考图7，本实施例在像素驱动电路100中引入了第三开关晶体管M3，第二开关晶体管M2、驱动晶体管M0、第三开关晶体管M3和发光元件D1串联在第一电源信号端PVDD和第二电源信号端PVEE之间。在发光阶段T3，使能信号端EN接收第二信号V2，同时传输至第二开关晶体管M2和第三开关晶体管M3，使第二开关晶体管M2和第三开关晶体管M3同时导通，第一电源信号端PVDD将第一电源信号传输至第二节点N2，驱动晶体管M0形成驱动电流后，经过第三开关晶体管M3传输至发光元件D1。
本实施例中引入第三开关晶体管M3，通过控制第二开关晶体管M2和第三开关晶体管M3同时导通，将第一电源信号传输至驱动晶体管M0，使驱动晶体管M0形成驱动电流，驱动发光元件D1发光。
需要说明的是，上述第二开关晶体管M2和第三开关晶体管M3可以为P型晶体管或N型晶体管，本申请对此不做限定。当为P型晶体管时，使能信号端EN提供低电平信号导通；为N型晶体管时，使能信号端EN提供高电平信号导通。
基于同一发明构思，本申请还提供一种显示装置，图14所示为本申请实施例所提供的显示装置的一种示意图，该显示装置200包括本申请上述任一实施例所提供的像素驱动电路100。
需要说明的是，本申请实施例所提供的显示装置200的实施例可参见上述像素驱动电路100的实施例，重复之处不再赘述。本申请所提供的显示装置200可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有现实功能的产品或部件。
通过以上各实施例可知，本申请存在的有益效果是：
本申请所提供的像素驱动电路、其驱动方法及显示装置，包括驱动晶体管、第一初始化模块、第一存储模块、发光元件、数据写入模块、第一补偿模块和第二补偿模块，其中，第二补偿模块的控制端连接到第三节点，第一端连接到第一节点，第二端连接到使能信号端，在初始化阶段T1，使能信号端提供第一信号，第二补偿模块导通，使能信号端将第一信号传输并存储至第二补偿模块。在发光阶段，使能信号端提供第二信号，第二补偿模块向使能信号端放电，由于第二补偿模块的第一端和第一存储模块的第二端均连接至第一节点，第二补偿模块放电时，第二补偿模块和第一存储模块之间产生电容耦合，将发光元件两端的电压变化量耦合到第一节点，使驱动晶体管控制端的电压达到稳定，从而保证驱动晶体管产生的驱动电流稳定，进而能够避免由于驱动电流下降导致显示器件的寿命衰减加快的问题。
上述说明示出并描述了本申请的若干优选实施例，但如前所述，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (15)

1.一种像素驱动电路，其特征在于，包括：
第一电源信号端和第二电源信号端；
驱动晶体管，所述驱动晶体管的栅极连接第一节点，所述驱动晶体管的第一极连接第二节点，所述驱动晶体管的第二极连接第三节点；
第一初始化模块，所述第一初始化模块的第一端连接第一节点，第二端连接初始化信号端，控制端连接第一控制信号端；
发光元件，串联在第四节点和所述第二电源信号端之间；
第一存储模块，所述第一存储模块的第一端连接第一电源信号端，所述第一存储模块的第二端与所述第一节点电连接；
数据写入模块，所述数据写入模块的第一端连接数据信号端，第二端连接所述第二节点，控制端连接第二控制信号端；
第一补偿模块，所述第一补偿模块的第一端连接所述第一节点，第二端连接所述第三节点，控制端连接所述第二控制信号端；
第二补偿模块，所述第二补偿模块的控制端连接所述第三节点，所述第二补偿模块的第一端连接所述第一节点，所述第二补偿模块的第二端连接使能信号端。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述第二补偿模块包括第一开关晶体管和第二存储模块；
所述第一开关晶体管的栅极连接到所述第三节点，所述第一开关晶体管的第一极连接到第五节点，所述第一开关晶体管的第二极连接所述使能信号端；
所述第二存储模块的第一端与所述第五节点电连接，所述第二存储模块的第二端与所述第一节点电连接。
3.根据权利要求2所述的像素驱动电路，其特征在于，
所述第一存储模块包括第一电容，所述第二存储模块包括第二电容；
所述第一电容的电容值为C1，所述第二电容的电容值为C2，
Figure FDA0002548064960000011
4.根据权利要求1所述的像素驱动电路，其特征在于，还包括：
第二初始化模块，所述第二初始化模块的第一端与所述第四节点电连接，第二端连接所述初始化信号端，控制端连接所述第一控制信号端。
5.根据权利要求1所述的像素驱动电路，其特征在于，还包括：
第二开关晶体管，所述第二开关晶体管的第一极连接第一电源信号端，所述第二开关晶体管的第二极与所述第二节点电连接，所述第二开关晶体管的栅极连接所述使能信号端。
6.根据权利要求5所述的像素驱动电路，其特征在于，还包括：
第三开关晶体管，所述第三开关晶体管的第一极与所述第三节点电连接，所述第三开关晶体管的第二极与所述第四节点电连接，所述第三开关晶体管的栅极连接所述使能信号端。
7.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一初始化模块包括第一晶体管，所述第一晶体管的第一极连接所述第一节点，所述第一晶体管的第二极连接所述初始化信号端，所述第一晶体管的栅极连接所述第一控制信号端。
8.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一初始化模块包括第二晶体管和第三晶体管，所述第二晶体管的第一极连接所述第一节点，所述第二晶体管的第二极与所述第三晶体管的第一极电连接，所述第三晶体管的第二极连接所述初始化信号端，所述第二晶体管和所述第三晶体管的栅极均连接所述第一控制信号端。
9.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一补偿模块包括第四晶体管，所述第四晶体管的第一极连接所述第三节点，所述第四晶体管的第二极连接所述第一节点，所述第四晶体管的栅极连接所述第二控制信号端。
10.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一补偿模块包括第五晶体管和第六晶体管，所述第五晶体管的第一极连接所述第一节点，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第六晶体管的第二极连接所述第三节点，所述第五晶体管和所述第六晶体管的栅极均连接所述第二控制信号端。
11.一种如权利要求1-10任一项所述的像素驱动电路的驱动方法，其特征在于，至少包括初始化阶段、数据写入阶段和发光阶段；
在初始化阶段，所述第一控制信号端向所述第一初始化模块发送第一控制信号，使所述第一初始化模块导通，所述初始化信号端将初始化信号传输至所述第一节点；所述使能信号端提供第一信号，所述第二补偿模块导通，所述使能信号端将所述第一信号传输至所述第二补偿模块；
在数据写入阶段，所述第二控制信号端向所述数据写入模块发送第二控制信号，使所述数据写入模块导通，所述数据信号端将数据信号传输至所述第二节点，所述第二节点的信号通过所述驱动晶体管传输至所述第三节点，所述第三节点的信号通过所述第一补偿模块传输至所述第一节点；
在发光阶段，所述使能信号端提供第二信号，所述第二补偿模块向所述使能信号端放电，所述第二补偿模块和所述第一存储模块之间产生电容耦合。
12.根据权利要求11所述的像素驱动电路的驱动方法，其特征在于，所述第二补偿模块包括第一开关晶体管和第二存储模块；所述第一开关晶体管的栅极连接所述第三节点，所述第一开关晶体管的第一极连接第五节点，所述第一开关晶体管的第二极连接所述使能信号端；所述第二存储模块的第一端与所述第五节点电连接，所述第二存储模块的第二端与所述第一节点电连接；
所述使能信号端提供所述第一信号时，所述第一开关晶体管导通，所述使能信号端将所述第一信号传输至所述第五节点；
所述使能信号端提供所述第二信号时，所述第二存储模块通过所述第一开关晶体管向所述使能信号端放电，所述第二存储模块和所述第一存储模块之间产生电容耦合；所述第二存储模块放电至所述第五节点的电压与所述第三节点的电压差等于所述第一开关晶体管的阈值电压时，所述第一开关晶体管截止。
13.根据权利要求11所述的像素驱动电路的驱动方法，其特征在于，所述像素驱动电路还包括第二开关晶体管；所述第二开关晶体管的第一极连接所述第一电源信号端，所述第二开关晶体管的第二极与所述第二节点电连接，所述第二开关晶体管的栅极连接所述使能信号端；
在发光阶段，所述使能信号端向所述第二开关晶体管提供所述第二信号，使所述第二开关晶体管导通，所述第一电源信号端将第一电源信号传输至所述第二节点，使所述驱动晶体管形成电流传输至所述发光元件。
14.根据权利要求13所述的像素驱动电路的驱动方法，其特征在于，所述像素驱动电路还包括第三开关晶体管；所述第三开关晶体管的第一极与所述第三节点电连接，所述第三开关晶体管的第二极与所述第五节点电连接，所述第三开关晶体管的栅极连接所述使能信号端；
在发光阶段，所述使能信号端向所述第三开关晶体管提供第二信号，使所述第三开关晶体管导通，所述驱动晶体管形成的电流通过所述第三开关晶体管传输至所述发光元件。
15.一种显示装置，其特征在于，包括权利要求1-10之任一项所述的像素驱动电路。
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