KR102120070B1

KR102120070B1 - 표시장치 및 그 구동방법

Info

Publication number: KR102120070B1
Application number: KR1020130169474A
Authority: KR
Inventors: 엄은철; 김영호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2020-06-08
Also published as: US20150187298A1; KR20150079314A; CN104751764A; CN104751764B; US10347351B2

Abstract

본 발명은 표시장치 및 그 구동방법에 관한 것으로서, 특히, 쉬프트 레지스터의 초기 구동시, 제1프레임에서 상기 쉬프트 레지스터로 공급되는 클럭들과 중첩되는 리셋신호를 상기 쉬프트 레지스터의 스테이지로 공급할 수 있는, 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다. 이를 위해, 본 발명에 따른 표시장치는, 게이트 라인들과 데이터 라인들의 교차 영역마다 픽셀이 형성되어 있는 패널; 상기 패널의 비표시영역에 내장되어 있으며, 스캔펄스를 출력하는 복수의 스캔 스테이지들을 포함하는 쉬프트 레지스터로 구성된 내장형 게이트 드라이버; 및 제1클럭 내지 제n클럭과, 리셋신호와, 스타트 신호를 생성하며, 상기 내장형 게이트 드라이버의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 타이밍 컨트롤러를 포함한다.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}

본 발명은 표시장치에 관한 것으로서, 특히, 게이트 드라이버가 내장되어 있는 패널로 구성되어 있는, 표시장치 및 그 구동방법에 관한 것이다.

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD : Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다.

평판표시장치(이하, 간단히 '표시장치'라 함)들 중에서, 유기발광표시장치(OLED)는 스스로 발광하는 자발광소자를 이용하고 있으며, 이에 따라, 빠른 응답속도, 높은 발광효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있다.

도 1은 종래의 쉬프트 레지스터의 구동 타이밍을 나타내는 일실시예 파형도이고, 도 2는 종래의 쉬프트 레지스터의 일실시예 회로도이고, 도 3은 종래의 쉬프트 레지스터의 초기 동작시 Q노드의 리셋이 정상적으로 이루어지지 않고 있는 상태를 나타낸 예시도이며, 도 4는 종래의 쉬프트 레지스터에 형성되어 있는 발광 신호(EM)가 출력되는 스테이지의 구성을 나타낸 예시도이다.

유기발광표시장치에 적용되는 게이트 드라이버는, 집적회로(IC)로 구성되어, 상기 유기발광표시장치를 구성하는 패널에 장착될 수도 있으나, 게이트 인 패널(Gate In Panel)(이하, 간단히 'GIP'라 함) 방식으로 상기 패널에 직접 구성될 수 있다.

특히, 저온 폴리 실리콘(LTPS : Low Temperature Poly-Silicon)으로 제조된 박막실리콘이 형성되어 있는 패널에서는, 상기 GIP 방식을 이용한 게이트 드라이버가, 스캔펄스 및 다양한 종류의 신호들을 상기 패널로 출력시키고 있다.

상기 GIP 방식으로 구성된 상기 게이트 드라이버에는, 도 2에 도시된 바와 같은 쉬프트 레지스터가 형성되어 있다.

상기 쉬프트 레지스터는, 복수의 스테이지들로 구성되어 있으며, 각각의 스테이지는 도 2에 도시된 바와 같이 구성될 수 있다. 각각의 상기 스테이지에서 출력되는 신호(Vout)는, 패널에 형성되어 있는 게이트 라인으로 전송되는 스캔신호이다.

상기 스캔신호는, 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프 신호로 구성된다.

일반적으로, 상기 각 스테이지는, 1프레임 중 상기 스캔펄스를 한번 출력하며, 상기 스캔펄스는 상기 각 스테이지에서 순차적으로 출력된다.

상기 스캔펄스를 순차적으로 출력하는 상기 스테이지들 각각은, 도 2에 도시된 바와 같이, Q노드의 논리상태에 따라 턴온 또는 턴오프되며 턴온 시 제4클럭(CLK4)을 공급받아 스캔펄스를 출력하는 풀다운 트랜지스터(T6) 및 상기 풀다운 트랜지스터(T6)와 고전위전압(VGH) 사이에 연결되어 있으며, 상기 풀다운 트랜지스터(T6)가 턴온될 때 턴오프되고, 상기 풀다운 트랜지스터(T6)가 턴오프될 때 턴온되어 상기 턴오프 신호를 출력하는 풀업 트랜지스터(T7)를 포함한다.

예를 들어, 네 개의 클럭들(CLK1 to CLK4)을 이용하여 구동되는 상기 쉬프트 레지스터가 동작을 시작하는 경우, 도 1에 도시된 바와 같이, 상기 Q노드 및 상기 쉬프트 레지스터의 리셋을 위하여, 제4클럭(CLK4)과 리셋신호(QRST)가 동시에 상기 스테이지로 입력된다.

이 경우, 상기 쉬프트 레지스터의 초기 동작 구간에서, 도 3에 도시된 바와 같이, 상기 Q노드의 리셋이 정상적으로 이루어지지 않을 수도 있다.

예를 들어, 도 3에서, 상기 리셋신호(QRST)가 상기 제4클럭(CLK4) 보다 로드(load)가 커서, 상기 리셋신호(QRST)에 의해 턴온되는 트랜지스터(Tqrst)가 늦게 턴온될 수 있으며, 이 경우, 쇼트가 발생될 수도 있다(OV 출력).

이 경우, 상기 Q노드 및 QB노드가 동시에 리셋되지 못하기 때문에, 상기 쉬프트 레지스터가 정상적으로 구동되지 않을 수 있다.

상기한 바와 같은 문제가 발생되는 원인은 다음과 같다.

상기 리셋신호(QRST)에 의해 구동되는 리셋 트랜지스터(Tqrst)의 크기는 상기 풀다운 트랜지스터(T6) 보다 일반적으로 작으며, 상기 리셋신호(Qrst)는 상기 스캔펄스의 수에 따라 로드(load)를 크게 받게 된다(HD 기준 1,280 Scan).

따라서, 도 1에 도시된 바와 같이, 상기 리셋신호(Qrst)와 상기 제4클럭(CLK4)이 동시에 상기 스테이지로 입력될 때, 상기 풀다운 트랜지스터(T6)가 상기 리셋 트랜지스터(Tqrst)보다 먼저 턴온되어, 상기 Q노드가 리셋되기 이전에, 상기 제4클럭(CLK4)이 게이트 라인으로 출력되는 경우가 발생될 수 있다. 이 경우, 언노운(Unknown) 상태의 QB노드에 의해, 풀업 트랜지스터(T7)가 턴온되어, 출력 쇼트 현상이 발생될 수 있다.

상기한 바와 같은 현상에 의한 비정상적인 동작은, 도 4에 도시된 바와 같이, 발광 신호(EM)를 출력하는 스테이지에서도 발생될 수 있다.

즉, 종래의 유기발광표시장치에서는, 상기 쉬프트 레지스터가 초기 동작될 때, 상기한 바와 같은 이상 동작이 발생될 수 있다. 상기 이상 동작은 특히, 플라스틱 기판을 이용하여 형성되어 있는 유기발광패널의 쉬프트 레지스터에서 심각하게 발생되고 있다. 부연하여 설명하면, 유리기판을 이용하여 형성되어 있는 유기발광패널의 경우, 박막트랜지스터(TFT)의 신뢰성 측면에서 매우 성능이 좋지 않고, 또한, 패널의 크기 및 해상도가 높아짐에 따라 패널의 로드가 커지고 있기 때문에, 상기 쉬프트 레지스터의 구동 특성이 불안정해지고 있다.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 쉬프트 레지스터의 초기 구동시, 제1프레임에서 상기 쉬프트 레지스터로 공급되는 클럭들과 중첩되는 리셋신호를 상기 쉬프트 레지스터의 스테이지로 공급할 수 있는, 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 게이트 라인들과 데이터 라인들의 교차 영역마다 픽셀이 형성되어 있는 패널; 상기 패널의 비표시영역에 내장되어 있으며, 스캔펄스를 출력하는 복수의 스캔 스테이지들을 포함하는 쉬프트 레지스터로 구성된 내장형 게이트 드라이버; 및 제1클럭 내지 제n클럭과, 리셋신호와, 스타트 신호를 생성하며, 상기 내장형 게이트 드라이버의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 타이밍 컨트롤러를 포함한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치 구동방법은, 제1클럭 내지 제n클럭과, 리셋신호와, 스타트 신호를 생성하는 단계; 및 게이트 라인들과 데이터 라인들이 형성되어 있는 패널의 비표시영역에 내장되어 있으며, 스캔펄스를 출력하는 복수의 스테이지들을 포함하는 쉬프트 레지스터로 구성된, 내장형 게이트 드라이버의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 단계를 포함한다.

본 발명에 의하면, 쉬프트 레지스터에 파워가 공급되어 상기 쉬프트 레지스터가 초기에 구동되는 경우, 상기 쉬프트 레지스터가 안정적으로 구동될 수 있기 때문에, 화면 이상과 같은 불량이 개선될 수 있다.

도 1은 종래의 쉬프트 레지스터의 구동 타이밍을 나타내는 일실시예 파형도.
도 2는 종래의 쉬프트 레지스터의 일실시예 회로도.
도 3은 종래의 쉬프트 레지스터의 초기 동작시 Q노드의 리셋이 정상적으로 이루어지지 않고 있는 상태를 나타낸 예시도.
도 4는 종래의 쉬프트 레지스터에 형성되어 있는 발광 신호(EM)가 출력되는 스테이지의 구성을 나타낸 예시도.
도 5는 본 발명에 따른 표시장치를 개략적으로 나타내는 도면.
도 6은 본 발명에 따른 표시장치에 적용되는 내장형 게이트 드라이버에 형성되어 있는 스캔 스테이지의 구성을 나타낸 예시도.
도 7은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러에서 게이트 드라이버의 초기 구동 시 출력되는 신호들의 파형을 나타낸 일실시예 타이밍도.
도 8은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러에서 게이트 드라이버가 오프되기 전에 출력되는 신호들의 파형을 나타낸 일실시예 타이밍도.
도 9는 본 발명에 따른 표시장치에 적용되는 내장형 게이트 드라이버에 형성되어 있는 발광 스테이지의 구성을 나타낸 예시도.
도 10은 본 발명에 따른 표시장치에 대한 시뮬레이션 결과를 나타낸 예시도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 5는 본 발명에 따른 표시장치를 개략적으로 나타내는 도면이다.

본 발명에 따른 표시장치는, 도 5에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 ~ DLd)의 교차영역마다 픽셀(P)(110)이 형성되어 있는 패널(100), 상기 패널의 비표시영역에 내장되어 있으며, 스캔펄스를 출력하는 복수의 스캔 스테이지들을 포함하는 쉬프트 레지스터(600)로 구성된 내장형 게이트 드라이버(200), 제1클럭 내지 제n클럭과, 리셋신호와, 스타트 신호를 생성하며, 상기 내장형 게이트 드라이버(100)의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 타이밍 컨트롤러(400) 및 상기 타이밍 컨트롤러(400)의 제어에 따라 상기 패널(100)에 형성되어 있는 상기 데이터라인들(DL1 to DLd)로 데이터 전압을 공급하기 위한 데이터 드라이버(300)를 포함한다.

상기 표시장치는, 액정표시장치, 유기발광표시장치 및 기타 다양한 종류의 표시장치가 될 수 있다. 그러나, 이하에서는, 유기발광표시장치를 일예로 하여 본 발명에 따른 표시장치 및 그 구동방법이 상세히 설명된다. 또한, 상기 클럭의 갯수는 다양하게 변경될 수 있으나, 이하에서는, 상기 클럭의 갯수가 네 개인 경우를 일예로 하여 본 발명이 설명된다.

우선, 상기 패널(100)에는, 복수의 상기 게이트 라인(GL1 to GLg)들과 복수의 상기 데이터 라인(DL1 to DLd)들이 교차하는 영역마다 픽셀(P)(110)이 형성되어 있다.

상기 픽셀(110)들 각각은, 광을 출력하는 유기발광다이오드(OLED) 및 상기 유기발광다이오드를 구동하기 위한 픽셀 회로를 포함한다.

첫째, 상기 유기발광다이오드(OLED)는, 기판, 상기 기판 상에 형성되는 애노드, 상기 애노드 상에 형성되는 유기발광층 및 상기 유기발광층 상에 형성되는 캐소드를 포함한다.

상기 애노드는, 상기 픽셀 회로에 형성되어 있는 구동 트랜지스터에 의해 전송되는 전류에 의해 광을 출력하며, 상기 캐소드 상단에는 상부 기판이 합착되어 있다. 상기 애노드는, 투명한 전도성 물질, 예를 들어, 인듐 주석 산화물(ITO : Indium Tin Oxide)(이하, 간단히 'ITO'라 함)로 구성될 수 있다. 상기 캐소드(Cathode) 역시 상기 ITO로 구성될 수 있다.

상기 유기발광층은, 정공수송층, 발광물질층 및 전자수송층을 포함하여 구성될 수 있다. 상기 유기발광층의 발광 효율을 향상시키기 위하여, 상기 애노드와 상기 정공수송층 사이에는, 정공주입층이 형성될 수 있으며, 상기 캐소드와 상기 전자수송층 사이에는 전자주입층이 형성될 수 있다.

상기 유기발광다이오드(OLED)의 구조 및 기능은, 종래의 유기발광표시장치에 적용되는 유기발광다이오드의 구조 및 기능과 동일함으로, 이에 대한 상세한 설명은 생략된다.

둘째, 상기 픽셀 회로는, 상기 데이터 라인(DL)들과 상기 게이트 라인(GL)들에 접속되어 상기 유기발광다이오드(OLED)를 제어하기 위한 적어도 두 개 이상의 트랜지스터들 및 스토리지 커패시터를 포함하여 구성될 수 있다.

상기 유기발광다이오드(OLED)의 애노드는, 상기 픽셀 회로의 제1전원에 접속되고, 상기 캐소드는 상기 픽셀 회로의 제2전원에 접속된다. 상기 유기발광다이오드(OLED)는, 상기 구동 트랜지스터)로부터 공급되는 전류에 대응되어 소정 휘도의 광을 출력한다.

상기 픽셀 회로는, 상기 게이트 라인(GL)에 상기 스캔펄스가 공급될 때, 상기 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)에 따라, 상기 유기발광다이오드(OLED)로 공급되는 전류량을 제어한다.

상기 픽셀 회로로는, 상기 스캔펄스 이외에도, 발광 신호(EM)가 공급될 수 있다.

상기 픽셀 회로의 구조 및 기능은, 상기 픽셀 회로의 구성 및 기능에 따라 다양하게 변경될 수 있으며, 현재 일반적인 유기발광표시장치에 형성되어 있는 픽셀 회로의 구조 및 기능과 동일함으로 이에 대한 상세한 설명은 생략된다.

다음, 상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 입력된 상기 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 상기 데이터 라인들에 공급한다.

즉, 상기 데이터 드라이버(300)는 감마전압 발생부(미도시)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 데이터 전압으로 변환시킨 후 상기 데이터라인들로 출력시킨다.

상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스 스타트 펄스를 소스 쉬프트 클럭에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 상기 데이터 드라이버(300)는 상기 소스 쉬프트 클럭에 따라 입력되는 상기 영상데이터를 상기 샘플링 신호에 따라 래치하여, 상기 데이터 전압으로 변경한 후, 상기 소스 출력 인에이블 신호에 응답하여 수평 라인 단위로 상기 데이터 전압을 상기 데이터라인들에 공급한다.

이를 위해, 상기 데이터 드라이버(300)는 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부 및 출력버퍼 등을 포함하여 구성될 수 있다.

상기 데이터 드라이버(300)의 구성 및 기능은 현재 일반적인 유기발광표시장치에 적용되는 데이터 드리아버의 구성 및 기능과 동일함으로, 이에 대한 상세한 설명은 생략된다.

다음, 상기 타이밍 컨트롤러(400)는 외부 시스템(미도시)으로부터 공급되는 수직 동기신호, 수평 동기신호 및 클럭신호를 이용하여 상기 내장형 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다.

상기 게이트 제어신호(GCS)들에는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE) 등이 포함된다.

특히, 상기 게이트 제어신호(GCS)들에는 상기 쉬프트 레지스터(600)를 제어하기 위한 다양한 종류의 제어신호들이 포함될 수 있다. 예를 들어, 상기 게이트 제어신호(GCS)들에는, 제1클럭 내지 제n클럭과, 리셋신호(QRST)와, 스타트 신호(VST)가 포함될 수 있다.

상기 타이밍 컨트롤러(400)에서 발생되는 상기 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다.

상기 타이밍 컨트롤러는 상기 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후에 이를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)에 공급한다.

즉, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템으로부터 공급된 입력영상데이터를 재정렬하여, 재정렬된 디지털 영상데이터를 상기 데이터 드라이버(300)로 전송하고, 상기 외부 시스템으로부터 공급된 클럭신호와, 수평동기신호와, 수직동기신호(상기 신호들은 간단히 타이밍 신호라 함) 및 데이터 인에이블 신호(DE)를 이용해서, 상기 내장형 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS)를 생성하여 상기 내장형 게이트 드라이버(200) 및 상기 데이터 드라이버(300)로 전송한다.

상기 타이밍 컨트롤러(400)는, 다음과 같은 기능을 수행하고 있다.

첫째, 상기 타이밍 컨트롤러(400)는, 상기 제1클럭 내지 상기 제n클럭과, 상기 리셋신호(QRST)와, 상기 스타트 신호(VST)를 생성하며, 상기 내장형 게이트 드라이버(200)의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호(RRST)의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 기능을 수행한다.

상기한 바와 같은 기능에 의해, 상기 쉬프트 레지스터의 초기 구동시, 구동 불량이 발생되지 않는다.

둘째, 상기 타이밍 컨트롤러(400)는, 상기 리셋신호(QRST)의 펄스가 출력된 이후에도, 상기 제1프레임 동안, 상기 제1클럭 내지 상기 제n클럭을 순차적으로 계속 상기 스캔 스테이지들 각각으로 공급하는 기능을 수행한다.

셋째, 상기 타이밍 컨트롤러(400)는, 상기 제1프레임 동안, 상기 스타트 신호(VST)를 오프 상태로 유지시키는 기능을 수행한다.

넷째, 상기 타이밍 컨트롤러(400)는, 상기 내장형 게이트 드라이버(200)가 오프되기 전에, 상기 제1클럭의 펄스 내지 상기 제n클럭의 펄스와 오버랩되지 않는, 상기 리셋신호의 펄스를, 상기 스캔 스테이지들 각각으로 공급하는 기능을 수행한다.

다섯째, 상기 타이밍 컨트롤러(400)는, 상기 내장형 게이트 드라이버(200)의 초기 구동 시, 상기 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 발광 스테이지들 각각의 입력부로 공급하는 기능을 수행한다. 여기서, 상기 발광 스테이지는, 상기 패널(100)로 발광 신호(EM)를 출력하는 기능을 수행한다.

상기 타이밍 컨트롤러(400)의 기능들은, 이하에서, 도 6 내지 도 10을 참조하여 상세히 설명된다.

마지막으로, 상기 내장형 게이트 드라이버(200)는, 상기 패널(100)의 비표시영역 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성되어 있다. 이 경우, 상기 내장형 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호들에는 상기 리셋신호(QRST), 상기 스타트신호(VST) 및 복수의 상기 클럭(CLK)들이 포함된다.

상기 내장형 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여, 상기 패널(100)의 상기 게이트 라인들(GL1 to GLg)에 스캔펄스를 순차적으로 공급한다.

상기 스캔펄스가 상기 게이트 라인들에 공급됨에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 박막트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다. 즉, 상기 스캔펄스는, 상기 픽셀에 형성되어 있는 스위칭소자(박막트랜지스터)를 턴온시킬 수 있는 턴온전압을 가지고 있다.

상기한 바와 같은 기능은 특히, 상기 내장형 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터(600)에서 이루어진다.

즉, 상기 쉬프트 레지스터(600)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 스타트 신호(VST) 및 클럭(CLK)들을 이용하여, 1프레임 동안, 상기 게이트 라인들에, 상기 스캔펄스를 순차적으로 공급한다. 여기서, 1프레임이란, 상기 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.

상기 쉬프트 레지스터(600)는, 1프레임 중, 상기 스캔펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 스위칭소자를 턴오프시킬 수 있는 턴오프 신호를 공급한다.

이하의 설명에서는, 상기 스캔펄스와 상기 턴오프 신호를 총칭하여 상기 스캔신호라 한다. 즉, 상기 스캔신호는, 상기 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프 신호를 포함한다.

또한, 상기 쉬프트 레지스터(600)는, 상기 픽셀 회로로 발광 신호(EM)를 출력하기 위한 복수의 발광 스테이지들을 포함할 수 있다.

상기 쉬프트 레지스터의 구성 및 동작 방법은, 이하에서, 도 6 내지 도 10을 참조하여 설명된다.

도 6은 본 발명에 따른 표시장치에 적용되는 내장형 게이트 드라이버에 형성되어 있는 스캔 스테이지의 구성을 나타낸 예시도이고, 도 7은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러에서 게이트 드라이버의 초기 구동 시 출력되는 신호들의 파형을 나타낸 일실시예 타이밍도이며, 도 8은 본 발명에 따른 표시장치에 적용되는 타이밍 컨트롤러에서 게이트 드라이버가 오프되기 전에 출력되는 신호들의 파형을 나타낸 일실시예 타이밍도이다. 이하에서는, 네 개의 클럭들(제1클럭 내지 제4클럭)이 입력되는 쉬프트 레지스터를 일예로 하여 본 발명이 설명된다.

본 발명에 따른 표시장치에 적용되는 상기 내장형 게이트 드라이버(200)는, 상기 쉬프트 레지스터(600)를 포함하고 있으며, 상기 쉬프트 레지스터(600)에는 상기 게이트 라인들(GL1 to GLg)에 대응되는 스캔 스테이지들이 형성되어 있다. 즉, 상기 스캔 스테이지들은 상기 게이트 라인들로 상기 스캔펄스를 순차적으로 출력하는 기능을 수행한다.

상기 스테이지들 각각은, 도 6에 도시된 바와 같이, Q노드의 논리상태에 따라 턴온 또는 턴오프되며 턴온 시 상기 클럭들 중 어느 하나(GCLK1)를 공급받아 공급받아 스캔펄스를 출력하는 풀다운 트랜지스터(T6), 상기 풀다운 트랜지스터(T6)와 고전위 전압(VGH) 사이에 연결되어 있으며, 상기 풀다운 트랜지스터(T6)가 턴온될 때 턴오프되고, 상기 풀다운 트랜지스터(T6)가 턴오프될 때 턴온되어 상기 턴오프 신호를 출력하는 풀업 트랜지스터(T7), 상기 리셋신호(QRST)를 공급받는 리셋 단자, 상기 스타트 신호(VST)를 공급받는 스타트 단자, 저준위 전압(VGL)을 공급받는 저준위 단자, 고전위 전압(VGH)을 공급받는 고전위 단자 및 상기 풀다운 트랜지스터(T6)로 공급되는 상기 클럭(GCLK1)이 출력된 이후에 출력되는 또 다른 출력(GCLK4)을 공급받는 클럭단자를 포함한다.

첫째, 상기 스캔 스테이지는, 기본적으로, 상기 표시장치 및 상기 게이트 드라이버(200)에 전원이 공급되어 초기 구동될 때, 도 7에 도시된 바와 같이, 제1프레임에서 상기 제4클럭과 함께 입력되는 상기 리셋신호(QRST)의 펄스에 의해 리셋된다.

둘째, 상기 타이밍 컨트롤러(400)는, 상기 제1프레임에서 상기 제4클럭의 펄스, 상기 제1클럭의 펄스 내지 제3클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호(QRST)의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급한다.

예를 들어, 상기 타이밍 컨트롤러(400)가, 상기 제1클럭, 제2클럭, 제3클럭 및 제4클럭을 반복적으로 출력한다고 할 때, 상기 타이밍 컨트롤러는, 도 7에 도시된 바와 같이, 상기 제4클럭이 출력되기 전부터 상기 리셋신호(QRST)의 펄스를 출력하여, 상기 제4클럭의 펄스, 상기 제1클럭의 펄스, 상기 제2클럭의 펄스 및 상기 제3클럭의 펄스가 출력될 때까지, 상기 리셋신호(QRST)의 펄스를 지속적으로 상기 스캔 스테이지로 공급한다. 도 6에는, P타입 트랜지스터로 형성되어 있는 스캔 스테이지가 도시되어 있기 때문에, 도 7에 도시되어 있는 신호들의 펄스는 로우레벨을 가지고 있다. 따라서, 상기 스캔 스테이지를 형성하는 트랜지스터가 N타입으로 형성되어 있는 경우에는, 도 7에 도시되어 있는 신호들의 펄스는 하이레벨을 가지게 된다.

상기 리셋신호(QRST)의 펄스가 로우레벨을 가지고 있는 동안, 상기 제4클럭(CLK4) 내지 상기 제3클럭(CLK3)들의 펄스들이 순차적으로 상기 스테이지에 공급됨에 따라, 상기 스테이지에서는 구동 불량이 발생되지 않는다.

예를 들어, 종래의 표시장치에서는, 상기 쉬프트 레지스터가 초기 구동되는 경우, 상기 스테이지의 Q노드가 고전위 전압(VGH)에 의해 초기화되더라도, 상기 Q노드, 제bv트랜지스터(Tbv), 제2트랜지스터(T2) 및 제1트랜지스터(T1)를 통해 리키지(Leakage)가 발생될 수 있으며, 상기 Q노드와 상기 제1클럭(CLK1)이 입력되는 노드 사이의 캐패시턴스를 통한 커플링으로 인해, 상기 Q노드가 변동될 가능성이 매우 크다. 이 경우, 상기 스테이지로부터 출력되는 신호의 신뢰성이 감소되며, 상기 스테이지가 장기 구동되면 상기 Q노드의 변동성이 점점더 커지게 된다. 상기 변동에 의해, 초기 멀티 출력(Multi Output) 및 고준위 전압과(VGH)과 저준위 전압(VGL) 간의 쇼트가 발생될 수 있다.

이를 방지하기 위해, 본 발명에 적용되는 상기 타이밍 컨트롤러(400)는, 상기 Q노드가 플로팅되는 구간이 없도록 상기 스테이지들을 제어하고 있다. 즉, 상기 타이밍 컨트롤러(400)는, 상기 Q노드가 플로팅(Floating) 되는 구간이 없도록 하기 위해, 상기 Q노드가 리셋되는 구간에서, 상기 제1클럭 내지 상기 제4클럭의 펄스들과, 최소한 한 번씩은 오버랩 되는, 상기 리셋신호(QRST)의 펄스를 상기 스테이지들로 출력하고 있다. 즉, 도 7에 도시된 바와 같이, 로우레벨을 갖는 상기 리셋신호(QRST)의 펄스는, 상기 제1클럭 내지 상기 제4클럭의 펄스들과, 최소한 한 번씩은 오버랩되고 있다.

이 경우, 상기 타이밍 컨트롤러(400)는, 상기 리셋신호(QRST)의 펄스가 출력된 이후에도, 상기 제1프레임 동안, 상기 제1클럭 내지 상기 제4클럭을 순차적으로 계속 상기 스캔 스테이지들 각각으로 공급한다. 또한, 상기 타이밍 컨트롤러(400)는, 상기 제1프레임 동안, 상기 스타트 신호(VST)를 오프 상태로 유지시키고 있다. 즉, 상기 스타트 신호(VST)는, 도 7에 도시된 바와 같이, 상기 제1프레임이 끝나고, 제2프레임이 시작되는 시점에서 최초로 상기 스테이지로 공급된다.

셋째, 상기 타이밍 컨트롤러(400)는, 상기 내장형 게이트 드라이버(200)가 오프되기 전에, 상기 제1클럭의 펄스 내지 상기 제n클럭의 펄스와 오버랩되지 않는, 상기 리셋신호의 펄스를, 상기 스캔 스테이지들 각각으로 공급한다.

예를 들어, 상기 타이밍 컨트롤러(400)는, 도 8에 도시된 바와 같이, 상기 외부 시스템 및 상기 내장형 게이트 드라이버(200)가 오프되기 전에, 상기 리셋신호의 펄스를, 상기 스캔 스테이지들 각각으로 공급한다. 특히, 상기 타이밍 컨트롤러(400)는, 상기 제1클럭(CLK1)의 펄스 내지 상기 제4클럭(CKL4)의 펄스가 모두 출력된 이후에, 상기 리셋신호의 펄스를 출력한다. 이 경우, 상기 리셋신호는, 상기 제1클럭(CLK1)의 펄스 내지 상기 제4클럭(CLK4)의 펄스들의 폭보다 크거나 같은 펄스폭을 가지고 있다.

상기 리셋신호의 펄스의 출력이 중단된 이후에, 상기 게이트 드라이버(200) 및 상기 외부 시스템이 완전히 턴오프된다.

상기 설명에서는, 상기 쉬프트 레지스터드를 구성하는 모든 스테이지들에서, 상기한 바와 같은 동작이 수행되는 것으로 설명되었으나, 상기한 바와 같은 동작은, 상기 타이밍 컨트롤러(400)로부터, 스타트 신호(VST)를 공급받아 구동되는 제1스테이지에서만 수행될 수도 있다.

도 9는 본 발명에 따른 표시장치에 적용되는 내장형 게이트 드라이버에 형성되어 있는 발광 스테이지의 구성을 나타낸 예시도이며, 도 10은 본 발명에 따른 표시장치에 대한 시뮬레이션 결과를 나타낸 예시도이다.

본 발명에 따른 표시장치에 적용되는 상기 내장형 게이트 드라이버(200)는, 상기 쉬프트 레지스터(600)를 포함하고 있으며, 상기 쉬프트 레지스터(600)에는 상기 게이트 라인들(GL1 to GLg)에 대응되는 스캔 스테이지들뿐만 아니라, 상기 픽셀 회로로 상기 발광 신호(EM)를 공급하기 위한 복수의 발광 스테이지들도 포함될 수 있다.

상기 발광 스테이지들 각각은, 도 9에 도시된 바와 같이, 상기 발광 신호를 상기 패널(100)에 형성되어 있는 상기 픽셀 회로들로 출력하기 위한 출력부 및 상기 스타트 신호와 상기 리셋신호와 상기 클럭 등을 공급받아 상기 발광 신호의 생성에 필요한 신호들을 생성하여 상기 출력부로 전송하는 입력부를 포함한다.

상기 입력부는, 도 6에 도시된 바와 같은 상기 스캔 스테이지와 동일한 형태로 형성될 수 있다. 또는, 상기 입력부는 상기 스캔 스테이지의 출력을 그대로 이용할 수도 있다. 예를 들어, 상기 스캔 스테이지는 상기 게이트 라인으로 상기 스캔펄스를 출력하며, 상기 스캔펄스는 상기 발광 스테이지의 상기 출력부로 공급될 수 있다.

즉, 상기 스캔 스테이지의 상기 풀다운 트랜지스터(T6)와 상기 풀업 트랜지스터(T7)의 사이에 형성되는 출력단자는 상기 게이트 라인과 연결되어 있는 한편, 상기 입력부의 입력단자로 연결될 수도 있다.

그러나, 상기 발광 스테이지의 상기 입력부는 상기 스캔 스테이지와는 독립적으로 상기 쉬프트 레지스터(600)에 형성될 수도 있다.

상기 발광 스테이지의 상기 입력부는, 상기 스캔 스테이지와 동일한 구조로 형성되어 있기 때문에, 상기에서 설명된 구동 방법이 동일하게 적용될 수 있다.

즉, 상기 타이밍 컨트롤러(400)는, 도 7에 도시된 바와 같이, 상기 내장형 게이트 드라이버(200)의 초기 구동 시, 상기 제1프레임에서 상기 제4클럭의 펄스, 상기 제1클럭의 펄스 내지 제3클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 발광 스테이지들 각각의 상기 입력부로 공급할 수 있다.

또한, 상기 타이밍 컨트롤러(400)는, 도 8에 도시된 바와 같이, 상기 내장형 게이트 드라이버(200)가 오프되기 전에, 상기 제1클럭의 펄스 내지 상기 제4클럭의 펄스와 오버랩되지 않는, 상기 리셋신호의 펄스를, 상기 스캔 스테이지들 각각으로 공급할 수 있다.

특히, 상기 발광 스테이지들 중에서, 상기 발광 신호가 출력되는 상기 출력부에는, 도 9에 도시된 바와 같이, 상기 리셋신호(QRST)에 의해 턴온되는 발광 리셋 트랜지스터(Reset TFT)가 형성되어 있다.

예를 들어, 상기 발광 리셋 트랜지스터(Reset TFT)는 저전위 전압(VSS)을 공급하는 저전위 단자와 상기 발광 신호(EM)를 출력하는 발광 풀다운 트랜지스터(T11) 사이에 연결되어 있으며, 상기 발광 리셋 트랜지스터(Reset TFT)의 게이트 단자로는 상기 리셋신호(QRST)가 입력된다.

상기한 바와 같은 본 발명에 의하면, 상기 외부 시스템 및 상기 게이트 드라이버(200)의 파워 오프시, 상기 출력부의 Q노드를 하이로 초기화시켜줌으로써, 상기 외부 시스템 및 상기 게이트 드라이버(200)가 다시 파워 온되더라도, 잔여 충전전하에 의한 오동작이 방지될 수 있다.

즉, 종래의 표시장치의 파워 온 동작에서는, 반드시 고전위 전압(VGH)과 저전위 전압(VGL)이 생성된 후에 클럭이 출력되면서 초기화가 진행된다. 그러나, 온/오프 동작이 반복될 경우, 이전 파워 온 시, Q노드에 저장되어 있는 충전 전하에 의해, 초기 고전위 전압(VGH) 및 저전위 전압(VGL) 생성 시 상기 고전위 전압(VGH)과 상기 저전위 전압(VGL) 사이에 쇼트가 발생될 수 있다.

그러나, 도 9에 도시된 바와 같이, 상기 발광 스테이지의 출력부에 형성되어 있는 상기 발광 리셋 트랜지스터(Reset TFT)를 이용하여, 상기 외부 시스템 및 상기 게이트 드라이버의 오프 시, 상기 출력부의 Q노드가 오프되면, 상기 외부 시스템 및 상기 게이트 드라이버(200)가 다시 파워 온되는 경우, 안정적으로 파워 온 동작이 진행될 수 있다.

상기한 바와 같은 본 발명을 간단히 정리하면 다음과 같다.

종래의 쉬프트 레지스터는, 초기 동작 시 정해지지 않은 노드(Node) 및 잔여 충전(Charge)으로 인해서, 쉬프트 레지스터의 출력단 TFT의 게이트 노드가, 출력단 TFT를 턴온시킬 수 있도록 되어 있다. 상기 출력단 TFT가 초기 턴 온될 경우, 쉬프트 레지스터의 초기 동작 시 오류가 발생하여, 고전위 전압(VGH) 및 저전위 전압(VGL) 간에 충돌이 발생될 수 있으며, 이로 인해, 패널의 구동 불량이 발생될 수 있다.

본 발명은, 쉬프트 레지스터의 초기 구동시, Q노드 및 QB노드를 초기화하는 방법과, 쉬프트 레지스터의 파워 오프시, Q노드 및 QB노드를 안정 상태로 오프시켜, 패널이 다시 파워 온될 경우, 초기에 발생되는 구동불량을 방지할 수 있는 방법으로 구성된다.

첫째, 쉬프트 레지스터의 초기 구동 시, Q노드를 초기화하는 방법으로는, Q노드를 초기화할 때, 리셋신호가 클럭들과 오버랩되도록 하는 방법이 적용될 수 있다.

둘째, 본 발명에서는, 파워 오프시, Q노드를 초기화시켜, 패널이 빠르게 다시 파워 온되더라도, 전원 충돌이 발생되지 않도록 하는 방법이 적용될 수 있다.

상기한 바와 같은 본 발명에 의하면, 상기 게이트 드라이버의 초기 Power On 동작 시, 상기 스테이지들 각각의 상기 Q노드 및 상기 QB노드의 불안정한 상태가 제거될 수 있으며, 상기 Q노드 및 상기 QB노드가 특정한 상태로 설정될 수 있다. 따라서, 상기 쉬프트 레지스터가 턴 온된 이후의 구동 중에 발생하는 구동불량이 방지될 수 있다.

본 발명에 의한 효과는 도 10에 도시된 시뮬레이션 결과를 통해 확인될 수 있다. 즉, 도 10에 도시된 시뮬레이션에 의하면, 본 발명에 적용되는 상기 스테이지로부터 정상적인 신호(스캔펄스 또는 발광 신호와 같은 구동회로 출력)가 출력되고 있음을 알 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
600 : 쉬프트 레지스터

Claims

게이트 라인들과 데이터 라인들의 교차 영역마다 픽셀이 형성되어 있는 패널;
상기 패널의 비표시영역에 내장되어 있으며, 스캔펄스를 출력하는 복수의 스캔 스테이지들을 포함하는 쉬프트 레지스터로 구성된 내장형 게이트 드라이버; 및
제1클럭 내지 제n클럭과, 리셋신호와, 스타트 신호를 생성하며, 상기 내장형 게이트 드라이버의 초기 구동 시, 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 스캔 스테이지들 각각으로 공급하는 타이밍 컨트롤러를 포함하고,
상기 쉬프트 레지스터에는, 상기 패널로 발광 신호를 출력하기 위한 복수의 발광 스테이지들이 형성되어 있으며,
상기 발광 스테이지들 각각에서 상기 발광 신호가 출력되는 출력부에는, 상기 리셋신호에 의해 턴온되는 발광 리셋 트랜지스터가 형성되어 있는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 스캔 스테이지들 각각은,
초기 구동시, 제1프레임에서 상기 제n클럭과 함께 입력되는 상기 리셋신호의 펄스에 의해 리셋되는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 타이밍 컨트롤러는,
상기 리셋신호의 펄스가 출력된 이후에도, 상기 제1프레임 동안, 상기 제1클럭 내지 상기 제n클럭을 순차적으로 계속 상기 스캔 스테이지들 각각으로 공급하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 타이밍 컨트롤러는,
상기 제1프레임 동안, 상기 스타트 신호를 오프 상태로 유지시키는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 타이밍 컨트롤러는,
상기 내장형 게이트 드라이버가 오프되기 전에, 상기 제1클럭의 펄스 내지 상기 제n클럭의 펄스와 오버랩되지 않는, 상기 리셋신호의 펄스를, 상기 스캔 스테이지들 각각으로 공급하는 것을 특징으로 하는 표시장치.
삭제
제 1 항에 있어서,
상기 출력부는, 상기 스캔 스테이지와 동일한 형태로 형성되어 있는 입력부의 출력단자에 연결되어 있는 것을 특징으로 하는 표시장치.
제 7 항에 있어서,
상기 타이밍 컨트롤러는,
상기 내장형 게이트 드라이버의 초기 구동 시, 상기 제1프레임에서 상기 제n클럭의 펄스, 상기 제1클럭의 펄스 내지 제n-1클럭의 펄스가 한 번씩 출력되는 동안, 상기 리셋신호의 펄스를 지속적으로 상기 발광 스테이지들 각각의 상기 입력부로 공급하는 것을 특징으로 하는 표시장치.
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