JP2011123963A - シフトレジスタ回路 - Google Patents
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Abstract
【解決手段】シフトレジスタ回路は、クロック端子CKと出力端子OUTとの間に接続したトランジスタQ1、前段の出力信号Gk-1の活性化に応じてトランジスタQ1の制御電極(ノードN1)を充電するトランジスタQ3、ノードN1を放電するトランジスタQ5、トランジスタQ5の制御電極(ノードN2)を出力端とするインバータ、および、電源の遮断時にインバータの入力端(ノードN3)を放電し電源の投入後はオフするトランジスタQ8を備える。インバータの負荷素子であるトランジスタQ6は、電源の投入時にノードN2を充電する。
【選択図】図3
Description
図1は、本発明の実施の形態1に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置100の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス(EL)、有機EL、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置(画像センサ)などの電気光学装置に広く適用可能である。
図5は、実施の形態1の第1の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタSRkは、図3の回路に対し、プルダウン駆動回路部21としてトランジスタQ6,Q71,Q72,Q11から構成されるシュミットトリガ型インバータを用いたものである。
図6は、実施の形態1の第2の変更例に係る単位シフトレジスタの回路図である。当該
単位シフトレジスタSRkは、図3の回路に対し、トランジスタQ8のバックゲートをゲート(ノードN3)に接続させたものである。
図7は実施の形態1の第3の変更例に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図3の回路と同様に出力回路部20、プルダウン駆動回路部21、プルアップ駆動回路部22および初期リセット回路部23から構成されているが、出力回路部20以外の構成が図3とは異なっている。
本変更例では、実施の形態1の初期リセット回路部23を、本発明者による特開2007−257813号公報に開示された単位シフトレジスタSRに適用する。
図11は、本発明の実施の形態2に係る単位シフトレジスタSRの構成を示す回路図である。当該単位シフトレジスタは、本発明者による特開2008−130139号公報に開示された単位シフトレジスタと同様に、出力プルダウントランジスタを2つ有するものであり、その両者を交互に動作/休止させることによって、出力プルダウントランジスタのしきい値電圧のシフトを低減できるように構成されている。
図14は、実施の形態2の第1の変更例に係る単位シフトレジスタSR(図11)における初期リセット動作を説明するための信号波形図である。本変更例では、ゲート線駆動回路30への電源投入後、クロック信号CLK,/CLKの動作が開始される前の一定期間(時刻t1〜t2)、第1および第2制御信号VFR,/VFRの両方をHレベルにする。
図15は、実施の形態2の第2の変更例に係る単位シフトレジスタSRの回路図である。本変更例では、図11の回路に対し、トランジスタQ8A,Q8Bの互いのゲートに接続する主電極をソースに変更したものである。またトランジスタQ8A,Q8Bのオン抵抗(インピーダンス)は、トランジスタQ6A,Q6Bのオン抵抗よりも比べ充分に低く、且つ、トランジスタQ7A,Q7Bのオン抵抗よりも低く設定される。
Claims (12)
- 入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて前記第1トランジスタの制御電極が接続する第1ノードを充電する第2トランジスタと、
前記第1ノードを放電する第3トランジスタと、
活性レベルの電源が供給され、前記第3トランジスタの制御電極が接続する第2ノードを出力端とするインバータと、
前記電源の非活性時に前記インバータの入力端が接続する第3ノードを放電し、前記電源の活性時にはオフする第1の一方向性素子とを備え、
前記インバータは、
前記電源の活性時に前記第2ノードを充電する負荷素子を含む
ことを特徴とするシフトレジスタ回路。 - 請求項1記載のシフトレジスタ回路であって、
前記入力信号の活性化に応じて、前記第3ノードを充電する第4トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項1または請求項2記載のシフトレジスタ回路であって、
前記第1ノードと前記第3ノードとの間に接続され、前記第1ノードから前記第3ノードへの放電を阻止する第2の一方向性素子をさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項1から請求項3のいずれか記載のシフトレジスタ回路であって、
前記第1の一方向性素子は、
前記第3ノードと前記電源との間に接続され、
前記インバータの前記負荷素子は、
前記第2ノードと前記電源との間に接続されている
ことを特徴とするシフトレジスタ回路。 - 請求項1または請求項2記載のシフトレジスタ回路であって、
前記入力信号の活性化に応じて、前記第2トランジスタの制御電極が接続する第4ノードを、前記入力信号の振幅よりも大きな電圧に昇圧する昇圧手段をさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項5記載のシフトレジスタ回路であって、
前記第2トランジスタは、前記入力端子と前記第1ノードとの間に接続しており、
前記昇圧手段は、
前記入力信号の活性化に先んじて前記第4ノードを充電し、前記入力信号の非活性化に先んじて前記第4ノードを放電する充放電回路を含み、
前記第4ノードの昇圧は、前記第2トランジスタの寄生容量により行われる
ことを特徴とするシフトレジスタ回路。 - 請求項5記載のシフトレジスタ回路であって、
前記昇圧手段は、
前記入力信号の活性化に先んじて前記第4ノードを充電する充電回路と、
前記入力端子と前記第2トランジスタの制御電極との間に接続する容量素子とを含む
ことを特徴とするシフトレジスタ回路。 - 請求項1から請求項7のいずれか記載のシフトレジスタ回路であって、
前記インバータは、シュミットトリガ型インバータである
ことを特徴とするシフトレジスタ回路。 - 請求項1から請求項7のいずれか記載のシフトレジスタ回路であって、
前記第1の一方向性素子は、
前記第3ノードと前記電源との間に接続し、ゲートおよびバックゲートが前記3ノードに接続された第5トランジスタである
ことを特徴とするシフトレジスタ回路。 - 入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
各々が前記出力端子を放電する第2および第3トランジスタと、
第1制御信号の活性時には前記第2トランジスタを駆動し、第2制御信号の活性時には前記第3トランジスタを駆動する駆動回路とを備え、
前記第1、第2および第3トランジスタの各制御電極が接続するノードをそれぞれ第1、第2および第3ノードとし、
前記第2ノードに接続する制御電極を有し、前記第1ノードを放電する第4トランジスタと、
前記第3ノードに接続する制御電極を有し、前記第1ノードを放電する第5トランジスタとを備え、
電源の投入後、前記クロック信号が動作を開始する前に、前記第1および第2制御信号の少なくとも片方が所定時間だけ活性化される
ことを特徴とするシフトレジスタ回路。 - 請求項10記載のシフトレジスタ回路であって、
前記駆動回路は、
第1制御信号を電源とし、前記第1ノードを入力端、前記第2ノードを出力端とする第1インバータと、
第2制御信号を電源とし、前記第1ノードを入力端、前記第3ノードを出力端とする第2インバータとを含む
ことを特徴とするシフトレジスタ回路。 - 前記所定時間が、前記クロック信号の1パルス幅以上である
請求項10または請求項11に記載のシフトレジスタ回路。
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