JP5665299B2 - シフトレジスタ回路 - Google Patents

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Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。
特開２００４−７８１７２号公報
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
特許文献１の図７に従来の単位シフトレジスタの構成が示されている。同図に示されているように、従来の単位シフトレジスタは、出力端子（ＧＯＵＴ［Ｎ］）とクロック端子（ＣＫＶ）との間に接続する第１トランジスタ（Ｍ１）と、出力端子と第１電源端子（ＶＯＦＦ）との間に接続する第２トランジスタ（Ｍ２）とを備えている。単位シフトレジスタの出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。
特に、ゲート線駆動回路はその出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、それを構成する個々の単位シフトレジスタにおいて、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。そのため、第１トランジスタがオンになる間は、そのゲート・ソース間電圧が高い状態で維持されることが望ましい。
第１トランジスタのゲートが接続する第１ノード（Ｎ１）には、当該第１ノードを充電するための第３トランジスタ（Ｍ３）が接続する。従来の単位シフトレジスタでは、第３トランジスタは第１ノードと第２電源端子（ＶＯＮ）との間に接続し、そのゲートは当該単位シフトレジスタの入力端子（すなわち前段の単位シフトレジスタの出力端子（ＧＯＵＴ［Ｎ−１］））に接続していた。つまり第３トランジスタは前段の単位シフトレジスタの出力信号が活性化されたときにオンし、第２電源端子に接続した電源から第１ノードへ電荷を供給して第１ノードを充電（プリチャージ）する。それによって第１トランジスタがオンになり、その後にクロック信号がハイ（Ｈ）レベルになるとそれが出力端子に伝達され、出力信号が出力される。
特許文献１のシフトレジスタ回路においては、出力端子すなわち第１トランジスタのソースと第１ノードとの間に容量素子（Ｃ）が設けられている。そのため、第１ノードのプリチャージにより第１トランジスタがオンし、その後クロック信号に応じて出力端子がＨレベルになったときには、その容量素子を介した結合によって第１ノードが昇圧され、第１トランジスタのゲート・ソース間電圧は高く維持される。その結果、第１トランジスタは高い駆動能力を有することになる。
但し、第１ノードが昇圧されている間における第１トランジスタのゲート・ソース間電圧は、昇圧前の状態から増大するわけではなく、ほぼ同じに保たれるに過ぎない。つまり、単位シフトレジスタにおける第１トランジスタの駆動能力は、第３トランジスタによるプリチャージの際に与えられるゲート・ソース間電圧により決定される。つまり、第１トランジスタの駆動能力を高くするためには、プリチャージの段階で第１ノードを充分高いレベルに充電することが必要である。
第２電源端子の電位およびクロック信号のＨレベルをＶＤＤ、第３トランジスタのしきい値電圧をＶｔｈとすると、理論上、第１ノードの電位はプリチャージによってＶＤＤ−Ｖｔｈまで上昇する。しかし、クロック信号の周波数が高くなり、入力信号（前段の単位シフトレジスタの出力信号）のパルス幅が狭くなると、第１ノードを最大のプリチャージレベル（ＶＤＤ−Ｖｔｈ）にまで到達させることが困難になる。第１ノードのプリチャージ時には第３トランジスタ（Ｍ３）はソースフォロアモードで動作することがその原因として挙げられる。つまり、第１ノードのレベルが上昇すると第３トランジスタのゲート・ソース間電圧が小さくなるので、第１ノードの充電が進むに従い第３トランジスタの駆動能力が小さくなって、そのレベル上昇の速度が大きく低下するためである。
即ち、従来の単位シフトレジスタではソースフォロアモードで動作する第３トランジスタによって第１トランジスタのゲート（第１ノード）がプリチャージされているため、第１ノードを最大のプリチャージレベルにまで充電するのに比較的長い時間を要していた。そのためクロック信号の周波数が高くなると、第１ノードを充分にプリチャージすることができなくなり、第１トランジスタの駆動能力の低下を招いていた。特に、ゲート線駆動回路では、単位シフトレジスタの出力信号を用いてゲート線を高速に充電して活性化させる必要があり、第１トランジスタに高い駆動能力が必要とされるため問題となる。つまり、クロック信号の周波数を上げてゲート線駆動回路の動作の高速化を図ることが困難であるために、表示装置の高解像度化の妨げとなるという問題が生じる。
本発明は以上のような課題を解決するためになされたものであり、クロック信号の周波数が高くなった場合における駆動能力の低下を抑制可能なシフトレジスタ回路を提供することを目的とする。
本発明に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路とを備えるシフトレジスタ回路であって、前記プルアップ駆動回路が、前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、前記入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードを当該第３トランジスタが非飽和領域で動作するレベルまで昇圧する昇圧手段とを備え、前記第３トランジスタは、前記入力端子と前記第１ノードとの間に接続しており、前記昇圧手段は、前記入力信号の活性化に先んじて前記第３ノードを充電し、前記入力信号の非活性化に先んじて前記第３ノードを放電する充放電回路を含み、前記第３ノードの昇圧は、前記第３トランジスタの寄生容量により行われるものである。
本発明に係るシフトレジスタ回路によれば、本発明に係るシフトレジスタ回路によれば、第３トランジスタが非飽和領域で動作して第１ノードの充電（プリチャージ）を行う。よって、クロック信号の周波数が高くなり入力端子入力される信号のパルス幅が狭くなった場合であっても第１ノードを充分にプリチャージすることができる。即ち、第１トランジスタの駆動能力の低下を防止することができる。また、第３トランジスタが非飽和領域で動作するためそのしきい値電圧分の損失が生じず、従来よりも第１ノードを高いレベルにプリチャージすることができるので、従来よりも第１トランジスタの駆動能力は高くなる。
液晶表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第６の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係る単位シフトレジスタの回路図である。 実施の形態２に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態３に係る単位シフトレジスタの回路図である。 実施の形態３に係る電圧発生回路の回路図である。 実施の形態３の第１の変更例に係る電圧発生回路の構成を示す回路図である。 実施の形態３の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態３の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態４に係る単位シフトレジスタの回路図である。 実施の形態４の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態４の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態５に係る単位シフトレジスタの回路図である。 実施の形態５の変更例に係る単位シフトレジスタの回路図である。 実施の形態６に係る単位シフトレジスタの回路図である。 実施の形態６に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態６の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第６の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第７の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第８の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第９の変更例に係る単位シフトレジスタの回路図である。 実施の形態６の第１０の変更例に係る単位シフトレジスタの回路図である。 実施の形態７に係る単位シフトレジスタの回路図である。 実施の形態７の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態７の第２の変更例に係る単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を示す信号波形図である。 実施の形態６の第１１の変更例に係る単位シフトレジスタの回路図である。 実施の形態８に係る単位シフトレジスタの回路図である。 実施の形態８の変更例に係る単位シフトレジスタの回路図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図３７のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明のゲート線駆動回路は、液晶表示装置への適用に限定されるものではなく、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に広く適用することが可能である。
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
本実施の形態のゲート線駆動回路３０では、最後段の単位シフトレジスタＳＲnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ（以下「ダミー段」）が設けられている。基本的にダミー段ＳＲＤも他の単位シフトレジスタＳＲと同様の構成を有している。
また図２に示すクロック信号発生器３１は、互いに位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ，／ＣＬＫからなる２相クロックをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。このクロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。
各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
図２の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnは偶数段であり、当該単位シフトレジスタＳＲnには、クロック信号／ＣＬＫが供給されている。よって、ダミー段ＳＲＤは奇数段となり、そのクロック端子ＣＫにはクロック信号ＣＬＫが供給される。
第１段目（第１ステージ）である単位シフトレジスタＳＲ1の入力端子ＩＮには、ゲート線駆動回路３０に信号のシフト動作を開始させるためのスタートパルスＳＰが入力される。スタートパルスＳＰは、スタート信号発生器３２で生成される。本実施の形態において、スタートパルスＳＰは画像信号の各フレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。また第２段目以降の各単位シフトレジスタＳＲでは、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。
各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴは、ダミー段ＳＲＤの出力端子ＯＵＴに接続される。なお、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
このように各単位シフトレジスタＳＲの出力端子ＯＵＴから出力される出力信号Ｇは、水平（又は垂直）走査パルスとして、それぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の入力端子ＩＮおよび自己の前段のリセット端子ＲＳＴへと供給される。
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタＳＲへと伝達する。その結果図３７に示すように、各単位シフトレジスタＳＲの出力信号は、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。従って、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
図３は、本発明の実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に、第ｋ段目の単位シフトレジスタＳＲkについて説明する。本実施の形態の単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。
図３の如く、単位シフトレジスタＳＲkは、図２にも示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子Ｓ２および第３電源端子Ｓ３を有している。ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲkは、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されている。出力回路２０は、出力信号Ｇkの活性化および非活性化を行うものであり、ゲート線ＧＬkの選択期間に出力信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に出力信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
通常、１つの半導体集積回路内においては、容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。よって図３の容量素子Ｃ１をトランジスタＱ１のゲート・チャネル間容量で置き換える場合、トランジスタＱ１のゲート幅を相当分だけ広くすればよい。
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう動作する。そのためプルアップ駆動回路２１は、入力端子ＩＮに入力される前段の出力信号Ｇk-1（またはスタートパルスＳＰ）の活性化に応じてノードＮ１（トランジスタＱ１）を充電し、リセット端子ＲＳＴに入力されるリセット信号としての次段の出力信号Ｇk+1（またはダミー段ＳＲＤの出力信号ＧＤＭ）の活性化に応じてノードＮ１を放電する。
プルアップ駆動回路２１において、ノードＮ１と第２電源端子Ｓ２との間には、第２電源端子Ｓ２の電位ＶＤＤ１をノードＮ１に供給することで、ノードＮ１を充電するトランジスタＱ３（第３トランジスタ）が接続する。またノードＮ１と第１電源端子Ｓ１との間には、第１電源端子Ｓ１の電位ＶＳＳをノードＮ１に供給することで、ノードＮ１を放電するトランジスタＱ４，Ｑ５が接続する。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続する。トランジスタＱ５のゲートは後述するプルダウン駆動回路２２の出力端（「ノードＮ２」と定義する）に接続される。
トランジスタＱ３のゲートノードを「ノードＮ３」と定義すると、ノードＮ３と入力端子ＩＮとの間には、ゲートが第２電源端子Ｓ２に接続されたトランジスタＱ８が接続される。詳細は後述するが、ノードＮ３がＬレベルのときトランジスタＱ８はオン状態であるので、ノードＮ３は、前段の出力信号Ｇk-1がＨレベルになるとトランジスタＱ８を通して充電される。つまりトランジスタＱ８は、前段の出力信号Ｇk-1の活性化に応じてノードＮ３を充電する充電回路として機能する。
一方、第２電源端子Ｓ２と第１電源端子Ｓ１との間には、トランジスタＱ９，Ｑ１０が直列に接続されている。トランジスタＱ９，Ｑ１０間の接続ノードを「ノードＮ４」と定義すると、トランジスタＱ９は、第２電源端子Ｓ２とノードＮ４との間に接続し、そのゲートはノードＮ３に接続される。トランジスタＱ１０は、ノードＮ４と第１電源端子Ｓ１との間に接続し、そのゲートはプルダウン駆動回路２２の出力端（ノードＮ２）に接続される。またトランジスタＱ１０は、トランジスタＱ９よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。
これらトランジスタＱ９，Ｑ１０は、ノードＮ２を入力端、ノードＮ４を出力端とするレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ９は負荷素子、トランジスタＱ１０は駆動素子として機能する。
またトランジスタＱ９のゲート・ソース間（ノードＮ３とノードＮ４との間）には容量素子Ｃ２が接続される。この容量素子Ｃ２は、ノードＮ３，Ｎ４間を容量結合しており、上記インバータの出力レベルが上昇するときにノードＮ３を昇圧するよう機能する。
一方、プルダウン駆動回路２２は、トランジスタＱ２（出力プルダウントランジスタ）を駆動する回路であり、その出力端（ノードＮ２）はトランジスタＱ２のゲートに接続される。本実施の形態のプルダウン駆動回路２２は、ノードＮ１のレベル変化に応じてノードＮ２を充放電する。具体的には、ノードＮ１がＨレベルになるとノードＮ２を放電し、ノードＮ１がＬレベルになるとノードＮ２を充電するように動作する。それによりトランジスタＱ２は、ゲート線ＧＬkの選択期間にはオフになり、非選択期間にはオンになる。また、先に述べたように、ノードＮ２にはプルアップ駆動回路２１のトランジスタＱ５，Ｑ１０のゲートも接続されている。
プルダウン駆動回路２２は、第３電源端子Ｓ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ６，Ｑ７から構成されている。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続している。
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルのときにはトランジスタＱ７がオンするのでノードＮ２はＬレベルになり、逆にノードＮ１のＬレベルのときにはトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ちプルダウン駆動回路２２は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
以下、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲおよびダミー段ＳＲＤの動作は実質的にどれも同じであるので、ここでも代表的に第ｋ段目の単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkでは、クロック端子ＣＫにクロック信号ＣＬＫが入力されているものとする（奇数段の単位シフトレジスタＳＲ1，ＳＲ3…がこれに該当する）。
また説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ，／ＣＬＫ、スタートパルスＳＰのＨレベルの電位は全て等しいと仮定し、そのレベルをＶＤＤとする。またＶＤＤはハイ側電源電位ＶＤＤ１，ＶＤＤ２のレベルとも等しいとする（即ち、ＶＤＤ＝ＶＤＤ１＝ＶＤＤ２）。またクロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ，／ＣＬＫは、図３７に示されるように、互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である。
図４は、実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、図４を参照しつつ説明する。
まず単位シフトレジスタＳＲkの初期状態（時刻ｔ1の直前の状態）として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する。この状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なく、出力端子ＯＵＴ（出力信号Ｇk）はＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。よってこの単位シフトレジスタＳＲkに対応するゲート線ＧＬkは非選択状態にある。
また時刻ｔ1の直前では、単位シフトレジスタＳＲkのクロック端子ＣＫ（クロック信号ＣＬＫ）、入力端子ＩＮ（前段の出力信号Ｇk-1）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。よってノードＮ３はトランジスタＱ８を通して放電されてＬレベル（ＶＳＳ）になっている。またトランジスタＱ１０がオンしているためノードＮ４はＬレベル（ＶＳＳ）である。
その状態から、時刻ｔ1でクロック信号／ＣＬＫ（不図示）がＨレベルに変化すると共に、前段の出力信号Ｇk-1（第１段目の単位シフトレジスタＳＲ1の場合にはスタートパルスＳＰ）が活性化されたとする。応じて単位シフトレジスタＳＲkの入力端子ＩＮのレベルが上昇する。ゲートが第２電源端子Ｓ２に接続したトランジスタＱ８はオン状態であるので、前段の出力信号Ｇk-1のレベル上昇に追随してノードＮ３のレベルが上昇する。
前段の出力信号Ｇk-1のレベルが充分に上昇するまでの間は、トランジスタＱ８のゲート・ソース間電圧（第２電源端子Ｓ２とノードＮ３との電位差）が大きく、トランジスタＱ８は非飽和領域で動作しており、トランジスタＱ８のオン抵抗値は充分低い状態にある。そのためノードＮ３のレベルは、前段の出力信号Ｇk-1に殆ど遅れることなく上昇し始める。ところが前段の出力信号Ｇk-1のレベル上昇が進むと、トランジスタＱ８のゲート・ソース間電圧が小さくなり、当該トランジスタＱ８は飽和領域で動作するようになりオン抵抗値が高くなる。よって図４の如く、ノードＮ３のレベル上昇速度は、前段の出力信号Ｇk-1のレベルが上昇するにつれ遅くなる。
ノードＮ３がＨレベルになるとトランジスタＱ３がオンになる。このときノードＮ２はＨレベルであるのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（ゲート幅が広く）設定されているため、ノードＮ１のレベルが上昇をはじめる。そしてノードＮ１のレベルがトランジスタＱ７のしきい値電圧（Ｖｔｈ）を越えると、トランジスタＱ７がオンになり、ノードＮ２のレベルが低下し始める。
このとき、ノードＮ２のレベルが下がるに従いトランジスタＱ５のオン抵抗値が上昇するので、ノードＮ１のレベル上昇速度は加速される。するとトランジスタＱ７のオン抵抗が低くなるので、ノードＮ２のレベル低下速度が加速される。このループにより、ノードＮ１のレベル上昇速度およびノードＮ２のレベル低下速度はさらに加速される。
そしてノードＮ２のレベルが低下してＬレベルになると、トランジスタＱ１０がオフになる。この時点ではノードＮ３はＨレベルになっているためトランジスタＱ９はオン状態であり、ノードＮ４のレベルが上昇する。即ち、トランジスタＱ９，Ｑ１０から成るインバータの出力端（ノードＮ４）のレベルが、ＬレベルからＨレベルへと変化する（時刻ｔＤ）。
ノードＮ４のレベル上昇は、容量素子Ｃ２を介する結合によりノードＮ３のレベルを上昇させる。ノードＮ３のレベルが高くなるとトランジスタＱ９のオン抵抗が下がるため、ノードＮ４のレベル上昇が加速する。この正帰還ループにより、ノードＮ３，Ｎ４のレベルは急速に上昇する。
このようにノードＮ３が昇圧されると、トランジスタＱ８の電流電極は、ノードＮ３側がドレイン、入力端子ＩＮ側がソースとなる。トランジスタＱ８のゲート電位はＶＤＤ（＝ＶＤＤ１）なので、ゲート・ソース間電圧は０となり、トランジスタＱ８はオフ状態となる。そのためノードＮ３は高インピーダンス状態（フローティング状態）になり、電位ＶＤＤよりも高いレベルにまで昇圧され得る。
ノードＮ４のレベルが上昇する時刻ｔＤ（即ちトランジスタＱ９，Ｑ１０から成るインバータの出力がＬレベルからＨレベルに変化する時刻）は、トランジスタＱ３，Ｑ５のオン抵抗の比、およびノードＮ２の放電時定数等により決まる。本実施の形態ではこの時刻ｔＤが、図４のようにノードＮ３のレベルが充分に上昇した後になるように設定される。そのためノードＮ３は、ノードＮ４のレベル上昇に応じて昇圧された結果、トランジスタＱ３を非飽和領域で動作させるのに充分なだけの高い電位（図４のＶＤＤ＋ΔＶ１）に達する。即ち、ノードＮ３の電圧は前段の出力信号Ｇk-1の振幅（ＶＤＤ）よりも大きくなる。このときＶＤＤ＋ΔＶ１≧ＶＤＤ＋Ｖｔｈ、即ちΔＶ１≧Ｖｔｈとなれば、トランジスタＱ３は非飽和領域で動作する。なお、その条件が満たされなかったとしても、ノードＮ３の電圧が前段の出力信号Ｇk-1の振幅（ＶＤＤ）より大きくなれば、トランジスタＱ３の駆動能力は少なくとも従来の単位シフトレジスタ（特許文献１の図７）の場合よりも大きくなる。
よってノードＮ１はトランジスタＱ３を通して高速に充電（プリチャージ）され、第２電源端子Ｓ２と同じ電位ＶＤＤまで上昇してＨレベルになる。同様にトランジスタＱ９も非飽和領域で動作するため、ノードＮ４の電位もＶＤＤに達する。
このように、トランジスタＱ９，Ｑ１０から成るインバータ、および容量素子Ｃ２は、トランジスタＱ８（充電回路）がノードＮ３の充電を開始してから一定時間（≒ｔＤ−ｔ1）だけ遅れて当該ノードＮ３を昇圧する昇圧回路として機能する。
このようにして単位シフトレジスタＳＲkはノードＮ１がＨレベル、ノードＮ２がＬレベルになり、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる（以下、この状態を「セット状態」と称す）。但しこの時点では、クロック信号ＣＬＫはＬレベルなので、出力端子ＯＵＴから出力される出力信号ＧkはＬレベルのままである。
従来の単位シフトレジスタ（特許文献１の図７）では、トランジスタＱ３に相当するトランジスタが、ソースフォロアモードで動作するため、出力プルアップトランジスタ（トランジスタＱ１に相当）のゲートを、ＶＤＤ−Ｖｔｈ以上には充電（プリチャージ）できず、また充電が進むほどその速度が低下する。それに対し、図３の単位シフトレジスタＳＲkでは、トランジスタＱ３が非飽和領域で動作してノードＮ１をプリチャージするため、ノードＮ１をＶＤＤのレベルまで上昇させることができ、且つその速度は速い。
ここでノードＮ１のプリチャージ時におけるトランジスタＱ８の動作に注目する。トランジスタＱ８は、前段の出力信号Ｇk-1のレベルが立ち上がる段階（時刻ｔ1〜時刻ｔＤ）では、前段の出力信号Ｇk-1をノードＮ３に伝達してノードＮ３を充電する抵抗素子として働く。しかしその後にノードＮ３が容量素子Ｃ２によって昇圧される段階（時刻ｔＤ〜時刻ｔ2）では、ノードＮ３から入力端子ＩＮへの電荷の流出を阻止する遮断素子として働く。また後述するように、トランジスタＱ８は、前段の出力信号Ｇk-1が立ち下がる段階（時刻ｔ2）では、ノードＮ３の電荷を入力端子ＩＮへと放電する抵抗素子として働く。
ここではトランジスタＱ８のゲートに供給される電位ＶＤＤ１は、前段の出力信号Ｇk-1のＨレベルの電位と同じＶＤＤとして説明したが、トランジスタＱ８がこのように動作することができる電位であればよい。例えば、電位ＶＤＤ１が高いほど、トランジスタＱ８はノードＮ３を高速に充電できるので、時刻ｔＤまでにノードＮ３を充分高いレベルにでき、昇圧後のノードＮ３のレベル（図４のＶＤＤ＋ΔＶ１）をより高くできる。しかし電位ＶＤＤ１が、ＶＤＤ＋Ｖｔｈを超えるとノードＮ３の昇圧段階にトランジスタＱ８がオフにならない（遮断素子として機能しない）。つまり電位ＶＤＤ１（トランジスタＱ８のゲート電位）はＶＤＤ＋Ｖｔｈを超えてはならないが、それに近い値が好ましい。
時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、前段の出力信号Ｇk-1はＬレベルに変化する。すると単位シフトレジスタＳＲkのノードＮ３はトランジスタＱ８を通して放電されてＬレベルになる。応じてトランジスタＱ３，Ｑ９はオフになる。
このようにノードＮ３がＨレベル（ＶＤＤ＋ΔＶ１）からＬレベル（ＶＳＳ）に変化するとき、容量素子Ｃ２を介した結合のため、ノードＮ４のレベルも下がろうとする。ノードＮ３のレベルが下がる過程でトランジスタＱ９がオフになると、このときトランジスタＱ１０もオフであるのでノードＮ４はフローティング状態になる。よってノードＮ４のレベルは、ＶＳＳよりもさらに下がり負電圧になる。但し、トランジスタＱ９，Ｑ１０のゲート電位はＶＳＳとなっており、ノードＮ４が−Ｖｔｈよりも下がるとそれらがオンになるため、ノードＮ４のレベルは−Ｖｔｈにクランプされる。
またノードＮ３が立ち下がる過程でトランジスタＱ３がオフになったとき、トランジスタＱ３のゲート容量を介した結合のため、ノードＮ１のレベルも若干下がる（図４のΔＶ２）。このノードＮ１のレベル低下は従来の単位シフトレジスタでも生じるものである。トランジスタＱ３のゲート電位がより高い電位（ＶＤＤ＋ΔＶ１）に昇圧されていた分、トランジスタＱ３のゲート電位の変化が大きいので、ΔＶ２は従来の単位シフトレジスタの場合に比べ大きくなるが、ΔＶ２低下した後でもノードＮ１のレベルは従来より高い。
そして時刻ｔ3でクロック信号ＣＬＫが立ち上がると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１を介する結合によりノードＮ１が昇圧され、トランジスタＱ１を非飽和領域で動作させる。よって出力信号Ｇkは、クロック信号ＣＬＫのＨレベルと同じ電位ＶＤＤのＨレベルになる。
ここで、ノードＮ１の寄生容量が十分小さいとすると、ノードＮ１は出力信号Ｇkの振幅と同程度昇圧されるので、昇圧後のノードＮ１のレベルＶａ［Ｎ１］は次の（１）式で表される。
Ｖａ［Ｎ１］＝２・ＶＤＤ−ΔＶ２ …（１）
時刻ｔ4でクロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへと電流が流れ、出力端子ＯＵＴが放電される。その結果、出力信号ＧkはＬレベルになる。このとき容量素子Ｃ１を介する結合により、ノードＮ１は昇圧される前のレベル（ＶＤＤ−ΔＶ２）に戻る。
ここで、出力信号Ｇkは、次段の単位シフトレジスタＳＲk+1の入力端子ＩＮにも入力されているので、上記の時刻ｔ3で出力信号ＧkがＨレベルになったとき、単位シフトレジスタＳＲk+1はセット状態に移行している。
そのため時刻ｔ5で、クロック信号／ＣＬＫのレベルが立ち上がると、次段の出力信号Ｇk+1（不図示）がＨレベルになる。次段の出力信号Ｇk+1は当該単位シフトレジスタＳＲkのリセット端子ＲＳＴに入力されるので、単位シフトレジスタＳＲkでは、トランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベルになる。応じてトランジスタＱ７がオフになるため、ノードＮ２がトランジスタＱ６により充電されてＨレベルになる。つまり単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
またノードＮ２がＨレベルになったことで、トランジスタＱ５およびトランジスタＱ１０がオンになる。このとき、−ＶｔｈとなっていたノードＮ４の電位は、トランジスタＱ１０を通して流れ込む電荷によりＶＳＳに変化する。
その後、次段の出力信号Ｇk+1はＬレベルに戻るが、単位シフトレジスタＳＲkは、次のフレーム期間で前段の出力信号Ｇk-1が活性化されるまでリセット状態に維持される。トランジスタＱ５，Ｑ６，Ｑ７から成るハーフラッチ回路が、ノードＮ１，Ｎ２のレベルを保持するからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
このように単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1（あるいはスタートパルスＳＰ）の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力されるクロック信号の活性化に応じて自己の出力信号Ｇkを活性化させ、その後、次段の出力信号Ｇk+1（あるいはダミー段ＳＲＤの出力信号ＧＤＭ）の活性化に応じてリセット状態に戻り出力信号ＧkをＬレベルに維持する。
よってゲート線駆動回路３０においては、図３７のように、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
以上のように、本実施の形態に係る単位シフトレジスタＳＲにおいては、トランジスタＱ８，Ｑ９および容量素子Ｃ２から成る昇圧手段が、ノードＮ１のプリチャージ時のトランジスタＱ３のゲート（ノードＮ３）を昇圧する。それによりトランジスタＱ３は非飽和領域で動作するので、ノードＮ１のレベル上昇速度は従来よりも高速になる。よって、クロック信号の周波数が高くなり、入力端子ＩＮに入力される信号のパルス幅が狭くなった場合であっても、ノードＮ１を充分にプリチャージすることができる。即ち、トランジスタＱ１の駆動能力の低下を防止することができる。
また、トランジスタＱ３が非飽和領域で動作するため、ノードＮ１のプリチャージ時にしきい値電圧分の損失が生じず、ノードＮ１を従来よりも高いレベル（ＶＤＤ）にプリチャージすることができる。よって従来よりもトランジスタＱ１の駆動能力は高くなる。
［第１の変更例］
図３の単位シフトレジスタＳＲkにおいて、プルダウン駆動回路２２のトランジスタＱ６は、インバータの負荷素子として働く。プルダウン駆動回路２２のインバータの負荷素子は、ゲート線ＧＬkの非選択期間にノードＮ２をＨレベルに保持する働きができるものであればよい。よってトランジスタＱ６に代えて、例えば定電流素子や抵抗素子などの電流駆動素子を用いてもよい。
また図３では、トランジスタＱ６のゲートに一定のハイ側電源電位ＶＤＤ２を供給していたが、それに代えて次段の出力信号Ｇk+1と同相のクロック信号／ＣＬＫを供給してもよい。単位シフトレジスタＳＲkが出力信号Ｇkを活性化させるのに際し、トランジスタＱ７は２水平期間（図４の時刻ｔ1〜時刻ｔ5）オンになる。図３の回路ではその２水平期間、終始トランジスタＱ６，Ｑ７を通して貫通電流が流れるが、トランジスタＱ７のゲートに次段の出力信号Ｇk+1と同相のクロック信号／ＣＬＫを供給した場合にはそのうち半分の期間はトランジスタＱ６がオフになるので、貫通電流を半分にすることができる。あるいは、トランジスタＱ６のゲートとドレインの両方に次段の出力信号Ｇk+1と同相のクロック信号／ＣＬＫを供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第２の変更例］
図５は、実施の形態１の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２にトランジスタＱ１１を設けたものである。トランジスタＱ１１は、入力端子ＩＮに接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続される。またトランジスタＱ１１は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。
図３の回路では、前段の出力信号Ｇk-1が活性化されてトランジスタＱ３がノードＮ１を充電し始めた時点では、トランジスタＱ５はオン状態である。トランジスタＱ５は、ノードＮ１の充電が進んでトランジスタＱ７がオンになり、応じてノードＮ２がＬレベルになったときにオフになる。そのためトランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さいことが必要である。
これに対し、図５の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1が活性化した時点でトランジスタＱ１１がオンになり、ノードＮ２をＬレベルにする。そのためトランジスタＱ５は、トランジスタＱ３がオンになるのとほぼ同時にオフになり、その状態でノードＮ１の充電が行われる。よって、トランジスタＱ３，Ｑ５のオン抵抗値と無関係に、ノードＮ１のプリチャージを行うことが可能になる。ただしトランジスタＱ９，Ｑ１０から成るインバータの出力（ノードＮ４の信号）によりノードＮ３が昇圧されるタイミング（時刻ｔＤ）が、ノードＮ３が充分に高いレベルにまで上昇した後になるように、ノードＮ２の放電時間を考慮する必要がある。
［第３の変更例］
図６は、実施の形態１の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルアップ駆動回路２１のトランジスタＱ５のソースを入力端子ＩＮに接続させたものである。つまり当該トランジスタＱ５のソースには前段の出力信号Ｇk-1が入力される。
図６の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1が活性化したとき、トランジスタＱ５はそのソース電位が高くなるためオフになる。つまり、トランジスタＱ３がオンになるのとほぼ同時にトランジスタＱ５がオフになり、その状態でノードＮ１の充電が行われる。よって、トランジスタＱ３，Ｑ５のオン抵抗値と無関係に、ノードＮ１のプリチャージを行うことができる。このため回路設計が容易になる。またトランジスタＱ３，Ｑ５を通して第２電源端子Ｓ２から第１電源端子Ｓ１へと流れる貫通電流を無くすことができ、消費電力を低減する効果も得られる。
［第４の変更例］
上記の第３の変更例の単位シフトレジスタＳＲk（図６）では、トランジスタＱ３によるノードＮ１の充電開始当初からトランジスタＱ５がオフしているため、図３の場合よりノードＮ１のレベル上昇速度が速くなる。それに応じて、ノードＮ４がＨレベルに変化するタイミング、すなわち図４の時刻ｔＤも早くなる。
上記のとおり、時刻ｔＤはノードＮ３のレベルが充分に高くなった後であることが好ましい。時刻ｔＤが早くなると、ノードＮ３はあまり高くないレベルを起点にして容量素子Ｃ２により昇圧されるため、昇圧後のノードＮ３のレベル（図４のＶＤＤ＋ΔＶ１）が低くなる。そうなるとトランジスタＱ３のオン抵抗が上がり、本発明の効果が低減する。ここでは、その対策のための変更例を提案する。
図７は、実施の形態１の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図６の回路に対し、プルダウン駆動回路２２としてトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ７Ｃから構成されるシュミットトリガ型のインバータを用いたものである。
図７の如く、トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続している（つまりトランジスタＱ６はダイオード接続している）。トランジスタＱ７Ａ，Ｑ７Ｂは、ノードＮ２と第１電源端子Ｓ１との間に直列に接続し、それらのゲートは共にノードＮ１に接続される。トランジスタＱ７Ｃは、第２電源端子Ｓ２とトランジスタＱ７Ａ，Ｑ７Ｂ間の接続ノードとの間に接続し、そのゲートはノードＮ２に接続される。
このシュミットトリガ型インバータでは、トランジスタＱ６が負荷素子として機能し、直列接続したトランジスタＱ７Ａ，Ｑ７Ｂが駆動素子として機能する。そしてトランジスタＱ７Ｃが、当該インバータの出力信号（ノードＮ２の信号）に応じてトランジスタＱ７Ａ，Ｑ７Ｂ間の接続ノードへ帰還電流を流す電流駆動素子として機能する。
シュミットトリガ型インバータは、通常のレシオ型インバータ（図６のプルダウン駆動回路２２）よりもしきい値電圧が高いので、このプルダウン駆動回路２２によれば、ノードＮ１のレベル上昇に応じてノードＮ２のレベルが下がるタイミングが遅れる。その分、トランジスタＱ１０のオフするのも遅れるため、図６の場合よりもノードＮ４のレベルが上昇するタイミング（時刻ｔＤ）が遅くなる。従って、ノードＮ１のレベル上昇速度が速い場合であっても、ノードＮ３のレベルが充分に高くなるよりも先に、ノードＮ４がＨレベルに変化することを防止できる。
［第５の変更例］
図８は実施の形態１の第５の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２（トランジスタＱ６，Ｑ７から成るインバータ）をトランジスタＱ１のゲート（ノードＮ１）から分離して構成したものである。ここでトランジスタＱ６，Ｑ７から成るインバータの入力端（トランジスタＱ７のゲート）を「ノードＮ５」と定義する。
プルダウン駆動回路２２には、ノードＮ１から分離されたインバータの入力端（ノードＮ５）に適切な信号を供給するための入力回路が設けられる。当該入力回路は、トランジスタＱ１２，Ｑ１３，Ｑ１４から成っている。
トランジスタＱ１２は、入力端子ＩＮに接続したゲートを有し、第２電源端子Ｓ２とノードＮ５との間に接続される。トランジスタＱ１３，Ｑ１４は、共にノードＮ５と第１電源端子Ｓ１との間に接続するが、トランジスタＱ１３のゲートはノードＮ２に接続され、トランジスタＱ１４のゲートはリセット端子ＲＳＴに接続される。トランジスタＱ１２はトランジスタＱ１３よりもオン抵抗が充分小さく設定されている。
ここで図８の単位シフトレジスタＳＲkにおけるプルダウン駆動回路２２の動作を説明する。初期状態として、当該単位シフトレジスタＳＲk並びにその前段および後段の出力信号Ｇk，Ｇk-1，Ｇk+1は何れもＬレベルであり、また単位シフトレジスタＳＲkのノードＮ５はＬレベルであると仮定する。このときトランジスタＱ７はオフ状態であるためノードＮ２はＨレベルであり、トランジスタＱ１３はオン状態である。
その状態から、ゲート線ＧＬk-1の選択期間になって前段の出力信号Ｇk-1がＨレベルになると、トランジスタＱ１２がオンになる。この時点ではトランジスタＱ１３もオンしているが、トランジスタＱ１２はトランジスタＱ１３よりも充分オン抵抗が小さいため、ノードＮ５はＨレベルになる。応じてトランジスタＱ７がオンしてノードＮ２がＬレベルになり、トランジスタＱ１３がオフになる。
前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ１２はオフになるが、トランジスタＱ１３，Ｑ１４もオフであるため、ノードＮ５は高インピーダンス状態（フローティング状態）でＨレベルに維持される。よってトランジスタＱ７はオン状態に維持される。
その後、次段の出力信号Ｇk+1がＨレベルになると、トランジスタＱ１４がオンになってノードＮ５はＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２はトランジスタＱ６を通して充電されてＨレベルになる。応じてトランジスタＱ１３がオンになる。
なお、次段の出力信号Ｇk+1がＬレベルに戻っても、トランジスタＱ１３はオンに維持されるため、ノードＮ５は低インピーダンスでＬレベルに維持される。
このように図８のプルダウン駆動回路２２の入力回路は、インバータの入力端であるノードＮ５を、前段の出力信号Ｇk-1（入力信号）の活性化に応じてＨレベルに変化させ、次段の出力信号Ｇk+1（リセット信号）の活性化に応じてＬレベルに変化させる。よってインバータの出力端であるノードＮ２は、前段の出力信号Ｇk-1の活性化に応じてＬレベルになり、次段の出力信号Ｇk+1の活性化に応じてＨレベルになる。つまりノードＮ２は、図３の回路の場合と同様にレベル変化することとなる。従って、図８の単位シフトレジスタＳＲkは、図３の回路と同じように信号のシフト動作を行うことができる。
本変更例によれば、ノードＮ１とプルダウン駆動回路２２とを電気的に分離しているため、図３の回路よりもノードＮ１の寄生容量が低減される。よって出力信号Ｇkの活性化時に、ノードＮ１はより高速に、より高い電位にまで昇圧されることとなる。従って、出力信号Ｇkの活性化時のトランジスタＱ１のオン抵抗が小さくなり、出力信号Ｇkの立ち上がり速度が高められる。
図９は、図８のプルダウン駆動回路２２に対し、上記の第２の変更例を適用した例である。即ち、ノードＮ２と第１電源端子Ｓ１との間に、ゲートが入力端子ＩＮに接続したトランジスタＱ１１を設けている。
図９の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1が活性化したとき、トランジスタＱ１１がオンになってノードＮ２をＬレベルにする。そのためトランジスタＱ３がオンになるのとほぼ同時にトランジスタＱ１３がオフになり、その状態でノードＮ５の充電が行われる。よって、トランジスタＱ１２，Ｑ１３のオン抵抗値と無関係に、ノードＮ５の充電が可能になる。ただしトランジスタＱ９，Ｑ１０から成るインバータの出力（ノードＮ４の信号）によりノードＮ３が昇圧されるタイミング（時刻ｔＤ）が、ノードＮ３が充分に高いレベルにまで上昇した後になるように、ノードＮ２の放電時間を考慮する必要がある。もちろん、図９ではトランジスタＱ３，Ｑ５のオン抵抗値の比も任意でよい。
図１０は、図８のプルダウン駆動回路２２に対し、上記の第３の変更例の技術を応用した例である。即ち、プルダウン駆動回路２２のトランジスタＱ１３のソースを入力端子ＩＮに接続させている。
図６の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1が活性化したとき、トランジスタＱ１３はそのソース電位が高くなるためオフになる。つまり、トランジスタＱ３がオンになるのとほぼ同時にトランジスタＱ１３がオフになり、その状態でノードＮ５の充電が行われる。よってこの回路でも、トランジスタＱ１２，Ｑ１３のオン抵抗値と無関係にノードＮ５の充電が可能になり、回路設計が容易になる。
［第６の変更例］
ゲート線駆動回路としてシフトレジスタを用いた表示装置において、その解像度を高くする場合には、シフトレジスタの駆動に用いられるクロック信号の周波数を高くしてシフトレジスタの動作速度を速くする必要がある。しかしクロック信号が高周波数になると、そのパルス幅が狭くなりシフトレジスタの動作マージンが減少する。よってその減少を抑えるために、クロック信号のパルス幅は限界まで広く設定される。つまり各クロック信号の活性期間同士の間隔（図３７のΔｔ）が非常に短く設定される。
出力端子ＯＵＴの放電には一定の時間を要するため、各クロック信号の活性期間同士の間隔が非常に短くなると、単位シフトレジスタＳＲkの出力信号Ｇkのレベルが充分に下がる前に、その次段の出力信号Ｇk+1のレベルが上昇し始めることがある。その場合、例えば図３の単位シフトレジスタＳＲkでは、出力端子ＯＵＴが充分に放電される前に、トランジスタＱ４がオンしてノードＮ１のレベルが下がり、トランジスタＱ１の抵抗値が上がる。それにより出力信号Ｇkの立ち下がり速度（出力端子ＯＵＴの放電速度）が低下する問題が生じる。
その対策の一つとしては、トランジスタＱ２のオン抵抗を低く設定し、次段の出力信号Ｇk+1の立ち上がりに応じて出力端子ＯＵＴが速やかに放電されるようにすることが挙げられる。しかしトランジスタＱ２のオン抵抗を下げるには、そのゲート幅を広くする必要があり回路面積の増大を伴う。ここでは、回路面積の増大を抑えつつ上記の問題を解決可能な変更例を示す。
図１１は、実施の形態１の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２の入力端（トランジスタＱ７のゲート）を出力端子ＯＵＴに接続させると共に、ノードＮ２と第１電源端子Ｓ１との間に、ゲートが入力端子ＩＮに接続したトランジスタＱ１１を設けたものである。また当該単位シフトレジスタＳＲkは、セット状態からリセット状態に移行する際、次段の出力信号Ｇk+1を受けることなく、トランジスタＱ５を用いてノードＮ１の放電を行うことができるため（詳細は後述する）、トランジスタＱ４は省略されている。
図１１の単位シフトレジスタＳＲkにおけるプルダウン駆動回路２２の動作を説明する。ここでは、クロック信号ＣＬＫ，／ＣＬＫの活性期間同士の間には、間隔が設けられていないものとする（Δｔ＝０）。即ち、クロック信号ＣＬＫの立ち上がりとクロック信号／ＣＬＫの立ち下がりは同時であり、クロック信号ＣＬＫの立ち下がりとクロック信号／ＣＬＫの立ち上がりは同時であると仮定する。
またプルダウン駆動回路２２の初期状態として、当該単位シフトレジスタＳＲ並びにその前段の出力信号Ｇk，Ｇk-1は何れもＬレベルであると仮定する。このときトランジスタＱ７，Ｑ１１はオフ状態であるためノードＮ２はＨレベルである。なお、この状態ではトランジスタＱ５はオン、トランジスタＱ３はオフであり、ノードＮ１はＬレベルであるので単位シフトレジスタＳＲkはリセット状態である。
その状態から、ゲート線ＧＬk-1の選択期間になり、前段の出力信号Ｇk-1がＨレベルになると、トランジスタＱ１１がオンになる。トランジスタＱ１１はトランジスタＱ６よりもオン抵抗が充分小さく設定されており、ノードＮ２はＬレベルになる。応じてトランジスタＱ２はオフになる。
このときプルアップ駆動回路２１においては、トランジスタＱ５がオフになり、またトランジスタＱ３がオンになるのでノードＮ１が充電（プリチャージ）されてＨレベルになる。そのためトランジスタＱ１はオンになる。即ち、当該単位シフトレジスタＳＲkはセット状態になる。
前段の出力信号Ｇk-1がＬレベルに戻ると共に、クロック信号ＣＬＫがＨレベルに変化すると、それに追随して出力信号ＧkがＨレベルになる。このときトランジスタＱ１１がオフになるが、代わってトランジスタＱ７がオンになる。よってノードＮ２はＬレベルに維持され、トランジスタＱ２はオフに維持される。
その後クロック信号ＣＬＫがＬレベルに戻ると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、出力信号Ｇkのレベルが下がる。出力信号Ｇkのレベルが充分低くなってトランジスタＱ７のしきい値電圧Ｖｔｈを下回ると、トランジスタＱ７がオフになりノードＮ２がＨレベルになる。応じてトランジスタＱ２がオンになる。
このときプルアップ駆動回路２１では、トランジスタＱ５がオンになり、ノードＮ１が放電されてＬレベルになる。応じてトランジスタＱ１がオフになる。即ち、当該単位シフトレジスタＳＲkはリセット状態に戻る。
このように図１１のプルダウン駆動回路２２は、前段の出力信号Ｇk-1の立ち上がり時から、当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち下がり時（次段の出力信号Ｇk+1の立ち上がりとほぼ同時）まで、ノードＮ２をＬレベルにする。つまりノードＮ２は、図３の回路の場合とほぼ同様にレベル変化することとなる。従って、図１１の単位シフトレジスタＳＲkは、図３の回路と同じように信号のシフト動作を行うことができる。
上記の動作から分かるように、図１１の単位シフトレジスタＳＲでは、出力信号Ｇkが立ち下がる際、そのレベルが充分低くなったのに応じてノードＮ２がＨレベルに変化する。またノードＮ１は、ノードＮ２がＨレベルになり、トランジスタＱ５がオンすることで放電される。従って、トランジスタＱ１がオフになるタイミングは必ず出力信号Ｇkのレベルが充分に低くなった後になる。よって、クロック信号ＣＬＫ，／ＣＬＫの活性期間同士の間隔（Δｔ）が短くなっても、出力信号Ｇkの立ち下がり速度が低下することは無い。
またノードＮ１とプルダウン駆動回路２２とが電気的に分離されており、さらにトランジスタＱ４が設けられないため、図３の回路と比較してノードＮ１の寄生容量が低減される。よって第５の変更例（図８）と同様に、出力信号Ｇkの立ち上がり速度が高くなる効果も得られる。
＜実施の形態２＞
図１２は実施の形態２に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ８のゲートとノードＮ２との間に接続するトランジスタＱ１５と（トランジスタＱ８のゲートは第２電源端子Ｓ２から分離されている）、ノードＮ３と入力端子ＩＮとの間に接続するトランジスタＱ１６とを設けたものである。トランジスタＱ１５のゲートは第２電源端子Ｓ２に接続され、トランジスタＱ１６のゲートはノードＮ１に接続される。トランジスタＱ８のゲートが接続するノードを「ノードＮ６」と定義する。
なお図１２の回路では、トランジスタＱ１６のソースには、入力端子ＩＮが接続されているため前段の出力信号Ｇk-1が供給されることとなるが、それと同相のクロック信号／ＣＬＫを代わりに供給してもよい。
図１３は、実施の形態２に係る単位シフトレジスタの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、図１３を参照しつつ説明する。ここでも、単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫが入力されるものとする。
単位シフトレジスタＳＲkの初期状態（時刻ｔ1の直前の状態）として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（リセット状態）。この状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、クロック信号ＣＬＫのレベルに関係なく、出力信号ＧkはＬレベルに保たれる。
また時刻ｔ1の直前では、単位シフトレジスタＳＲkのクロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。この場合、ノードＮ２がＨレベルであるのでノードＮ６はトランジスタＱ１５を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になっている。よってトランジスタＱ８はオン状態であり、ノードＮ３はＬレベル（ＶＳＳ）になっている。またトランジスタＱ１０がオンしているためノードＮ４もＬレベル（ＶＳＳ）である。
その状態から、時刻ｔ1でクロック信号／ＣＬＫ（不図示）がＨレベルに変化すると共に、前段の出力信号Ｇk-1（第１段目の単位シフトレジスタＳＲ1の場合にはスタートパルスＳＰ）が活性化されたとする。するとトランジスタＱ１６は、ソース電位が高くなるためオフ状態になる。またトランジスタＱ８はオン状態であるので、前段の出力信号Ｇk-1のレベル上昇に伴ってノードＮ３のレベルが上昇する。
このように前段の出力信号Ｇk-1とノードＮ３のレベルが上昇すると、オン状態のトランジスタＱ８のゲート・チャネル間容量を介する結合により、ノードＮ６が昇圧される。ノードＮ６はトランジスタＱ８を非飽和領域で動作させるレベルにまで上昇し、そのためノードＮ３のレベルは前段の出力信号Ｇk-1に追随して素早く電位ＶＤＤに達する。
ノードＮ３がＨレベルになるとトランジスタＱ３がオンになる。このときノードＮ２はＨレベルであるのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（ゲート幅が広く）設定されているため、ノードＮ１のレベルが上昇をはじめる。そしてノードＮ１のレベルがトランジスタＱ７のしきい値電圧（Ｖｔｈ）を越えると、トランジスタＱ７がオンになり、ノードＮ２のレベルが低下し始める。
このとき、ノードＮ２のレベルが下がるに従いトランジスタＱ５のオン抵抗値が上昇するため、ノードＮ１のレベル上昇速度は加速される。するとトランジスタＱ７のオン抵抗が低くなるので、ノードＮ２のレベル低下速度が加速される。このループにより、ノードＮ１のレベル上昇速度およびノードＮ２のレベル低下速度はさらに加速される。
またノードＮ２のレベルが低下すると、トランジスタＱ１５を通してノードＮ６からノードＮ２の方向に電流が流れ、ノードＮ６が放電される。ノードＮ６はノードＮ２と同じく電位ＶＳＳのＬレベルになる。よってトランジスタＱ８はオフになる。
ノードＮ２がＬレベルになると、トランジスタＱ９，Ｑ１０から成るインバータの出力端であるノードＮ４のレベルは、ＬレベルからＨレベルへと変化する（時刻ｔＤ）。このときトランジスタＱ８はオフ状態なので、ノードＮ３は高インピーダンス状態（フローティング状態）にである。
よってノードＮ４のレベルが上昇すると、容量素子Ｃ２を介する結合により、ノードＮ３のレベルは電位ＶＤＤからさらに上昇する。それによりトランジスタＱ９のオン抵抗が下がり、ノードＮ４のレベル上昇を加速させる。この正帰還ループにより、ノードＮ３，Ｎ４のレベルは急速に上昇する。
ノードＮ４のレベルが上昇する時刻ｔＤ（即ちトランジスタＱ９，Ｑ１０から成るインバータの出力レベルがＬレベルからＨレベルに変化する時刻）は、図１３のように、ノードＮ３のレベルが充分に上昇した後になるように設定されている（時刻ｔＤは、トランジスタＱ３，Ｑ５のオン抵抗の比、およびノードＮ２の放電時定数等により決まる）。そのためノードＮ３は、ノードＮ４のレベル上昇に応じて昇圧された結果、トランジスタＱ３を非飽和領域で動作させるのに充分な高い電位（ＶＤＤ＋ΔＶ１）に達する。即ち、ノードＮ３の電圧は前段の出力信号Ｇk-1の振幅（ＶＤＤ）よりも大きくなる。このときＶＤＤ＋ΔＶ１≧ＶＤＤ＋Ｖｔｈ、即ちΔＶ１≧Ｖｔｈとなれば、トランジスタＱ３は非飽和領域で動作する。
よってノードＮ１はトランジスタＱ３を通して高速に充電（プリチャージ）され、第２電源端子Ｓ２と同じ電位ＶＤＤまで上昇してＨレベルになる。同様にトランジスタＱ９も非飽和領域で動作するため、ノードＮ４の電位もＶＤＤに達する。
ノードＮ１がＨレベルになると、プルダウン駆動回路２２のトランジスタＱ７がオンになり、ノードＮ２が放電されてＬレベルになる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフの状態（セット状態）となる。但し、この時点ではクロック信号ＣＬＫはＬレベルであるので、出力信号ＧkはＬレベルのままである。
ここでノードＮ１のプリチャージ時におけるトランジスタＱ１５の動作に注目する。ノードＮ１がプリチャージされる前は、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であり、またトランジスタＱ１５のゲート電圧はＶＤＤ（＝ＶＤＤ１）に固定されているので、トランジスタＱ１５はノードＮ２からノードＮ６へと電流を流し、ノードＮ６をＨレベル（ＶＤＤ−Ｖｔｈ）に充電する。
そして前段の出力信号Ｇk-1が立ち上がってトランジスタＱ３によるノードＮ１のプリチャージが開始されたとき、ノードＮ６が昇圧されるので、電位関係によりノードＮ２側がトランジスタＱ１５のソースとなる。よってトランジスタＱ１５は、ゲート（第２電源端子Ｓ２）・ソース（ノードＮ２）間電圧がＶｔｈとなり、オンとオフの境界状態になる。このときトランジスタＱ１５にはノードＮ６からノードＮ２への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードＮ６が昇圧されている短い期間（≒ｔＤ−ｔ1）にノードＮ６から放出される電荷は無視できる程度である。
そしてノードＮ１のプリチャージが進むと、トランジスタＱ７がオンになりノードＮ２のレベルが低下するので、トランジスタＱ１５にはノードＮ６からノードＮ２へと電流が流れ、ノードＮ６は放電されてＬレベル（ＶＳＳ）になる。その後もノードＮ２がＬレベルの間は、トランジスタＱ１５はオン状態でありノードＮ６はＬレベルに維持される。
このようにトランジスタＱ１５は、ノードＮ１のプリチャージ前の段階では、ノードＮ２の電位をノードＮ６に伝達する抵抗素子として働き、ノードＮ１のプリチャージ開始時にノードＮ６が昇圧される段階では、ノードＮ６とノードＮ２との間を遮断する遮断素子として働く。またノードＮ１のプリチャージが進みノードＮ２のレベルが低下する段階およびそれ以降ノードＮ２がＬレベルに維持されている段階では、トランジスタＱ１５はノードＮ６の電荷をノードＮ２に放電する抵抗素子として働く。
時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、前段の出力信号Ｇk-1はＬレベルに変化する。すると単位シフトレジスタＳＲkのノードＮ３はトランジスタＱ１６を通して放電されてＬレベルになる。よってトランジスタＱ３，Ｑ９はオフになる。
このとき容量素子Ｃ２を介した結合のため、ノードＮ３がＨレベル（ＶＤＤ＋ΔＶ１）からＬレベル（ＶＳＳ）に変化するのに応じてノードＮ４のレベルも下がる。ノードＮ３のレベルが下がる過程でトランジスタＱ９がオフになり、トランジスタＱ１０もオフしているのでノードＮ４はフローティング状態になる。そのためノードＮ４のレベルは、ＶＳＳよりもさらに下がり負電圧になる。但し、トランジスタＱ９，Ｑ１０のゲート電位はＶＳＳとなっており、ノードＮ４が−Ｖｔｈよりも下がるとそれらがオンするので、ノードＮ４のレベルは−Ｖｔｈにクランプされる。
またノードＮ３が立ち下がる過程でトランジスタＱ３がオフになったとき、トランジスタＱ３のゲート容量を介した結合のため、ノードＮ１のレベルも若干下がる（図１３のΔＶ２）。このノードＮ１のレベル低下は従来の単位シフトレジスタでも生じるものである。トランジスタＱ３のゲート電位がより高い電位（ＶＤＤ＋ΔＶ１）に昇圧されていた分、トランジスタＱ３のゲート電位の変化が大きいので、ΔＶ２は従来の単位シフトレジスタの場合に比べ大きくなるが、ΔＶ２低下した後でもノードＮ１のレベルは従来より高い。
時刻ｔ3以降の動作は、図３の単位シフトレジスタＳＲkの動作（図４）と同じであるので、説明は省略する。
本実施の形態に係る単位シフトレジスタＳＲkでは、トランジスタＱ８が非飽和領域で動作してノードＮ３を充電するため、ノードＮ３のレベル上昇速度は非常に速い。よって時刻ｔＤよりも先に、ノードＮ３を充分高いレベルにすることが容易になる（言い換えれば、時刻ｔＤを、ノードＮ３が充分高いレベルになった後に設定することが容易になる）。またノードＮ３の充電の際、トランジスタＱ８のしきい値電圧分の損失が生じないため、トランジスタＱ８はノードＮ３を電位ＶＤＤにまで充電可能である。
従って本実施の形態によれば、容量素子Ｃ２による昇圧後のノードＮ３の電位（ＶＤＤ＋ΔＶ１）を、実施の形態１よりも容易に高くできる。その結果、トランジスタＱ３のオン抵抗が低くなり、ノードＮ１の充電（プリチャージ）が高速化され、単位シフトレジスタＳＲkの動作の高速化に寄与できる。
［変更例］
本実施の形態に対しても、実施の形態１で説明した第１〜第６の変更例は適用可能である。
＜実施の形態３＞
図１４は実施の形態３に係る単位シフトレジスタの構成を示す回路図である。同図のように、本実施の形態では、実施の形態１の単位シフトレジスタＳＲ（図３）に対し、トランジスタＱ３のドレインに所定の電位ＶＤＤ４を供給する電圧発生回路３３を接続させている。
この電圧発生回路３３は、ハイ側電源電位ＶＤＤ３が供給される第４電源端子Ｓ４と、電位ＶＤＤ４を出力するための電圧出力端子ＶＴと、所定のクロック信号が入力される少なくとも１つのクロック入力端子を有している（図１４にはクロック入力端子ＣＫＴが代表的に示されている）。本実施の形態では、そのクロック入力端子に入力されるクロック信号として、縦続接続した複数の単位シフトレジスタＳＲ（即ちゲート線駆動回路３０）を駆動する多相クロック信号のうちのいずれかが用いられる（図１４にはクロック信号ＣＬＫが代表的に示されている）。
電圧発生回路３３は、第４電源端子Ｓ４に供給される電位ＶＤＤ３およびクロック入力端子ＣＫＴに入力されるクロック信号を基にして、電源電位ＶＤＤ３よりも高い出力電位ＶＤＤ４を生成するものである。また、この電位ＶＤＤ４は、ロー側電源電位ＶＳＳを基準として、各クロック信号の振幅（Ｈレベルの電位）よりも高いものである。
図１５は電圧発生回路３３の具体的な回路構成の一例を示している。この電圧発生回路３３は、高電位出力を得るために、チャージポンプ回路ＣＰが用いられている。当該チャージポンプ回路ＣＰは、トランジスタＱ２０，Ｑ２１および容量素子Ｃ５により構成されている。またチャージポンプ回路ＣＰの出力端、すなわち電圧出力端子ＶＴには容量素子Ｃ６が設けられている。
本実施の形態では、この電圧発生回路３３（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）を、シフトレジスタ回路と同じ絶縁基板上に形成する。基本的にチャージポンプ回路は、少なくとも２つの整流素子（ダイオード素子）と少なくとも１つの容量素子とから構成される。本実施の形態では、ダイオード素子として、シフトレジスタ回路に使用されるものと同じ構造を有するトランジスタＱ２０，Ｑ２１がダイオード接続されたものを使用する。また容量素子としては、画素容量（図１に示したキャパシタ１７）と同じ構造の容量素子Ｃ５を使用する。容量素子Ｃ６は、チャージポンプ回路ＣＰの出力を安定させるためのものであり、これも画素容量と同じ構造のものが使用される。そうすることにより、電圧発生回路３３をシフトレジスタや画素回路の形成と並行して行うことができるので、製造工程の増加を伴わず、また製造コストの増加も抑えられる。
図１５に示すように、ダイオード素子としてのトランジスタＱ２０，Ｑ２１（以下それぞれ「ダイオード素子Ｑ２０」、「ダイオード素子Ｑ２１」と称す）は、ハイ側電源電位ＶＤＤ３が供給される第４電源端子Ｓ４と出力電位ＶＤＤ４を出力するための電圧出力端子ＶＴとの間に直列に接続される。ダイオード素子Ｑ２０，Ｑ２１は共に第４電源端子Ｓ４側がアノード、電圧出力端子ＶＴ側がカソードとなるように接続される。
ダイオード素子Ｑ２０，Ｑ２１間の接続ノードを「ノードＮ７」と定義すると、容量素子Ｃ５はノードＮ７とクロック入力端子ＣＫＴとの間に接続される。この容量素子Ｃ５は、ノードＮ７を繰り返し昇圧するチャージポンプ動作を行うためのものであるので、クロック入力端子ＣＫＴには任意のクロック信号が入力されればよい。そのクロック信号としては、各単位シフトレジスタＳＲを駆動するクロック信号ＣＬＫ，／ＣＬＫの何れかを利用することができる。そうすれば、チャージポンプ回路ＣＰを駆動するためのクロック信号の発生回路を別途設ける必要がなく、回路規模の増大が抑えられる。本実施の形態では、図１５の回路のクロック入力端子ＣＫＴにクロック信号ＣＬＫが入力されるものとする。以下、容量素子Ｃ５を「チャージポンプ容量」と称する。
一方、容量素子Ｃ６は、電圧出力端子ＶＴから負荷（単位シフトレジスタＳＲのノードＮ１）に向けて電流が流れたときに、出力電位ＶＤＤ４を安定化するためのものであり、電圧出力端子ＶＴとロー側電源電位ＶＳＳが供給される第１電源端子Ｓ１との間に接続されている。以下、容量素子Ｃ６を「安定化容量」と称する。なお、安定化容量Ｃ６の一端の接続先は第１電源端子Ｓ１に限定されず、一定電圧が供給される低インピーダンスのノードであればその接続先は問わない。
以下、図１５の回路の動作を説明する。電圧発生回路３３を構成する各トランジスタのしきい値電圧も全て等しいと仮定し、その値をＶｔｈとする。
第４電源端子Ｓ４にハイ側電源電位ＶＤＤ３が供給されるとダイオード素子Ｑ２０がオンするため、ノードＮ７の電位はＶＤＤ３−Ｖｔｈとなる。さらにこのノードＮ７の電位により、ダイオード素子Ｑ２１がオンして電圧出力端子ＶＴの電位はＶＤＤ３−２×Ｖｔｈになる。
その後、クロック信号ＣＬＫ（振幅ＶＤＤ）が立ち上がると、チャージポンプ容量Ｃ５を介する結合によってノードＮ７が昇圧される。ノードＮ７の寄生容量を無視すると、ノードＮ７の電位はＶＤＤ３−Ｖｔｈ＋ＶＤＤにまで上昇する。このノードＮ７の電位上昇により、ダイオード素子Ｑ２１がオンしてノードＮ７から電圧出力端子ＶＴへ電流が流れる。それにより、電圧出力端子ＶＴのレベルは一定量上昇し、逆にノードＮ７は電荷が流出した分だけレベルが低下する。
そしてクロック信号ＣＬＫが立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ７の電位は引き下げられる。先ほどノードＮ７が昇圧されたとき、当該ノードＮ７からは電圧出力端子ＶＴへ電荷が流出しているので、電位が引き下げられた後のノードＮ７のレベルは、その昇圧前（クロック信号ＣＬＫが立ち上がる前）のＶＤＤ３−Ｖｔｈよりも低くなる。しかしノードＮ７の電位が低下するとダイオード素子Ｑ２０がオンするので、ノードＮ７はすぐに電源端子Ｓ４から充電されてＶＤＤ３−Ｖｔｈに戻る。
なお、先ほどノードＮ７が昇圧されたときに電圧出力端子ＶＴの電位は上昇しているので、電圧出力端子ＶＴよりもノードＮ７の方が電位が低くなるが、ダイオード素子Ｑ２１は電圧出力端子ＶＴからノードＮ７への向きの電流を阻止するため、電圧出力端子ＶＴの電位は上昇されたまま維持される。
その後もクロック信号ＣＬＫが入力される度に以上の動作が繰り返され、最終的に電圧出力端子ＶＴの電位ＶＤＤ４は、ＶＤＤ３−２×Ｖｔｈ＋ＶＤＤとなる。
ここで、上記の電位ＶＤＤ１〜ＶＤＤ３の値は全て等しく、その値をクロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じくＶＤＤであると仮定する。この場合、最終的な電圧発生回路３３の出力電位ＶＤＤ４は２×ＶＤＤ−２×Ｖｔｈとなり、それがトランジスタＱ３のドレイン電位となる。同じ仮定の下では、例えば実施の形態１の単位シフトレジスタＳＲのトランジスタＱ３のドレイン電位はＶＤＤ（＝ＶＤＤ１）である。つまり本実施の形態の単位シフトレジスタＳＲによれば、ハイ側電源電位ＶＤＤ１〜ＶＤＤ３のそれぞれがクロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じ電位ＶＤＤである場合であっても、電圧発生回路３３によって、トランジスタＱ３のドレインには、クロック信号ＣＬＫ，／ＣＬＫのＨレベルよりも高い電位ＶＤＤ４（＝２×ＶＤＤ−２×Ｖｔｈ）が供給される（即ちトランジスタＱ３のドレインには、クロック信号ＣＬＫ，／ＣＬＫの振幅よりも大きい電圧が供給される）。
従って本実施の形態では、トランジスタＱ３が、トランジスタＱ１のゲート（ノードＮ１）を実施の形態１の場合よりも高い電位に充電（プリチャージ）することができるようになる。その結果、出力信号Ｇkの出力時におけるトランジスタＱ１のオン抵抗は小さくなり、出力信号Ｇkの立ち上がり及び立ち下がりが高速化され、シフトレジスタの動作の高速化が可能になるという効果が得られる。逆に言えば、トランジスタＱ１のチャネル幅を小さくしても、出力信号Ｇkの立ち上がり及び立ち下がりの速度の低下が抑制されるので、シフトレジスタ回路の占有面積を小さくすることができる。
以下、本実施の形態の効果をより具体的に説明する。ここでもクロック信号ＣＬＫ，／ＣＬＫのそれぞれの振幅（Ｈレベルの電位）をＶＤＤとする。図１４の単位シフトレジスタＳＲにおけるトランジスタＱ３のゲート（ノードＮ３）は、ノードＮ１のプリチャージ時に、実施の形態１の場合と同じレベル（図４のＶＤＤ＋ΔＶ１）に昇圧されるが、これはＶＤＤ４（＝２×ＶＤＤ−２×Ｖｔｈ）よりも低い値である。つまりトランジスタＱ３のゲート（ノードＮ３）電位はドレイン（第２電源端子Ｓ２）電位よりも低い状態になり、トランジスタＱ３は飽和領域で動作してノードＮ１の充電を行うことになる。よってプリチャージされたノードＮ１のレベルＶｂ［Ｎ１］は、以下の（２）式で表される。
Ｖｂ［Ｎ１］＝ＶＤＤ＋ΔＶ１−Ｖｔｈ …（２）
実施の形態１で説明したように、昇圧されたノードＮ３の電位ＶＤＤ＋ΔＶ１は、トランジスタＱ３を非飽和領域で動作させるのに充分な高い電位、すなわちＶＤＤ＋Ｖｔｈよりも高い値に設定される。つまりΔＶ１は少なくともトランジスタＱ３のしきい値電圧Ｖｔｈよりも大きくなるように設定され、次の（３）式が成り立つ。
ΔＶ１−Ｖｔｈ＞０ …（３）
上の（２），（３）式より、次の（４）式の関係が得られる。
Ｖｂ［Ｎ１］＞ＶＤＤ …（４）
つまり本実施の形態におけるノードＮ１のプリチャージ後のレベル（Ｖｂ［Ｎ１］）は、実施の形態１におけるノードＮ１のプリチャージ後のレベル（ＶＤＤ）よりも高くなる。従って、上で説明した効果が得られる。
また本実施の形態では、電圧発生回路３３（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）をシフトレジスタ回路と同じ基板内に形成するものとして説明したが、その構成要素の全部、あるいは一部をその基板の外部に形成して接続させてもよい。その場合、当該基板の面積を小さくすることができるが、基板内の回路と外部の電圧発生回路３３（あるいはその一部）とを接続するための外部接続端子を、その基板に設ける必要が生じるので、その分端子数が増加する。
例えば、電圧発生回路３３のチャージポンプ回路ＣＰのダイオード素子をシフトレジスタ回路と同じ基板内に形成し、容量素子（チャージポンプ容量および安定化容量）を外付けにすることが考えられる。その場合、ダイオード素子としてシフトレジスタ回路のものと同じ構造のトランジスタを用いることで製造工程を簡略化することができると共に、容量素子の大容量化が容易になる。また例えば、ダイオード素子および安定化容量を外付けにし、チャージポンプ容量を基板内に形成すれば、回路の寄生容量を小さくできるという利点が得られる。
［第１の変更例］
図１５に示した電圧発生回路３３では、クロック信号ＣＬＫの立ち上がり時にチャージポンプ容量Ｃ５を通して電圧出力端子ＶＴに電荷が供給されるが、それが立ち下がると電圧出力端子ＶＴへの電荷の供給は停止する。よってクロック信号ＣＬＫがＬレベルの間は、電圧発生回路３３は電圧安定化容量Ｃ６に蓄積されている電荷によって負荷（単位シフトレジスタＳＲのノードＮ１）へ電流を供給する。つまりクロック信号ＣＬＫがＬレベルの間は、安定化容量Ｃ６の電荷は放電されるのみであるので、電圧出力端子ＶＴの電位（ＶＤＤ４）が低下する。本実施の形態の第１の変更例では、その対策のための電圧発生回路３３の構成例を示す。
図１６は実施の形態３の第１の変更例に係る電圧発生回路３３の構成を示す回路図である。当該電圧発生回路３３は、互いに並列に接続された２つのチャージポンプ回路ＣＰ１，ＣＰ２を有している。
チャージポンプ回路ＣＰ１は、ダイオード接続されたトランジスタ（ダイオード素子）Ｑ２０ａ，Ｑ２１ａおよび、その間のノードＮ７ａとクロック入力端子ＣＫＴａとの間に接続したチャージポンプ容量Ｃ５ａから成っている。同様に、チャージポンプ回路ＣＰ２は、ダイオード素子Ｑ２０ｂ，Ｑ２１ｂおよび、その間のノードＮ７ｂとクロック入力端子ＣＫＴｂとの間に接続したチャージポンプ容量Ｃ５ｂから成る。即ち、図１６のチャージポンプ回路ＣＰ１，ＣＰ２のそれぞれは、図１５に示したチャージポンプ回路ＣＰと同じ構造のものである。
それらチャージポンプ回路ＣＰ１，ＣＰ２それぞれのクロック入力端子ＣＫＴａ，ＣＫＴｂには、互いに位相の異なるクロック信号が入力される。本変更例においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ，／ＣＬＫを用いる。即ち図１６のように、クロック入力端子ＣＫＴａにはクロック信号ＣＬＫ、クロック入力端子ＣＫＴｂにはクロック信号／ＣＬＫが、それぞれ入力される。
従って、図１６の電圧発生回路３３では電圧出力端子ＶＴに、クロック信号ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号／ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ，／ＣＬＫよって交互に電荷が供給されることとなり、上記した電圧出力端子ＶＴの電位低下の問題は解決される。
本変更例では２つのチャージポンプ回路を用いて電圧発生回路３３を構成したが、電圧出力端子ＶＴのレベル低下がある程度許容される場合には、電圧発生回路３３が備えるチャージポンプ回路は１つであってもよい。
［第２の変更例］
トランジスタＱ３のドレインにハイ側電源電位ＶＤＤ４を供給する電圧発生回路３３は、図３の回路への適用に限られず、各実施の形態およびその変更例に示した単位シフトレジスタＳＲの何れにも適用可能である。
但し、実施の形態２の単位シフトレジスタＳＲ（図１２）に電圧発生回路３３を適用する場合には、以下の点を留意すべきである。
例えば、電圧発生回路３３の出力電位ＶＤＤ４が電位ＶＤＤ１＋Ｖｔｈ（＝ＶＤＤ＋Ｖｔｈ）よりも高い場合、図１２のトランジスタＱ３のドレインに電位ＶＤＤ４が供給されていると、ノードＮ１のレベルはプリチャージされる途中でＶＤＤ＋Ｖｔｈを超える。するとその時点でトランジスタＱ１６がオンになり、容量素子Ｃ２によって昇圧されたノードＮ３のレベルがＶＤＤに戻る。そうなるとトランジスタＱ３がオフになり、そこでノードＮ１のプリチャージが終了するため、本実施の形態の効果が充分に得られない。
そこで実施の形態２の単位シフトレジスタＳＲに電圧発生回路３３を適用する場合には、図１７の如く、ゲートが第２電源端子Ｓ２に接続したトランジスタＱ１７をトランジスタＱ１６に直列接続させるとよい。なお、トランジスタＱ１７は、図１７のようにトランジスタＱ１６のソースと入力端子ＩＮとの間に介在させてもよいし、あるいはトランジスタＱ１６のドレインとノードＮ３との間に介在させてもよい。
図１７の回路では、ノードＮ１がプリチャージされる期間（即ち、前段の出力信号Ｇk-1がＨレベルの期間）、トランジスタＱ１７がオフになる。そのためノードＮ１のレベルがＶＤＤ＋Ｖｔｈを超えトランジスタＱ１６がオンになっても、ノードＮ３のレベル低下は防止されるので、本実施の形態の効果を充分に得ることができる。
［第３の変更例］
図１８は、実施の形態３の第３の変更例に係る単位シフトレジスタの構成を示す回路図である。本変更例では、実施の形態１の単位シフトレジスタＳＲ（図３）に対し、トランジスタＱ３だけでなくトランジスタＱ９のドレインにも、電圧発生回路３３が生成するハイ側電源電位ＶＤＤ４を供給させたものである。
図１８の回路では、ノードＮ３の充電が開始されてから容量素子Ｃ２が昇圧されるまで（図４の時刻ｔ1と時刻ｔＤの間）に、トランジスタＱ９，Ｑ１０が共にオンになる期間があり、その間は電圧出力端子ＶＴから電源端子Ｓ１へと比較的大きな貫通電流が流れる。電圧発生回路３３の出力インピーダンスが高ければ、貫通電流が生じたときに出力電位ＶＤＤ４が大きく低下するので、チャージポンプ容量の値を適切に設定して出力インピーダンスを低くする必要がある。
例えば図１８の電圧発生回路３３として図１５の回路を用いた場合、トランジスタＱ９のドレイン電位は２×ＶＤＤ−２×Ｖｔｈとなる。ノードＮ４が充電されたときノードＮ３はトランジスタＱ９を非飽和領域で動作させるレベルにまで昇圧されるものと仮定すると、ノードＮ４はトランジスタＱ９による充電によって２×ＶＤＤ−２×Ｖｔｈの電位になる。図３の回路では充電後のノードＮ４の電位はＶＤＤであったため、それと比較すると図１５の回路における充電後のノードＮ４の電位は（２×ＶＤＤ−２×Ｖｔｈ）−ＶＤＤ＝ＶＤＤ−２×Ｖｔｈだけ高くなる。
従って図１５の回路のノードＮ３も、その分だけ図３のノードＮ３の電位（ＶＤＤ＋ΔＶ１）より高く昇圧される。つまり図１５の回路における昇圧後のノードＮ３の電位は、（ＶＤＤ＋ΔＶ１）＋（ＶＤＤ−２×Ｖｔｈ）＝２×ＶＤＤ＋ΔＶ１−２×Ｖｔｈ＞２×ＶＤＤ−Ｖｔｈとなる（∵（３）式）。
よってトランジスタＱ９においては、ドレイン電位が２×ＶＤＤ−２×Ｖｔｈであり、ゲート電位が２×ＶＤＤ−Ｖｔｈよりも大きな値となる。これはトランジスタＱ９が非飽和領域で動作する条件を満たしており、上での仮定と矛盾しない。つまりトランジスタＱ９は非飽和領域で動作する。トランジスタＱ３も、ドレイン電位およびゲート電位がトランジスタＱ９と同じであるので、非飽和領域で動作する。従ってプリチャージ後のノードＮ１の電位は、トランジスタＱ３のドレイン電位と同じ２×ＶＤＤ−２×Ｖｔｈとなる。
シフトレジスタ回路に供給されるハイ側電源電位は、クロック信号のＨレベルの電位ＶＤＤに等しく設定されるのが一般的である。この場合、従来の単位シフトレジスタ（特許文献１の図７）ではトランジスタＱ１に相当する出力プルアップトランジスタのゲート（ノードＮ１に相当）のプリチャージ後の電位はＶＤＤ−Ｖｔｈとなる。トランジスタのオン抵抗はそのゲート・ソース間電圧に比例するため、本変更例では、従来に比べてトランジスタＱ１のオン抵抗値は、（ＶＤＤ−Ｖｔｈ）／（２×ＶＤＤ−２×Ｖｔｈ）＝１／２倍、すなわち半分になる。
このように本変更例では、電圧発生回路３３の出力電位ＶＤＤ４（トランジスタＱ３のドレイン電位）が高い場合でも、トランジスタＱ３を非飽和領域で動作させることができる。即ち、トランジスタＱ３によるプリチャージ後のノードＮ１を、電圧発生回路３３の出力電位ＶＤＤ４と同じレベルにまで高くすることができる。
本変更例も各実施の形態およびその変更例に示した単位シフトレジスタＳＲの何れにも適用可能であるが、実施の形態２の単位シフトレジスタＳＲ（図１２）に適用する場合には、図１７と同様に、トランジスタＱ１７をトランジスタＱ１６に直列に設ける必要がある。またその場合トランジスタＱ１５のゲートの接続先は、電圧発生回路３３にせず、第２電源端子Ｓ２のままにする。トランジスタＱ１５のゲート電位がＶＤＤよりも高いＶＤＤ４に設定されると、トランジスタＱ１５はノードＮ６が昇圧されるときオンになり遮断素子として機能しなくなるからである。
＜実施の形態４＞
実施の形態４では、本発明を信号のシフト方向を変更可能なシフトレジスタに適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。
図１９は実施の形態４に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、信号のシフト方向を切り換えるための切換回路２４を設けたものである。
図３の回路においては、トランジスタＱ８の一方の電流電極（入力端子ＩＮ）に前段の出力信号Ｇk-1が入力され、トランジスタＱ４のゲート（リセット端子ＲＳＴ）に次段の出力信号Ｇk+1が入力されるように固定されていたが、図１９の切換回路２４は、その２つの信号を、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに応じて入れ換えることが可能なものである。
図１９に示されるように、切換回路２４は、トランジスタＱ２５ｒ，Ｑ２５ｎ，Ｑ２６ｒ，Ｑ２６ｎから成っている。また切換回路２４は、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1をそれぞれ受ける第１および第２入力端子ＩＮ１，ＩＮ２と、第１および第２電圧信号Ｖｎ，Ｖｒをそれぞれ受ける第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
切換回路２４は２つの出力端を有しており、それらをそれぞれ「ノードＮ８」、「ノードＮ９」と定義する。ここではトランジスタＱ８の一方の電流電極をノードＮ８は接続させ、トランジスタＱ４のゲートをここではノードＮ９に接続させている。ノードＮ８は、図３の回路の入力端子ＩＮに相当し、ノードＮ９は図３の回路のリセット端子ＲＳＴに相当する。つまり切換回路２４は、前段の出力信号Ｇk-1と次段の出力信号Ｇk+1のうち、どちらを図３の入力端子ＩＮ（ノードＮ８）に供給し、どちらを図３のリセット端子ＲＳＴ（ノードＮ９）に供給するかを切り換えるものである。
図１９の如く、トランジスタＱ２５ｎは、第１入力端子ＩＮ１とノードＮ８との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続する。トランジスタＱ２５ｒは、第２入力端子ＩＮ２とノードＮ８との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続する。トランジスタＱ２６ｎは、第２入力端子ＩＮ２とノードＮ９との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続する。トランジスタＱ２６ｒは、第２入力端子ＩＮ２とノードＮ９との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続する。
ここで、第１および第２電圧信号Ｖｎ，Ｖｒは、信号のシフト方向（走査方向）を決定するための制御信号である。当該単位シフトレジスタＳＲkに、順方向シフトの動作を行わせる場合、第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。また逆方向シフトの動作を行わせる場合には、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルに設定される。
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、トランジスタＱ２５ｎ，Ｑ２６ｎがオン、トランジスタＱ２５ｒ，Ｑ２６ｒがオフになる。よって第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ８に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ９に供給される。この場合、図１９の単位シフトレジスタＳＲkは図３と等価になる。そのため図１９の単位シフトレジスタＳＲkが複数個縦続接続して構成されたゲート線駆動回路３０は、前段から後段への向き（「順方向」と定義する）すなわち単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順に信号をシフトできる。
一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、トランジスタＱ２５ｒ，Ｑ２６ｒがオン、トランジスタＱ２５ｎ，Ｑ２６ｎがオフになる。よって順方向シフトの場合とは反対に、前段の出力信号Ｇk-1がノードＮ９に供給され、次段の出力信号Ｇk+1がノードＮ８に供給される。この場合、図１９の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じてセット状態になり、前段の出力信号Ｇk-1の活性化に応じてリセット状態になるように動作する。そのため図１９の単位シフトレジスタＳＲkが複数個縦続接続して構成されたゲート線駆動回路３０は、後段から前段への向き（「逆方向」と定義する）すなわち単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順に信号をシフトできるようになる。
なお、図１９の出力回路２０、プルアップ駆動回路２１およびプルダウン駆動回路２２の動作は、図３のものと同様であるため、本実施の形態の単位シフトレジスタＳＲkにおいても実施の形態１と同様の効果が得られる。
但し、単位シフトレジスタＳＲkのプルアップ駆動回路２１に、切換回路２４を通して前段の出力信号Ｇk-1および次段の出力信号Ｇk+1が供給されるため、図３の回路よりも前段の出力信号Ｇk-1および次段の出力信号Ｇk+1に対する応答が若干遅くなる。
また、例えば第１および第２電圧信号Ｖｎ，ＶｒのＨレベルが、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1のＨレベル（即ちクロック信号ＣＬＫ，／ＣＬＫのＨレベル）と同じ電位の場合、トランジスタＱ２５ｎ，Ｑ２５ｒ，Ｑ２６ｎ，Ｑ２６ｒは飽和領域で動作する。そのため前段の出力信号Ｇk-1および次段の出力信号Ｇk+1は、各トランジスタのしきい値電圧分だけＨレベルの電位が下がってノードＮ８，Ｎ９に伝達される点に留意すべきである。
なお本実施の形態は、上記の実施の形態１〜３の単位シフトレジスタＳＲkの何れにも適用可能である。但し、図８〜図１０の単位シフトレジスタＳＲkのように、プルダウン駆動回路２２がトランジスタＱ１２〜Ｑ１４から成る入力回路を有する場合には、トランジスタＱ１２，Ｑ１４それぞれのゲートに供給する信号も、シフト方向に応じて切り換える必要がある。よってその場合は、プルダウン駆動回路２２の入力回路にも切換回路２４を通して前段の出力信号Ｇk-1および次段の出力信号Ｇk+1が供給されるように、トランジスタＱ１２のゲートをノードＮ８に接続させ、トランジスタＱ１４のゲートはノードＮ９に接続させる。
また、図１１の単位シフトレジスタＳＲkはトランジスタＱ４を有していないため、トランジスタＱ２５ｎ，Ｑ２５ｒのみから成る切換回路２４を設ければよい。
［第１の変更例］
図２０は実施の形態４の第１の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１９の回路に対し、トランジスタＱ８を省略してノードＮ８とノードＮ３とを接続させたものである。
図２０の単位シフトレジスタＳＲkでは、トランジスタＱ２５ｎ，Ｑ２５ｒが、図１９のトランジスタＱ８の役割を兼ねることになる。例えば順方向シフト時では、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルであるので、トランジスタＱ２５ｎのゲート電位はＶＤＤに固定され、トランジスタＱ２５ｒはオフ状態になる。従ってこのときはトランジスタＱ２５ｎが、図１９のトランジスタＱ８と同じ動作を行うことになる。
一方、逆方向シフト時では、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルであるので、トランジスタＱ２５ｒのゲート電位がＶＤＤに固定され、トランジスタＱ２５ｎはオフ状態に固定される。よってこのときトランジスタＱ２５ｒがトランジスタＱ８と同じ動作を行う。
本変更例によれば、トランジスタＱ８が省略される分、回路面積を小さくすることができる。但し、ノードＮ３に接続するトランジスタの数が増えるため、ノードＮ３の寄生容量が大きくなることに留意すべきである。
［第２の変更例］
上で説明したように、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルが、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1のＨレベル（即ちクロック信号ＣＬＫ，／ＣＬＫのＨレベル）と同じ電位である場合、図１９の単位シフトレジスタＳＲkのトランジスタＱ２５ｎ，Ｑ２５ｒ，Ｑ２６ｎ，Ｑ２６ｒは飽和領域で動作する。そのため、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1は、各トランジスタのしきい値電圧分だけＨレベルの電位が下がってノードＮ８，Ｎ９に伝達される。ここではその対策を施した変更例を示す。
図２１は、実施の形態４の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１９の回路に対し、トランジスタＱ２５ｎのゲートと第１電圧信号端子Ｔ１との間にトランジスタＱ２７ｎを介在させると共に、トランジスタＱ２５ｒのゲートと第２電圧信号端子Ｔ２との間にトランジスタＱ２７ｒを介在させたものである。トランジスタＱ２７ｎ，Ｑ２７ｒのゲートは共にハイ側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２に接続される。
以下、図２１の単位シフトレジスタＳＲが備える切換回路２４の動作を説明する。ここで、第１および第２電圧信号Ｖｎ，Ｖｒおよび前段の出力信号Ｇk-1および次段の出力信号Ｇk+1のＨレベル（即ちクロック信号ＣＬＫ，／ＣＬＫのＨレベル）の電位は全て等しくＶＤＤであるとする。またハイ側電源電位ＶＤＤ１，ＶＤＤ２もそれと同じＶＤＤであるとする。またトランジスタＱ２５ｎのゲートが接続するノードを「ノードＮ１０」、トランジスタＱ２５ｒのゲートが接続するノードを「ノードＮ１１」と定義する。
順方向シフト時における切換回路２４の動作を説明する。このとき第１電圧信号ＶｎはＨレベル（ＶＤＤ）、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。よってトランジスタＱ２６ｎはオン状態、トランジスタＱ２６ｒはオフ状態になる。またトランジスタＱ２７ｎ，Ｑ２７ｒはゲート電位がＶＤＤのＨレベルに固定されているため、共にオン状態である。単位シフトレジスタＳＲkおよび前段および次段の出力信号Ｇk，Ｇk-1，Ｇk+1が何れもＬレベルと仮定すると、ノードＮ１０は電位ＶＤＤ−ＶｔｈのＨレベル、ノードＮ１１は電位ＶＳＳのＬレベルになる。よってトランジスタＱ２５ｎはオン状態、トランジスタＱ２５ｒはオフ状態である。
従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ８に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ９に供給される。つまり図２１の単位シフトレジスタＳＲkは図３と等価になり、順方向シフトを行うことができる。
また図２１の切換回路２４では、前段の出力信号Ｇk-1が立ち上がりと共にノードＮ８の電位が上昇するとき、トランジスタＱ２５ｎのゲート・チャネル間容量を介した結合によりノードＮ１０が昇圧される。このときトランジスタＱ２７ｎはオフになるため、ノードＮ１０はトランジスタＱ２５ｎを非飽和領域で動作させるのに充分なレベルにまで上昇する。よってノードＮ８の電位は前段の出力信号Ｇk-1のＨレベルと同じＶＤＤになる。つまり前段の出力信号Ｇk-1は、トランジスタＱ２５ｎのしきい値電圧分の損失を伴わずに、ノードＮ８に伝達される。
逆方向シフト時には、第１電圧信号ＶｎはＬレベル（ＶＳＳ）、第２電圧信号ＶｒはＨレベル（ＶＤＤ）であるので、トランジスタＱ２６ｎはオフ状態、トランジスタＱ２６ｒはオン状態である。またトランジスタＱ２７ｎ，Ｑ２７ｒはオン状態なので、単位シフトレジスタＳＲkおよび前段および次段の出力信号Ｇk，Ｇk-1，Ｇk+1が何れもＬレベルと仮定すると、ノードＮ１０は電位ＶＳＳのＬレベルのＨレベル、ノードＮ１１は電位ＶＤＤ−ＶｔｈのＨレベルになる。よってトランジスタＱ２５ｎはオフ状態、トランジスタＱ２５ｒ状態はオンである。
従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ９に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ８に供給される。この場合、図２１の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じてセット状態になり、前段の出力信号Ｇk-1の活性化に応じてリセット状態になるように動作するため、逆方向シフトを行うことができる。
また次段の出力信号Ｇk+1が立ち上がるとき、トランジスタＱ２５ｒのゲート・チャネル間容量を介した結合によりノードＮ１１が昇圧されるため、トランジスタＱ２５ｒは非飽和領域で動作する。よって次段の出力信号Ｇk+1は、トランジスタＱ２５ｒのしきい値電圧分の損失を伴わずに、ノードＮ９に伝達される。
図２１の回路は、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位がＶＤＤ＋Ｖｔｈよりも低い場合に効果的なものである。逆に言えば、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位がＶＤＤ＋Ｖｔｈよりも大きく、トランジスタＱ２７ｎ，Ｑ２７ｒを設けるまでもなく（つまり図１９の回路であっても）トランジスタＱ２５ｎ，Ｑ２５ｒが非飽和領域で動作する場合には、本変更例を適用する必要はない。
＜実施の形態５＞
図２２は、実施の形態５に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ８および容量素子Ｃ２に対して並列に、トランジスタＱ８Ｄおよび容量素子Ｃ２Ｄを設け、トランジスタＱ９のゲートをトランジスタＱ８Ｄと容量素子Ｃ２Ｄとの間の接続ノードに接続させることで、トランジスタＱ３，Ｑ９のゲート間を分離したものである。本実施の形態では、トランジスタＱ９のゲートが接続するノードを「ノードＮ３Ｄ」と定義する。
図２２に示すように、トランジスタＱ８Ｄは、入力端子ＩＮとノードＮ３Ｄとの間に接続し、そのゲートはトランジスタＱ８のゲートと共に第２電源端子Ｓ２に接続される。また容量素子Ｃ２ＤはノードＮ３ＤとノードＮ４との間に接続される。
トランジスタＱ８Ｄおよび容量素子Ｃ２Ｄが直列接続して成る回路は、トランジスタＱ８および容量素子Ｃ２が直列接続して成る回路に対して並列に接続しており、トランジスタＱ８，Ｑ８Ｄのゲートは共に入力端子ＩＮに接続しているので、この２つの回路は互いに同じように動作する。つまりノードＮ３ＤはノードＮ３と同じようにレベル変化する。従って図２２の単位シフトレジスタＳＲkは、トランジスタＱ３，Ｑ９のゲートが互いに接続した図３の回路と同様に動作することができる。
図２２の単位シフトレジスタＳＲkによれば、トランジスタＱ９のゲートがノードＮ３に接続しない分、図３の回路よりもトランジスタＱ９のゲートの寄生容量を小さくすることができる（逆に言えば、トランジスタＱ９のゲートが接続するノードの寄生容量がトランジスタＱ３のゲート容量分だけ小さくなる）。
従って、図２２の単位シフトレジスタＳＲkでは、ノードＮ１のプリチャージ時にトランジスタＱ３，Ｑ９のゲート電位が、図３の場合よりも高速に、且つより高いレベルにまで昇圧される。その結果、ノードＮ１，Ｎ４それぞれの充電速度が速くなり、単位シフトレジスタＳＲkの動作の高速化に寄与できる。
［変更例］
本実施の形態も、図３の回路への適用に限られず、各実施の形態およびその変更例に示した単位シフトレジスタＳＲの何れにも適用可能である。特に、トランジスタＱ３のドレインあるいはトランジスタＱ３，Ｑ９のドレインに電圧発生回路３３からより高い電位ＶＤＤ４が供給される実施の形態３の回路においては、ノードＮ３のゲート電位を高くできることの意義は大きく、より効果的である。
実施の形態２の単位シフトレジスタＳＲ（図１２）に本実施の形態を適用する場合、図２３に示すように、トランジスタＱ８Ｄのゲートは、トランジスタＱ８のゲートと共にトランジスタＱ１５に接続させる（つまりノードＮ６に接続させる）。またノードＮ３を放電するトランジスタＱ１６に対応させて、ノードＮ３Ｄと入力端子ＩＮとの間に、ゲートがノードＮ１に接続したトランジスタＱ１６Ｄを接続させる。トランジスタＱ１６と同様に、トランジスタＱ１６Ｄのソースにも前段の出力信号Ｇk-1と同相のクロック信号／ＣＬＫを供給してもよい。なお、図２３の回路に実施の形態３の電圧発生回路３３を接続させる場合、トランジスタＱ３，Ｑ９両方のドレインに電位ＶＤＤ４を供給すると、動作の高速性に最も優れた単位シフトレジスタＳＲkとなる。
＜実施の形態６＞
図２４は実施の形態６に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkも上記の各実施の形態と同様に出力回路２０、プルアップ駆動回路２１およびプルダウン駆動回路２２から構成されている。
出力回路２０およびプルダウン駆動回路２２は、図８（実施の形態１の第５の変更例）と同様の構成のものである。つまり出力回路２０は、出力端子ＯＵＴにクロック信号ＣＬＫを供給するトランジスタＱ１と、非選択期間に出力端子ＯＵＴの放電を行うトランジスタＱ２とから成る。またプルダウン駆動回路２２は、トランジスタＱ６，Ｑ７から成るインバータと、トランジスタＱ１２〜Ｑ１４から成る入力回路を備えるものである。
なお、図２４のプルダウン駆動回路２２では、トランジスタＱ６，Ｑ１２のドレインを共に第３電源端子Ｓ３に接続させている。図８ではトランジスタＱ１２のドレインを第２電源端子Ｓ２に接続させていたが、上記のとおり第２電源端子Ｓ２の電位ＶＤＤ１と第３電源端子Ｓ３の電位ＶＤＤ２は同じ値でもよいため、図２４のようにプルダウン駆動回路２２を構成しても動作上の問題はない。
実施の形態１の第５の変更例で説明したように、プルダウン駆動回路２２の入力回路は、前段の出力信号Ｇk-1の活性化に応じてインバータの入力端（ノードＮ５）をＨレベルにし、次段の出力信号Ｇk+1の活性化に応じてノードＮ５をＬレベルに変化させる。従ってインバータの出力端（ノードＮ２）は、前段の出力信号Ｇk-1の活性化に応じてＬレベルになり、次段の出力信号Ｇk+1の活性化に応じてＨレベルになる。ノードＮ２はプルダウン駆動回路２２の出力端であり、出力回路２０のトランジスタＱ２のゲートに接続される。
一方、プルアップ駆動回路２１は、入力端子ＩＮとノードＮ１との間に接続したトランジスタＱ３０と、当該トランジスタＱ３０のゲートとノードＮ２との間に接続したトランジスタＱ３１とから成っている。トランジスタＱ３１のゲートは、ハイ側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２に接続されている。ここで、トランジスタＱ３０のゲートが接続するノードを「ノードＮ３０」と定義する。
図２５は、実施の形態６に係る単位シフトレジスタＳＲkの動作を説明するためのタイミング図である。以下、同図に基づいて単位シフトレジスタＳＲkの動作を説明する。ここでも、単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫが入力されるものとする。
単位シフトレジスタＳＲkの初期状態（時刻ｔ1の直前の状態）として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（リセット状態）。この状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、クロック信号ＣＬＫのレベルに関係なく、出力信号ＧkはＬレベルに保たれる。
また時刻ｔ1の直前では、単位シフトレジスタＳＲkのクロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。この場合、ノードＮ２がＨレベルであるので、ノードＮ３０はトランジスタＱ３１を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になっている。よってトランジスタＱ３０はオン状態であり、ノードＮ１はＬレベル（ＶＳＳ）になっている。
その状態から、時刻ｔ1でクロック信号／ＣＬＫ（不図示）がＨレベルに変化すると共に、前段の出力信号Ｇk-1（第１段目の単位シフトレジスタＳＲ1の場合にはスタートパルスＳＰ）が活性化されたとする。
プルアップ駆動回路２１のトランジスタＱ３０はオン状態であるので、前段の出力信号Ｇk-1のレベルが上昇するとノードＮ１の充電が開始される。このとき入力端子ＩＮおよびノードＮ１とノードＮ３０との間は、トランジスタＱ３０の寄生容量（ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など）により容量結合しており、入力端子ＩＮおよびノードＮ１のレベル上昇に伴ってノードＮ３０のレベルも上昇する。ノードＮ３０のレベルが上昇するとトランジスタＱ３１はオフになり（トランジスタＱ３１の動作の詳細は後述する）、ノードＮ３０はトランジスタＱ３０を非飽和領域で動作させるレベルにまで上昇する。即ち、ノードＮ３０の電圧は前段の出力信号Ｇk-1の振幅（ＶＤＤ）よりも大きくなる。このときノードＮ３０の電圧がＶＤＤ＋Ｖｔｈ以上になれば、トランジスタＱ３０は非飽和領域で動作する。そのためノードＮ１は高速に充電（プリチャージ）され、前段の出力信号Ｇk-1に追随して素早く電位ＶＤＤのＨレベルになる。応じてトランジスタＱ１がオンになる。
他方、プルダウン駆動回路２２では、前段の出力信号Ｇk-1の立ち上がりに応じて、トランジスタＱ１２がオンになる。このときトランジスタＱ１３もオンしているが、トランジスタＱ１２はトランジスタＱ１３よりもオン抵抗が充分小さく設定されているため、ノードＮ５のレベルが上昇する。応じてトランジスタＱ７がオンになり、ノードＮ２のレベルが低下し始める。ノードＮ２のレベルが低下すると、トランジスタＱ３１がオンしてノードＮ３０からノードＮ２への方向に電流が流れる。よってノードＮ３０のレベルは、ノードＮ２のレベル低下に伴って低下する。
時刻ｔ1から所定時間遅れた時刻ｔＤ１で、ノードＮ２，Ｎ３０のレベルがＬレベルになると、トランジスタＱ２はオフになる。つまり単位シフトレジスタＳＲkは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態となるが、この時点ではクロック信号ＣＬＫはＬレベルであるので、出力端子ＯＵＴ（出力信号Ｇk）は低インピーダンスでＬレベルに維持される。また時刻ｔＤ１ではトランジスタＱ３０がオフになるので、ノードＮ１はフローティング状態でＨレベルに維持される。
他方、プルダウン駆動回路２２では、ノードＮ２がＬレベルになるとトランジスタＱ１３がオフになる。その結果ノードＮ５は電位ＶＤＤ−ＶｔｈのＨレベルになる。
ここでノードＮ１のプリチャージ時におけるトランジスタＱ３１の動作に注目する。ノードＮ１がプリチャージされる前は、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であり、またトランジスタＱ３１のゲート電圧はＶＤＤ（＝ＶＤＤ１）に固定されているので、トランジスタＱ３１はノードＮ２からノードＮ３０へと電流を流し、ノードＮ３０をＨレベル（ＶＤＤ−Ｖｔｈ）に充電する。
そして前段の出力信号Ｇk-1が立ち上がってトランジスタＱ３０によるノードＮ１のプリチャージが開始されたとき、ノードＮ３０が昇圧されるので、電位関係によりノードＮ２側がトランジスタＱ３１のソースとなる。この時点ではノードＮ２の電位はＶＤＤ−Ｖｔｈであるので、トランジスタＱ３１のゲート（第２電源端子Ｓ２）・ソース（ノードＮ２）間電圧はＶｔｈとなり、当該トランジスタＱ３１はオンとオフの境界状態になる。よってトランジスタＱ３１にはノードＮ３０からノードＮ２への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードＮ３０が昇圧されている短い期間（≒ｔＤ１−ｔ1）にノードＮ３０から放出される電荷は無視できる程度である。
そしてノードＮ１がプリチャージされてＨレベル（ＶＤＤ）になった後の時刻ｔＤ１で、ノードＮ２がＬレベルになると、トランジスタＱ３１はオンになり、ノードＮ３０からノードＮ２へと電流が流れ、ノードＮ３０はＬレベル（ＶＳＳ）になる。その後も、ノードＮ２がＬレベルの間はトランジスタＱ３１はオン状態であり、ノードＮ３０はＬレベルに維持される。
このようにトランジスタＱ３１は、ノードＮ１のプリチャージ前、ノードＮ２がＨレベルになっている段階では、ノードＮ２の電位をノードＮ３０に伝達する抵抗素子として働き、ノードＮ１のプリチャージ開始時にノードＮ３０が昇圧された段階では、ノードＮ３０とノードＮ２との間を遮断する遮断素子として働く。またノードＮ１のプリチャージが進みノードＮ２のレベルが低下する段階およびそれ以降のノードＮ２がＬレベルに維持されている段階では、トランジスタＱ３１はノードＮ３０の電荷をノードＮ２に放電する抵抗素子として働く。つまりトランジスタＱ３１は、前段の出力信号Ｇk-1の活性化に先んじてノードＮ３０を充電し、また前段の出力信号Ｇk-1の非活性化に先んじてノードＮ３０を放電する充放電回路として機能する。
なお、ノードＮ３０がＬレベルに低下するとき、トランジスタＱ３０のゲート・ソース間のオーバラップ容量を介する結合のため、ノードＮ１のレベルも若干低下する（図２５のΔＶ３）。このノードＮ１のレベル低下は、実施の形態１の単位シフトレジスタＳＲkにおいて前段の出力信号Ｇk-1の立ち下がり時に生じるもの（図４のΔＶ２）とほぼ同じであり、ΔＶ３低下した後でもノードＮ１のレベルは従来（特許文献１の図７の回路）より高い。
時刻ｔ2でクロック信号／ＣＬＫが立ち下がると、前段の出力信号Ｇk-1はＬレベルに変化する。トランジスタＱ３０は時刻ｔＤ１にオフ状態になっているので、ノードＮ１のレベルは変化しない。
プルダウン駆動回路２２では、前段の出力信号Ｇk-1の立ち下がりに応じてトランジスタＱ１２がオフになる。このときトランジスタＱ１２のゲート・ソース間のオーバラップ容量を介した結合により、ノードＮ５のレベルが若干低下するが、単位シフトレジスタＳＲの動作には影響しない程度である。
そして時刻ｔ3でクロック信号ＣＬＫが立ち上がると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１を介する結合によりノードＮ１が昇圧され、トランジスタＱ１を非飽和領域で動作させる。よって出力信号Ｇkは、クロック信号ＣＬＫのＨレベルと同じ電位ＶＤＤのＨレベルになる。
ノードＮ１の寄生容量が十分小さいとすると、ノードＮ１は出力信号Ｇkのレベルと同程度昇圧されるので、昇圧後のノードＮ１のレベルＶａ［Ｎ１］は実施の形態１と同様に、上記の（１）式で表される。
時刻ｔ4でクロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへと電流が流れ、出力端子ＯＵＴが放電される。その結果、出力信号ＧkはＬレベルになる。このとき容量素子Ｃ１を介する結合により、ノードＮ１は昇圧される前のレベル（ＶＤＤ−ΔＶ３）に戻る。
ここで、出力信号Ｇkは、次段の単位シフトレジスタＳＲk+1の入力端子ＩＮにも入力されているので、上記の時刻ｔ3で出力信号ＧkがＨレベルになったとき、単位シフトレジスタＳＲk+1はセット状態に移行している。
そのため時刻ｔ5で、クロック信号／ＣＬＫのレベルが立ち上がると、次段の出力信号Ｇk+1（不図示）がＨレベルになる。よって単位シフトレジスタＳＲkでは、トランジスタＱ１４がオンになり、ノードＮ５がＬレベルになる。応じてトランジスタＱ７がオフになるため、ノードＮ２がトランジスタＱ６により充電されてＨレベルになる。
ノードＮ２がＨレベルになると、オン状態のトランジスタＱ３１を通しノードＮ２からノードＮ３０へと電流が流れ、ノードＮ３０は電位ＶＤＤ−ＶｔｈのＨベルになる。その結果トランジスタＱ３０がオンになり、ノードＮ１は放電され、低インピーダンスのＬレベルになる。その結果単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
その後、次段の出力信号Ｇk+1はＬレベルに戻るが、単位シフトレジスタＳＲkは、次のフレーム期間で前段の出力信号Ｇk-1が活性化されるまでリセット状態に維持される。トランジスタＱ６，Ｑ７，Ｑ１３から成るハーフラッチ回路が、ノードＮ２，Ｎ５のレベルを保持するからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
以上の動作から分かるように、トランジスタＱ３０は単位シフトレジスタＳＲkをセット状態にするノードＮ１の充電（プリチャージ）と、リセット状態にするためのノードＮ１の放電の両方を行う。
本実施の形態に係る単位シフトレジスタＳＲにおいては、トランジスタＱ３０のゲート・チャネル間容量がノードＮ３０の昇圧手段として機能し、それがノードＮ１のプリチャージ時のトランジスタＱ３０のゲート電位を上昇させる。それによりトランジスタＱ３０は非飽和領域で動作するので、ノードＮ１のレベル上昇速度は従来よりも高速になる。よって、クロック信号の周波数が高くなり、入力端子ＩＮに入力される信号のパルス幅が狭くなった場合であっても、ノードＮ１を充分にプリチャージすることができる。そのため実施の形態１と同様に、トランジスタＱ１の駆動能力の低下を防止できるという効果が得られる。
［第１の変更例］
図３の回路と同様に、図２４の単位シフトレジスタＳＲkにおいても、プルダウン駆動回路２２のインバータの負荷素子（トランジスタＱ６）は、ゲート線ＧＬkの非選択期間にノードＮ２をＨレベルに保持する働きができるものであればよい。よってトランジスタＱ６に代えて、例えば定電流素子や抵抗素子などの電流駆動素子を用いてもよい。
また図２４では、トランジスタＱ６のゲートに一定のハイ側電源電位ＶＤＤ２を供給していたが、それに代えて次段の出力信号Ｇk+1と同相のクロック信号／ＣＬＫを供給してもよい。単位シフトレジスタＳＲkが出力信号Ｇkを活性化させるのに際し、トランジスタＱ７は２水平期間（図２５の時刻ｔ1〜時刻ｔ5）オンになる。図２４の回路ではその２水平期間、終始トランジスタＱ６，Ｑ７を通して貫通電流が流れるが、トランジスタＱ７のゲートにクロック信号／ＣＬＫを供給した場合にはそのうち半分の期間はトランジスタＱ６がオフになるので、貫通電流を半分にすることができる。あるいは、クロック信号／ＣＬＫはトランジスタＱ６のゲートとドレインの両方に供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第２の変更例］
実施の形態１で図１０に示した変更例と同様に、図２４のプルダウン駆動回路２２においてもトランジスタＱ１３のソースを入力端子ＩＮに接続させてもよい。その場合、前段の出力信号Ｇk-1が活性化したとき、トランジスタＱ１３はソース電位が高くなるのでオフになる。つまりトランジスタＱ３がオンになるのとほぼ同時にトランジスタＱ１３がオフになり、その状態でノードＮ５の充電が行われる。よって、トランジスタＱ１２，Ｑ１３のオン抵抗値と無関係にノードＮ５の充電が可能になり、回路設計が容易になる。
［第３の変更例］
上記の第２の変更例のようにトランジスタＱ１３のソースに前段の出力信号Ｇk-1を供給した場合、図２４の場合よりもノードＮ５のレベルの立ち上がり速度が速くなる。そのためノードＮ２，Ｎ３０のレベルがＬレベルになる時刻ｔＤ１が早くなり、ノードＮ１のレベルが充分に高くなる前にトランジスタＱ３０がオフになることが考えられる。そうなると出力信号Ｇkの活性化時のトランジスタＱ１のオン抵抗が下がり、本発明の効果が得られない。ここでは、その対策のための変更例を提案する。
図２６は、実施の形態６の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、トランジスタＱ１３のソースに前段の出力信号Ｇk-1を供給すると共に、プルダウン駆動回路２２のインバータとして、実施の形態１の第４の変更例（図７）と同様にトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ７Ｃから成るシュミットトリガ型のインバータを用いたものである。このシュミットトリガ型のインバータは、図２４のプルダウン駆動回路２２のインバータ（トランジスタＱ６，Ｑ７）と同様に、ノードＮ５を入力端、ノードＮ２を出力端としている。
シュミットトリガ型インバータは、通常のレシオ型インバータよりもしきい値電圧が高いので、ノードＮ５のレベル上昇に応じてノードＮ２のレベルが下がるタイミングが遅れる。そのためトランジスタＱ１３のソースに前段の出力信号Ｇk-1を供給してノードＮ５のレベル上昇速度が高くなった場合でも、ノードＮ２，Ｎ３０がＬレベルになるタイミング（時刻ｔＤ１）は一定時間だけ遅れる。従って、ノードＮ１のレベルが充分に高くなる前にトランジスタＱ３０がオフになることを防止できる。
［第４の変更例］
図２７は実施の形態６の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、トランジスタＱ１３のソースに前段の出力信号Ｇk-1を供給すると共に、ノードＮ２とノードＮ５との間に接続する容量素子Ｃ３を設けたものである。
容量素子Ｃ３は、ノードＮ５の立ち上がりタイミングを遅延させるように作用する。よってトランジスタＱ１３のソースに前段の出力信号Ｇk-1を供給した場合であっても、ノードＮ５のレベル上昇タイミングが遅れるため、ノードＮ２，Ｎ３０がＬレベルになるタイミング（時刻ｔＤ１）も一定時間だけ遅れる。従って、第３の変更例と同様の効果が得られる。
［第５の変更例］
画像表示装置のゲート線ＧＬは、データ線との間に比較的大きな寄生容量を有している。そのためデータ線の信号レベルが変化したとき、その変化がゲート線ＧＬの電位に変動を生じさせ、それによりゲート線ＧＬにノイズが発生する。図２４の単位シフトレジスタＳＲkでは、ゲート線ＧＬkの非選択時にはプルアップ駆動回路２１のトランジスタＱ３０がオンしているため、そのとき１ライン前のゲート線ＧＬk-1にノイズが発生すると、そのノイズは当該単位シフトレジスタＳＲkのノードＮ１に印加される。
従ってゲート線ＧＬk-1にトランジスタＱ１のしきい値よりも大きな振幅のノイズが生じると、トランジスタＱ１がオンになる。仮にそのタイミングでクロック信号ＣＬＫのレベルが立ち上がると、出力信号Ｇkの誤信号が発生し、ゲート線ＧＬkが不要に活性化されて表示不良が発生するという問題が生じる。ここではその対策のための変更例を示す。
図２８は、実施の形態６の第５の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkは、ゲート線ＧＬkに供給する出力信号Ｇkとは別に、次段および前段の単位シフトレジスタＳＲk-1，ＳＲk+1に供給するための出力信号ＧＤk（以下「キャリー信号」と称す）を生成することを可能にしたものである。つまり本変更例の単位シフトレジスタＳＲkにおいては、出力信号Ｇkはゲート線ＧＬkのみに供給される。また単位シフトレジスタＳＲkの入力端子ＩＮには前段のキャリー信号ＧＤk-1が供給され、リセット端子ＲＳＴには次段のキャリー信号ＧＤk+1が供給される。
図２８の単位シフトレジスタＳＲkは、図２４の回路に対し、出力回路２０にトランジスタＱ１Ｄ，Ｑ２Ｄから成るキャリー信号ＧＤkの生成回路を設けたものである。トランジスタＱ１Ｄは、キャリー信号ＧＤkの出力端子ＯＵＴＤ（以下「キャリー信号出力端子」）とクロック端子ＣＫとの間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ２Ｄは、キャリー信号出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。
図２８から分かるように、本変更例に係る単位シフトレジスタＳＲkでは、出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２と、キャリー信号出力端子ＯＵＴＤに接続するトランジスタＱ１Ｄ，Ｑ２Ｄとは、互いに並列接続した関係にある。またトランジスタＱ１ＤのゲートはトランジスタＱ１のゲートと同じくノードＮ１に接続し、トランジスタＱ２ＤのゲートはトランジスタＱ２のゲートと同じくノードＮ２に接続している。
よってトランジスタＱ１，Ｑ１Ｄは互いに同様に動作し、またトランジスタＱ２，Ｑ２Ｄも互いに同様に動作する。そのため出力信号Ｇkとキャリー信号ＧＤkとはほぼ同じ波形の信号となる。従って、図２８の単位シフトレジスタＳＲkは、図２４の回路と同様に動作することができる。
本変更例の単位シフトレジスタＳＲkにおいては、ゲート線ＧＬkに供給する出力信号Ｇkと、次段の単位シフトレジスタＳＲk+1に供給するキャリー信号ＧＤkとが分離されている。キャリー信号出力端子ＯＵＴＤはゲート線ＧＬkに接続していないため、キャリー信号ＧＤkがゲート線ＧＬkのノイズの影響を受けることはない。
単位シフトレジスタＳＲkの入力端子ＩＮには前段のキャリー信号ＧＤk-1が入力されているので、ゲート線ＧＬk-1に発生したノイズが単位シフトレジスタＳＲkのトランジスタＱ３０を通してノードＮ１に印加されることが防止される。つまり本変更例では、単位シフトレジスタＳＲkがゲート線ＧＬk-1のノイズの影響を受けることが防止されており、当該ノイズに起因する出力信号Ｇkの誤信号の発生が抑えられている。
なお図２４のプルダウン駆動回路２２では、トランジスタＱ１２のゲート（入力端子ＩＮ）には前段のキャリー信号ＧＤk-1が供給され、トランジスタＱ１４のゲート（リセット端子ＲＳＴ）には次段の出力信号Ｇk+1が供給されている。そうすることによりプルダウン駆動回路２２もゲート線ＧＬk-1，ＧＬk+1のノイズの影響を受けなくなるため好ましい。
但し、プルダウン駆動回路２２の誤動作は、ゲート線ＧＬkの非選択期間において一時的にトランジスタＱ２をオフにして出力端子ＯＵＴのインピーダンスを高くすることがあるが、積極的に出力信号Ｇkに誤信号を発生させるものではない。そのためトランジスタＱ１２，Ｑ１４それぞれのゲートには、図２４と同様に前段および後段の出力信号Ｇk-1，Ｇk+1を供給させてもよい。
［第６の変更例］
図２４において、トランジスタＱ６，Ｑ７はレシオ型インバータを構成しているため、ノードＮ５がＨレベルになっている期間、トランジスタＱ６，Ｑ７を通して第３電源端子Ｓ３から第１電源端子Ｓ１へと貫通電流が流れる。この貫通電流を抑制するためには、トランジスタＱ６のオン抵抗をより高く設定すればよいが、そうするとゲート線ＧＬkの選択期間が終了したときのノードＮ２の立ち上がり速度が遅くなる。
ノードＮ２の立ち上がり速度が遅いと、トランジスタＱ３０のゲート（ノードＮ３０）のレベル上昇速度も遅くなるため、ノードＮ１の放電速度が遅くなる。つまりトランジスタＱ１がオフになるタイミングが遅れる。トランジスタＱ１がオフするのが遅いと、クロック信号ＣＬＫ，／ＣＬＫの周波数が高くなった場合に出力信号Ｇkの誤信号が発生するため、動作の高速化の妨げとなる。
図２９は実施の形態６の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、ノードＮ１と第１電源端子Ｓ１との間に、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４を設けたものである。
図２９の単位シフトレジスタＳＲkによれば、トランジスタＱ４が次段の出力信号Ｇk+1の活性化に応じてノードＮ１を放電し、トランジスタＱ１を速やかにオフにさせる。そのためクロック信号ＣＬＫ，／ＣＬＫの周波数が高い場合でも、出力信号Ｇkにおける誤信号の発生を防止でき、動作の高速化に寄与できる。またトランジスタＱ６のオン抵抗を高くして貫通電流を小さくできる点で、低消費電力化にも寄与できる。
［第７の変更例］
上記の第６の変更例でも説明したように、図２４の回路においてトランジスタＱ６，Ｑ７を流れる貫通電流を抑制するためにトランジスタＱ６のオン抵抗を高く設定すると、ゲート線ＧＬkの選択期間が終了したときのノードＮ２の立ち上がり速度が遅くなる。このことはトランジスタＱ１がオフになるタイミングを遅くするだけでなく、トランジスタＱ２がオンするタイミングも遅らせるため、出力端子ＯＵＴが低インピーダンスでＬレベルに固定されるタイミングが遅れる。これも出力信号Ｇkの誤信号の発生の要因となるため好ましくない。
図３０は実施の形態６の第７の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、ノードＮ２と第３電源端子Ｓ３との間に、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ３２を設けたものである。
図３０の単位シフトレジスタＳＲkによれば、トランジスタＱ３２が次段の出力信号Ｇk+1の活性化に応じてノードＮ２をＨレベルにするので、トランジスタＱ１が速やかにオフすると共に、トランジスタＱ２が速やかにオンになる。そのためクロック信号ＣＬＫ，／ＣＬＫの周波数が高い場合でも、出力信号Ｇkにおける誤信号の発生を防止でき、動作の高速化に寄与できる。
なお、トランジスタＱ３２がオンする間は、トランジスタＱ１４もオンになりノードＮ５はＬレベルになるので、トランジスタＱ７はオフになる。よってトランジスタＱ３２，Ｑ７を通しての貫通電流は生じない。よってトランジスタＱ３２のオン抵抗は小さく設定してもよい。
またトランジスタＱ３２のドレインの接続先は、第３電源端子Ｓ３ではなく、リセット端子ＲＳＴであってもよい。即ち、トランジスタＱ３２は、リセット端子ＲＳＴとノードＮ２との間にダイオード接続したものであってもよい。
次段の出力信号Ｇk+1（リセット信号）に応じてノードＮ２を充電するトランジスタＱ３２は、実施の形態１〜５に示した各単位シフトレジスタＳＲkにおけるノードＮ２の充電に用いてもよい（但し、実施の形態１の第６の変更例（図１１）を除く）。
［第８の変更例］
ここでは図１１（実施の形態１の第６の変更例）の回路と同様に、次段の出力信号Ｇk+1を受けることなく、セット状態からリセット状態に移行することが可能な変更例を示す。
図３１は、実施の形態６の第８の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、トランジスタＱ１４のゲートを出力端子ＯＵＴに接続させ、さらにノードＮ２と第１電源端子Ｓ１との間に、ゲートが出力端子ＯＵＴに接続したトランジスタＱ３３を設けたものである。なお、トランジスタＱ３３は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。
図３１の単位シフトレジスタＳＲkの動作を説明する。前段の出力信号Ｇk-1の活性化時における単位シフトレジスタＳＲkの動作は、図２４の回路と同様である。
即ち、前段の出力信号Ｇk-1がＨレベル（ＶＤＤ）になると、プルアップ駆動回路２１では、ノードＮ３０が昇圧されてトランジスタＱ３０が非飽和領域で動作し、ノードＮ１は素早く電位ＶＤＤのＨレベルになる。このときプルダウン駆動回路２２では、トランジスタＱ１２がオンするためノードＮ５はＨレベルになる。応じてトランジスタＱ７がオンするため、ノードＮ２，Ｎ３０はＬレベルになる。その結果、単位シフトレジスタＳＲは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態になる。
なおノードＮ３０がＬレベルになったときトランジスタＱ３０はオフするため、前段の出力信号Ｇk-1がＬレベルに戻っても、ノードＮ１はＨレベルに維持される。つまり単位シフトレジスタＳＲkはセット状態に維持される。
次にクロック信号ＣＬＫがＨレベルに変化すると、出力信号ＧkがＨレベル（ＶＤＤ）になる。するとトランジスタＱ１４がオンしてノードＮ５はＬレベルになり、トランジスタＱ７はオフになる。しかしこのときトランジスタＱ３３がオンになるため、ノードＮ２は低インピーダンスでＬレベルに維持され、トランジスタＱ２のオフ状態は維持される。
そしてクロック信号ＣＬＫがＬレベルになると、それに追随して出力信号Ｇkのレベルが低下する。出力信号Ｇkのレベルが充分下がるとトランジスタＱ３３がオフになり、ノードＮ２はトランジスタＱ６により充電されてＨレベルになる。応じてノードＮ３０がＨレベルになり、トランジスタＱ３０がオンするため、ノードＮ１はＬレベルになる。その結果、単位シフトレジスタＳＲは、トランジスタＱ１がオフ、トランジスタＱ２がオンのセット状態になる。
なお、ノードＮ２がＬレベルになったときトランジスタＱ１４がオフになるが、トランジスタＱ１３がオンするためノードＮ５はＬレベルに維持される。
このように図３１の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1を受けることなく、セット状態からリセット状態に移行することが可能である。従って、ゲート線駆動回路３０のレイアウト設計が容易になる。
また図３１の単位シフトレジスタＳＲkでも、図１１の回路と同様に、出力信号Ｇkが立ち下がる際、そのレベルが充分低くなってからノードＮ２がＨレベルに変化する。またノードＮ１は、ノードＮ２と共にノードＮ３０がＨレベルになりトランジスタＱ３０がオンすることで放電される。従って、トランジスタＱ１がオフになるタイミングは必ず出力信号Ｇkのレベルが充分に低くなった後になる。よって、クロック信号ＣＬＫ，／ＣＬＫの活性期間同士の間隔（図３７のΔｔ）が短くなっても、出力信号Ｇkの立ち下がり速度が低下することは無い。そのためトランジスタＱ２のオン抵抗を小さく（ゲート幅を広く）する必要もなく、回路面積の増大も抑えられる。
［第９の変更例］
図３１の回路では、ゲート線ＧＬkの非選択期間に、大きな振幅のノイズがゲート線ＧＬkに発生すると、それによりプルダウン駆動回路２２のトランジスタＱ３３がオンする。するとノードＮ２がＬレベルになり、トランジスタＱ２がオフするため、ゲート線ＧＬkが高インピーダンス状態になる。その結果、ゲート線ＧＬkのノイズが増して大きくなり、表示不良を発生させる場合がある。
ここでは、この問題を解決するために、上記の第５の変更例（図２８）の技術を、第８の変更例の回路に応用した例を示す。
図３２は、実施の形態６の第９の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkは、図３１の回路に対し、出力回路２０にトランジスタＱ１ＤＡ，Ｑ２ＤＡから成る回路を設けると共に、プルダウン駆動回路２２のトランジスタＱ１４，Ｑ３３のゲートをトランジスタＱ１ＤＡ，Ｑ２ＤＡ間の接続ノードに接続させたものである。
トランジスタＱ１ＤＡ，Ｑ２ＤＡは、それぞれ図２８のトランジスタＱ１Ｄ，Ｑ２Ｄと同様に設けられる。即ち、トランジスタＱ１ＤＡ，Ｑ２ＤＡ間の接続ノードを「ノードＮ３１」と定義すると、トランジスタＱ１ＤＡはノードＮ３１とクロック端子ＣＫとの間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ２ＤＡは、ノードＮ３１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。
よってトランジスタＱ１，Ｑ１ＤＡは互いに同様に動作し、またトランジスタＱ２，Ｑ２ＤＡも互いに同様に動作する。そのためノードＮ３１には、出力信号Ｇkとほぼ同じ波形の信号が現れる。従って、図３２の単位シフトレジスタＳＲkは、図３１の回路と同様に動作することができる。
本変更例の単位シフトレジスタＳＲkにおいて、ノードＮ３１はゲート線ＧＬkに接続していないため、ノードＮ３１の信号がゲート線ＧＬkのノイズの影響を受けることはない。トランジスタＱ３３はノードＮ３１の信号により制御されているため、ゲート線ＧＬkのノイズによりトランジスタＱ３３がオンすることは防止されており、上記の問題を解決することができる。
但し図３２の回路では、ノードＮ３１と出力端子ＯＵＴの立ち下がりタイミングが同じになるようにしなければ、図３１のように出力信号Ｇkの立ち下がり速度の低下を防止することができなくなる点に留意すべきである。
図３２においては、トランジスタＱ１４のゲートもノードＮ３１に接続させたが、図３１の回路と同様に出力端子ＯＵＴに接続させてもよい。その理由は、ゲート線ＧＬkの非選択期間では、ノードＮ５はトランジスタＱ１３によりＬレベルにされているため、トランジスタＱ１４がノイズによってオンしてもノードＮ５のレベルに変化は生じず、単位シフトレジスタＳＲkの誤動作は生じないからである。
なお、単位シフトレジスタＳＲkのノードＮ３１の信号を、次段の入力端子ＩＮに供給すれば、ゲート線ＧＬkのノイズにより次段のノードＮ１レベルが上昇することを防止でき、上記の第５の変更例（図２８）と同じ効果が得られることは明らかである。
［第１０の変更例］
図３３は、実施の形態６の第１０の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkは、上記の第９の変更例の回路（図３２）に、さらに第５の変更例（図２８）の技術を適用したものである。即ち、図３２の回路に対し、トランジスタＱ１Ｄ，Ｑ２Ｄから成るキャリー信号ＧＤkの生成回路を設けたものである。
出力端子ＯＵＴから出力される出力信号Ｇkは、ゲート線ＧＬkに供給される。キャリー信号出力端子ＯＵＴＤから出力されるキャリー信号ＧＤkは、次段の入力端子ＩＮに供給される。またノードＮ３１の信号は、プルダウン駆動回路２２のトランジスタＱ１４，Ｑ３３のゲートに供給される。
本変更例によれば、上記の第５の変更例（図２８）により得られる効果と、第９の変更例の回路（図３２）により得られる効果の双方を得ることができる。
なお、第９の変更例で説明したように、ノードＮ３１の信号と出力信号Ｇkの立ち下がりタイミングは同時であることが好ましい。通常、大きな負荷容量であるゲート線ＧＬkを駆動する出力信号Ｇkの立ち上がりは若干遅れる傾向にあるため、それに合わせてノードＮ３１の信号の立ち下がり速度が抑制されるように、トランジスタＱ１ＤＡの駆動能力は低く設定される。
一方、キャリー信号ＧＤkは次段のノードＮ１を高速で充電できることが好ましいため、トランジスタＱ１Ｄの駆動能力は高く設定される。つまり本変更例では、トランジスタＱ１Ｄのオン抵抗は、トランジスタＱ１ＤＡのオン抵抗よりも小さく設定される。
［第１１の変更例］
上記したように、図２４の単位シフトレジスタＳＲkでは、ゲート線ＧＬkの非選択時にプルアップ駆動回路２１のトランジスタＱ３０がオンしているため、そのとき１ライン前のゲート線ＧＬk-1に発生したノイズは、単位シフトレジスタＳＲkのノードＮ１に印加される。その影響でノードＮ１のレベルが上昇してトランジスタＱ１がオンになると、出力信号Ｇkの誤信号を生じさせるため問題となる。この問題の対策は第５の変更例でも示したが、ここではその問題を解決できる他の変更例を示す。
図３８は、実施の形態６の第１１の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、以下のトランジスタＱ３４〜Ｑ３６を設けたものである。トランジスタＱ３４は、ノードＮ１と第１電源端子Ｓ１との間に接続する。トランジスタＱ３４のゲートが接続するノードを「ノードＮ３２」と定義すると、トランジスタＱ３５は、第３電源端子Ｓ３とノードＮ３２との間に接続し、そのゲートはノードＮ２に接続される。トランジスタＱ３６は、ノードＮ３２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。なお、トランジスタＱ３５は第２電源端子Ｓ２とノードＮ３２との間に接続させてもよい。
図２５の信号波形図から分かるように、ノードＮ１の信号とノードＮ２の信号とはほぼ相補的な波形であるので、トランジスタＱ３５，Ｑ３６から成る回路は、トランジスタＱ３４のゲート（ノードＮ３２）に、ノードＮ１の信号を反転した信号を供給するように機能する。
単位シフトレジスタＳＲkがリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベル）のときは、トランジスタＱ３５がオン、トランジスタＱ３６がオフになり、ノードＮ３２はＨレベルになる。よってトランジスタＱ３４がオンになり、ノードＮ１は低インピーダンスでＬレベルになる。従って、ゲート線ＧＬk-1のノイズがノードＮ１に印加されても、ノードＮ１のレベルが上昇することが抑えられ、出力信号Ｇkの誤信号の発生を防止することができる。
またセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベル）になったときは、トランジスタＱ３５がオフ、トランジスタＱ３６がオンになり、ノードＮ３２はＬレベルになる。応じてトランジスタＱ３４はオフし、ノードＮ１は高インピーダンス（フローティング状態）でＨレベルになる。よって図２４の回路と同様に、出力信号Ｇkの立ち上がり時にノードＮ１は昇圧され、トランジスタＱ１を非飽和領域で動作させることができる。
なお、図３８の回路では、前段の出力信号Ｇk-1がＨレベルになったときにノードＮ１がＨレベルになるように、トランジスタＱ３０の駆動能力はトランジスタＱ３４よりも充分大きく設定される。またトランジスタＱ３５，Ｑ３６のサイズは、前段の出力信号Ｇk-1のレベル上昇とほぼ同時にトランジスタＱ３６がノードＮ３２をＬレベルにできるように、適切に決定される。
トランジスタＱ２のゲートは、ノードＮ３２に接続させてもよい。その場合、回路のレイアウト設計が容易になるが、ノードＮ３２の寄生容量が大きくなる分、ノードＮ３２のレベル遷移の速度が遅くなる点に留意すべきである。
またトランジスタＱ３５のゲートは、第２電源端子Ｓ２あるいは第３電源端子Ｓ３に接続させてもよい。図３８の場合に比べ、ノードＮ３２のＨレベルの電位がＶｔｈだけ高くなり、トランジスタＱ３４のオン抵抗を小さくできる。しかし、トランジスタＱ３５，Ｑ３６がレシオ型インバータになるため、単位シフトレジスタＳＲkがセット状態のときにトランジスタＱ３５，Ｑ３６を通して貫通電流が流れ、消費電力が若干増える。
＜実施の形態７＞
実施の形態７では、実施の形態６をシフト方向を変更可能なシフトレジスタに適用した例を示す。
図３４は実施の形態７に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図２４の回路に対し、信号のシフト方向を切り換えるための切換回路２４を設けたものである。図３４においては、図２１（実施の形態４の第２の変更例）で示したものと同じ構成の切換回路２４を用いている。
そして図２４では入力端子ＩＮに接続させていたトランジスタＱ１２のゲートとトランジスタＱ３０の電流電極をここでは切換回路２４の一方の出力端であるノードＮ８は接続させ、図２４ではリセット端子ＲＳＴに接続させていたトランジスタＱ１４のゲートをここでは切換回路２４のもう一方の出力端であるノードＮ９に接続させている。
実施の形態４の第２の変更例で説明したように、この切換回路２４によれば、順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）には、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ８に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ９に供給される。よって図３４の単位シフトレジスタＳＲkは図２４と等価になり、順方向シフトを行うことができる。
また逆方向シフト時（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒはＨレベル）には、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ９に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ８に供給される。この場合、図３４の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じてセット状態になり、前段の出力信号Ｇk-1の活性化に応じてリセット状態になるように動作するため、逆方向シフトを行うことができる。
また図３４の切換回路２４は、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位がＶＤＤ＋Ｖｔｈよりも低い場合でも、トランジスタＱ２７ｎ，Ｑ２７ｒを非飽和領域で動作させることができるという特徴を有している。そのため、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位がＶＤＤ＋Ｖｔｈよりも大きい場合や、トランジスタＱ２７ｎ，Ｑ２７ｒが飽和領域で動作しても問題が無い場合には、図１９に示した切換回路２４を用いてもよい。
また図３４では、図２４の回路に切換回路２４を適用した例を示したが、もちろん実施の形態６の第１〜第１１の変更例の回路に対しても適用することができる。
［第１の変更例］
図３５は実施の形態７の第１の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３４の回路に対し、切換回路２４のトランジスタＱ２７ｎをトランジスタＱ２８ｎ，Ｑ２９ｎに置き換えると共に、トランジスタＱ２７ｒをトランジスタＱ２８ｒ，Ｑ２９ｒに置き換えたものである。
図３５の如く、トランジスタＱ２８ｎは、第１電圧信号端子Ｔ１に接続したゲートを有し、ノードＮ１０（トランジスタＱ２５ｎのゲート）と第２電源端子Ｓ２との間に接続する。トランジスタＱ２９ｎは、第２電圧信号端子Ｔ２に接続したゲートを有し、ノードＮ１０と第１電源端子Ｓ１との間に接続する。
トランジスタＱ２８ｒは、第１電圧信号端子Ｔ１に接続したゲートを有し、ノードＮ１１（トランジスタＱ２５ｒのゲート）と第２電源端子Ｓ２との間に接続する。トランジスタＱ２９ｒは、第２電圧信号端子Ｔ２に接続したゲートを有し、ノードＮ１１と第１電源端子Ｓ１との間に接続する。
以下、図３５の切換回路２４の動作を説明する。順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）には、トランジスタＱ２８ｎがノードＮ１０を充電してＨレベルにし、トランジスタＱ２９ｒがノードＮ１１を放電してＬレベルにするので、トランジスタＱ２５ｎはオン状態、トランジスタＱ２５ｒはオフ状態になる。またトランジスタＱ２６ｎはオン状態、トランジスタＱ２６ｒはオフ状態になる。従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ８に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ９に供給される。つまり図３５の単位シフトレジスタＳＲkは図２４と等価になり、順方向シフトを行うことができる。
また前段の出力信号Ｇk-1が立ち上がるとき、トランジスタＱ２５ｎのゲート・チャネル間容量を介した結合によりノードＮ１０が昇圧される。このときトランジスタＱ２８ｎはオフになるため、ノードＮ１０はトランジスタＱ２５ｎを非飽和領域で動作させるのに充分なレベルにまで上昇する。
逆方向シフト時（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベル）には、トランジスタＱ２９ｎがノードＮ１０を放電してＬレベルにし、トランジスタＱ２８ｒがノードＮ１１を充電してＨレベルにするので、トランジスタＱ２５ｎはオフ状態、トランジスタＱ２５ｒはオン状態になる。またトランジスタＱ２６ｎはオフ状態、トランジスタＱ２６ｒはオン状態になる。従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ９に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ８に供給される。その結果、単位シフトレジスタＳＲkは逆方向シフトを行うことができるようになる。
また次段の出力信号Ｇk+1が立ち上がるとき、トランジスタＱ２５ｒのゲート・チャネル間容量を介した結合によりノードＮ１１が昇圧される。このときトランジスタＱ２９ｒはオフになるため、ノードＮ１１はトランジスタＱ２５ｒを飽和領域で動作させるのに充分なレベルまで上昇する。
このように図３５の切換回路２４では、図２１のものと同様に、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位がＶＤＤ＋Ｖｔｈよりも低い場合でも、トランジスタＱ２５ｎ，Ｑ２５ｒが非飽和領域で動作させることができる。
なお、本変更例に係る切換回路２４は、実施の形態４における切換回路２４としても用いることができる。
［第２の変更例］
図３６は実施の形態７の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３５の回路に対し、切換回路２４のトランジスタＱ２８ｎ，Ｑ２８ｒ，Ｑ２９ｎ，Ｑ２９ｒの接続構成を変更したものである。
図３６に示すように、本変更例では、トランジスタＱ２８ｎのドレインおよびトランジスタＱ２９ｎのソースを第１電圧信号端子Ｔ１に接続させている。またトランジスタＱ２８ｒのドレインおよびトランジスタＱ２９ｎのソースを第２電圧信号端子Ｔ２に接続させている。
このように構成された切換回路２４は、図３５の回路と同様に動作することができる。また、この切換回路２４にはハイ側電源電位ＶＤＤ１およびロー側電源電位ＶＳＳを供給する必要がないので、レイアウト設計が容易になるという利点がある。
＜実施の形態８＞
実施の形態７の単位シフトレジスタＳＲk（図３４〜図３６）では、ノードＮ１の充電が、トランジスタＱ２５ｎ，Ｑ３０の直列回路（順方向シフト時）あるいはトランジスタＱ２５ｒ，Ｑ３０の直列回路（逆方向シフト時）によって充電されるため、図２４の単位シフトレジスタＳＲkに比べ、その充電速度が遅くなる。実施の形態７の単位シフトレジスタＳＲkで、ノードＮ１の充電速度を図２４の回路と同等にするためには、トランジスタＱ２５ｎ，Ｑ２５ｒ，Ｑ３０それぞれのゲート幅を広く（図２４の場合の略２倍）にすればよいが、回路の形成面積の増大を招く。実施の形態８では、シフト方向を変更可能であり、且つ、回路面積の増大を抑えつつノードＮ１の充電速度の低下が抑制された単位シフトレジスタＳＲkを提案する。
図３９は、実施の形態８に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1をそれぞれ受ける第１および第２入力端子ＩＮ１，ＩＮ２と、シフト方向を制御する第１および第２電圧信号Ｖｎ，Ｖｒをそれぞれ受ける第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
図３９の単位シフトレジスタＳＲkにおいて、出力回路２０は、図２４と同様の構成のものである。つまり出力回路２０は、出力端子ＯＵＴにクロック信号ＣＬＫを供給するトランジスタＱ１と、非選択期間に出力端子ＯＵＴの放電を行うトランジスタＱ２とから成る。
プルダウン駆動回路２２も、図２４と同様に、トランジスタＱ６，Ｑ７から成るインバータと、インバータの入力端（ノードＮ５）に適切な信号を供給するトランジスタＱ１２〜Ｑ１４から成る入力回路により構成されるが、入力回路の構成が図２４の場合とは異なる。即ち、図３９の単位シフトレジスタＳＲkでは、トランジスタＱ１２は、第１電圧信号端子Ｔ１とノードＮ５との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ１４は、第２電圧信号端子Ｔ２とノードＮ５との間に接続され、そのゲートは第２入力端子ＩＮ２に接続される。トランジスタＱ１３は、図２４と同様に、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。トランジスタＱ１２，Ｑ１４は、トランジスタＱ１３よりもオン抵抗が充分小さく設定される。
従って、この入力回路は、順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）には、前段の出力信号Ｇk-1の活性化に応じてノードＮ５をＨレベルにし、次段の出力信号Ｇk+1の活性化に応じてノードＮ５をＬレベルに変化させる。逆方向シフト時（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベル）には、次段の出力信号Ｇk+1の活性化に応じてノードＮ５をＨレベルにし、前段の出力信号Ｇk-1の活性化に応じてノードＮ５をＬレベルに変化させる。
出力回路２０のトランジスタＱ２のゲートは、図２４と同様に、トランジスタＱ６，Ｑ７から成るインバータの出力端（プルダウン駆動回路２２の出力端）であるノードＮ２に接続される。
一方、プルアップ駆動回路２１は、以下のトランジスタＱ３０ｎ，Ｑ３０ｒ，Ｑ３１ｎ、Ｑ３１ｒ、Ｑ３７ｎ，Ｑ３７ｒによって構成される。トランジスタＱ３０ｎは、第１入力端子ＩＮ１とトランジスタＱ１のゲート（ノードＮ１）との間に接続する。トランジスタＱ３０ｎのゲートが接続するノードを「ノードＮ３０ｎ」と定義すると、トランジスタＱ３１ｎは、ノードＮ３０ｎとノードＮ２との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続される。トランジスタＱ３７ｎは、ノードＮ３０ｎと第１電圧信号端子Ｔ１との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続される。
トランジスタＱ３０ｒは、第２入力端子ＩＮ２とノードＮ１との間に接続する。トランジスタＱ３０ｒのゲートが接続するノードを「ノードＮ３０ｒ」と定義すると、トランジスタＱ３１ｒは、ノードＮ３０ｒとノードＮ２との間に接続し、そのゲートは第２電圧信号端子Ｔ２に接続される。トランジスタＱ３７ｒは、ノードＮ３０ｒと第２電圧信号端子Ｔ２との間に接続し、そのゲートは第１電圧信号端子Ｔ１に接続される。
順方向シフト時には、第１電圧信号ＶｎはＨレベル（ＶＤＤ）、第２電圧信号ＶｒはＬレベル（ＶＳＳ）なので、プルアップ駆動回路２１においては、トランジスタＱ３１ｎがオン、トランジスタＱ３１ｒがオフ、トランジスタＱ３７ｎがオフ、トランジスタＱ３７ｒがオンの状態となる。ノードＮ３０ｎがトランジスタＱ３１ｎを通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になるので、トランジスタＱ３０ｎはオンになる。またノードＮ３０ｒがオン状態のトランジスタＱ３７ｒによりＬレベル（ＶＳＳ）に維持されるため、トランジスタＱ３０ｒはオフに維持される。
プルダウン駆動回路２２においては、トランジスタＱ１２のドレイン（第１電圧信号端子Ｔ１）の電位はＶＤＤ、トランジスタＱ１４のソース（第２電圧信号端子Ｔ２）の電位はＶＳＳとなる。
この状態では、図３９の単位シフトレジスタＳＲkは、図２４と等価な回路となる（順方向シフトを行う間、トランジスタＱ３０ｒはオフに維持される）。即ち、トランジスタＱ３０ｎ，Ｑ３１ｎが、それぞれ図２４のトランジスタＱ３０，Ｑ３１と同様の動作を行い、トランジスタＱ３０ｒ，Ｑ３１ｒはオフ状態に維持される。従って、トランジスタＱ３０ｎは、前段の出力信号Ｇk-1の活性化に応じてノードＮ１を充電する第１充電回路として機能する。またトランジスタＱ３１ｎは、前段の出力信号Ｇk-1の活性化に先んじてノードＮ３０ｎを充電し、また前段の出力信号Ｇk-1の非活性化に先んじてノードＮ３０ｎを放電する第１充放電回路として機能する。
従って、順方向シフト時の単位シフトレジスタＳＲkは、第１入力端子ＩＮ１に供給される前段の出力信号Ｇk-1の活性化に応じてセット状態（トランジスタＱ１がオン、トランジスタＱ２がオフの状態）になり、第２入力端子ＩＮ２に供給される次段の出力信号Ｇk+1の活性化に応じてリセット状態（トランジスタＱ１がオフ、トランジスタＱ２がオン）になる。よって、当該単位シフトレジスタＳＲkは、順方向シフトを行う単位シフトレジスタとして機能する。
逆方向シフト時には、第１電圧信号ＶｎはＬレベル（ＶＳＳ）、第２電圧信号ＶｒはＨレベル（ＶＤＤ）なので、プルアップ駆動回路２１においては、トランジスタＱ３１ｎがオフ、トランジスタＱ３１ｒがオン、トランジスタＱ３７ｎがオン、トランジスタＱ３７ｒがオフの状態となる。ノードＮ３０ｒがトランジスタＱ３１ｒを通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になるので、トランジスタＱ３０ｒはオンになる。またノードＮ３０ｎがオン状態のトランジスタＱ３７ｎによりＬレベル（ＶＳＳ）に維持されるため、トランジスタＱ３０ｎはオフに維持される。
プルダウン駆動回路２２においては、トランジスタＱ１２のドレイン（第１電圧信号端子Ｔ１）の電位はＶＳＳ、トランジスタＱ１４のソース（第２電圧信号端子Ｔ２）の電位はＶＤＤとなる。
この状態の単位シフトレジスタＳＲkでは、順方向シフト時とは反対に、トランジスタＱ３０ｒ，Ｑ３１ｒが、それぞれ図２４のトランジスタＱ３０，Ｑ３１と同様の動作を行い、トランジスタＱ３０ｎ，Ｑ３１ｎはオフ状態に維持される。つまり、トランジスタＱ３０ｒは、次段の出力信号Ｇk+1の活性化に応じてノードＮ１を充電する第２充電回路として機能する。またトランジスタＱ３１ｒは、次段の出力信号Ｇk+1の活性化に先んじてノードＮ３０ｒを充電し、また次段の出力信号Ｇk+1の非活性化に先んじてノードＮ３０ｒを放電する第２充放電回路として機能する。
従って、逆方向シフト時の単位シフトレジスタＳＲは、第２入力端子ＩＮ２に供給される次段の出力信号Ｇk+1の活性化に応じてセット状態（トランジスタＱ１がオン、トランジスタＱ２がオフの状態）になり、第１入力端子ＩＮ１に供給される前段の出力信号Ｇk-1の活性化に応じてリセット状態（トランジスタＱ１がオフ、トランジスタＱ２がオン）になる。よって、当該単位シフトレジスタＳＲkは、逆方向シフトを行う単位シフトレジスタとして機能する。
本実施の形態の単位シフトレジスタＳＲkによれば、ノードＮ１の充電が、トランジスタＱ３０ｎ（順方向シフト時）あるいはトランジスタＱ３０ｒ（逆方向シフト時）の単一のトランジスタを通して行われるので、その充電速度は、実施の形態７の単位シフトレジスタＳＲk（図３４〜図３６）よりも速い（図２４の回路と同等である）。
また、実施の形態７よりも少数のトランジスタにより、双方向シフトを行う単位シフトレジスタＳＲkを構成することができる。例えば図３４（実施の形態７）の回路は、図２４の回路に対して６個のトランジスタを追加して構成されるが、本実施の形態に係る図３９の回路は、図２４の回路に対して３個のトランジスタを追加して構成できる。またノードＮ１の充電速度の低下が防止されているため、トランジスタＱ３０ｎ，Ｑ３０ｒのゲート幅を大きくする必要も無い（図２４のトランジスタＱ３０と同等でよい）。よって、回路の形成面積の増大も抑えられる。
［変更例］
図４０は、実施の形態８の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３９の回路に対し、トランジスタＱ３７ｎ，３７ｒのソースを、第１電源端子Ｓ１（ロー側電源電位ＶＳＳ）に接続させたものである。
この構成によっても、図３９の回路と同様の動作を行うことができる。但し、プルアップ駆動回路２１に、第１電源端子Ｓ１への接続配線を設けることが必要になる。
ＳＲ 単位シフトレジスタ、２０ 出力回路、２１ プルアップ駆動回路、２２ プルダウン駆動回路、２４ 切換回路、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、３３ 電圧発生回路。

Claims (23)

  1. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
    前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
    を備えるシフトレジスタ回路であって、
    前記プルアップ駆動回路が、
    前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
    前記入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する昇圧手段とを備え、
    前記第３トランジスタは、
    前記入力端子と前記第１ノードとの間に接続しており、
    前記昇圧手段は、
    前記入力信号の活性化に先んじて前記第３ノードを充電し、前記入力信号の非活性化に先んじて前記第３ノードを放電する充放電回路を含み、
    前記第３ノードの昇圧は、
    前記第３トランジスタの寄生容量により行われる
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路であって、
    前記充放電回路は、
    所定の電源端子に接続した制御電極を有し、
    前記第３ノードと前記第２ノードとの間に接続する第４トランジスタである
    ことを特徴とするシフトレジスタ回路。
  3. 請求項２記載のシフトレジスタ回路であって、
    前記プルダウン駆動回路は、
    前記入力信号が活性化してから一定時間だけ遅れて前記第２ノードを非活性レベルにする
    ことを特徴とするシフトレジスタ回路。
  4. 請求項１から請求項３のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    所定のリセット端子に入力されるリセット信号に応じて、前記第１ノードを放電する第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  5. 請求項１から請求項４のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    前記第１ノードの信号を反転した信号で制御され、前記第１ノードを放電する第６トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  6. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
    前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
    を備えるシフトレジスタ回路であって、
    前記プルアップ駆動回路が、
    前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
    前記入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する昇圧手段とを備え、
    前記昇圧手段は、
    前記入力信号の活性化に応じて前記第３ノードを充電する充電回路と、
    前記充電回路が前記第３ノードの充電を開始してから一定時間だけ遅れて前記第３ノードを昇圧する昇圧回路とを含み、
    前記充電回路は、
    前記第３ノードと前記入力端子との間に接続する第４トランジスタと、
    所定の電源端子に接続した制御電極を有し、前記第４トランジスタの制御電極と前記第２ノードとの間に接続する第５トランジスタとを備え、
    前記昇圧回路は、
    前記第２ノードを入力端とするインバータと、
    当該インバータの出力端である第４ノードと前記第３ノードとの間に接続する第１容量素子とを備える
    ことを特徴とするシフトレジスタ回路。
  7. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
    前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
    を備えるシフトレジスタ回路であって、
    前記プルアップ駆動回路が、
    前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
    前記入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する昇圧手段とを備え、
    前記昇圧手段は、
    前記入力信号の活性化に応じて前記第３ノードを充電する充電回路と、
    前記充電回路が前記第３ノードの充電を開始してから一定時間だけ遅れて前記第３ノードを昇圧する昇圧回路とを含み、
    前記充電回路は、
    所定の電源端子に接続した制御電極を有し、前記第３ノードと前記入力端子との間に接続する第４トランジスタであり、
    前記昇圧回路は、
    前記第２ノードを入力端とするインバータと、
    当該インバータの出力端である第４ノードと前記第３ノードとの間に接続する第１容量素子とを備え、
    前記インバータは、
    前記第４ノードを充電する第６トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成り、
    前記プルアップ駆動回路は、
    前記第６トランジスタの制御電極が接続する第５ノードと前記入力端子との間に接続し、前記電源端子に接続した制御電極を有する第８トランジスタと、
    前記第４ノードと前記第５ノードとの間に接続する第２容量素子とをさらに備える
    ことを特徴とするシフトレジスタ回路。
  8. 請求項６記載のシフトレジスタ回路であって、
    前記インバータは、
    前記第３ノードに接続した制御電極を有し、前記第４ノードを充電する第６トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成る
    ことを特徴とするシフトレジスタ回路。
  9. 請求項６記載のシフトレジスタ回路であって、
    前記インバータは、
    前記第４ノードを充電する第６トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第７トランジスタとから成り、
    前記プルアップ駆動回路は、
    前記第６トランジスタの制御電極が接続する第５ノードと前記入力端子との間に接続し、前記第４トランジスタの制御電極に接続した制御電極を有する第８トランジスタと、
    前記第４ノードと前記第５ノードとの間に接続する第２容量素子とをさらに備える
    ことを特徴とするシフトレジスタ回路。
  10. 請求項６または請求項８記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    制御電極が前記第１ノードに接続し、一方の電流電極が前記第３ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第９トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  11. 請求項９記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    制御電極が前記第１ノードに接続し、一方の電流電極が前記第３ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第９トランジスタと、
    制御電極が前記第１ノードに接続し、一方の電流電極が前記第５ノードに接続し、他方の電流電極に前記入力信号または前記入力信号と同相のクロック信号が供給される第１０トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
  12. 請求項７記載のシフトレジスタ回路であって、
    前記第４トランジスタの制御電極が接続する前記電源端子には、前記クロック信号の振幅に等しい電圧が供給され、
    前記第３トランジスタのドレインには、前記クロック信号の振幅よりも大きな電圧が供給されている
    ことを特徴とするシフトレジスタ回路。
  13. 請求項６、請求項８から請求項１１のいずれか一項に記載のシフトレジスタ回路であって、
    前記第５トランジスタの制御電極が接続する前記電源端子には、前記クロック信号の振幅に等しい電圧が供給され、
    前記第３トランジスタのドレインには、前記クロック信号の振幅よりも大きな電圧が供給されている
    ことを特徴とするシフトレジスタ回路。
  14. 請求項１２または請求項１３記載のシフトレジスタ回路であって、
    前記インバータには、電源として前記クロック信号の振幅よりも大きな電圧が供給されている
    ことを特徴とするシフトレジスタ回路。
  15. 請求項１２から請求項１４のいずれか一項に記載のシフトレジスタ回路であって、
    前記クロック信号の振幅よりも大きな電圧を生成する電圧発生回路をさらに備え、
    前記電圧発生回路は、
    生成した電圧を出力するための電圧出力端子と、
    所定の電源端子と前記電圧出力端子との間に直列接続した第１および第２の整流素子と、
    前記第１および第２の整流素子の間の接続ノードと所定のクロック信号が入力されるクロック入力端子との間に接続した容量素子とを含んでいる
    ことを特徴とするシフトレジスタ回路。
  16. 請求項６から請求項１５のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第１１トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  17. 請求項６から請求項１６のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    所定のリセット端子に入力されるリセット信号に応じて、前記第１ノードを放電する第１２トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  18. 請求項６から請求項１７のいずれか一項に記載のシフトレジスタ回路であって、
    プルダウン駆動回路は、
    前記第１ノードのレベルの活性化に応じて前記第２ノードを放電し、
    前記第１ノードのレベルの非活性化に応じて前記第２ノードを充電する
    ことを特徴とするシフトレジスタ回路。
  19. 請求項１から請求項１７のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルダウン駆動回路は、
    前記入力信号の活性化に応じて前記第２ノードを放電し、
    所定のリセット端子に入力されるリセット信号に応じて前記第２ノードを充電する
    ことを特徴とするシフトレジスタ回路。
  20. 請求項１から請求項１７のいずれか一項に記載のシフトレジスタ回路であって、
    前記プルダウン駆動回路は、
    前記入力信号の活性化および前記出力端子から出力される出力信号の活性化に応じて前記第２ノードを放電し、
    前記出力信号の非活性化に応じて前記第２ノードを充電する
    ことを特徴とするシフトレジスタ回路。
  21. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項１から請求項２０のいずれか一項に記載のシフトレジスタ回路であって、
    前段および後段の出力信号を受け、そのどちらを前記入力端子に供給するかを切り換え可能な切換回路をさらに備える
    ことを特徴とするシフトレジスタ回路。
  22. 第１および第２入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードの充放電を行うことで当該第１トランジスタを駆動するプルアップ駆動回路と、
    前記第２トランジスタの制御電極が接続する第２ノードの充放電を行うことで当該第２トランジスタを駆動するプルダウン駆動回路と
    を備え、信号のシフト方向を切り替え可能なシフトレジスタ回路であって、
    前記プルアップ駆動回路が、
    前記第１入力端子に入力される第１入力信号の活性化に応じて前記第１ノードを充電する第３トランジスタと、
    前記第１入力信号の活性化に応じて、前記第３トランジスタの制御電極が接続する第３ノードの電圧が前記第１入力信号の振幅よりも大きくなるように、当該第３ノードを昇圧する第１昇圧手段と、
    前記第２入力端子に入力される第２入力信号の活性化に応じて前記第１ノードを充電する第４トランジスタと、
    前記第２入力信号の活性化に応じて、前記第４トランジスタの制御電極が接続する第４ノードの電圧が前記第２入力信号の振幅よりも大きくなるように、当該第４ノードを昇圧する第２昇圧手段とを備え、
    シフト方向が第１方向のとき、前記第４トランジスタはオフに維持され、
    シフト方向が第２方向のとき、前記第３トランジスタはオフに維持され、
    前記第３トランジスタは、前記第１入力端子と前記第１ノードとの間に接続しており、
    前記第４トランジスタは、前記第２入力端子と前記第１ノードとの間に接続しており、
    前記第１昇圧手段は、
    シフト方向が前記第１方向のとき、前記第１入力信号の活性化に先んじて前記第３ノードを充電し、前記第１入力信号の非活性化に先んじて前記第３ノードを放電する第１充放電回路を含み、
    前記第３ノードの昇圧は、
    前記第１入力端子および前記第１ノードと前記第３ノードとの間の結合容量によって行われる
    前記第２昇圧手段は、
    シフト方向が前記第２方向のとき、前記第２入力信号の活性化に先んじて前記第４ノードを充電し、前記第２入力信号の非活性化に先んじて前記第４ノードを放電する第２充放電回路を含み、
    前記第４ノードの昇圧は、
    前記第２入力端子および前記第１ノードと前記第４ノードとの間の結合容量によって行われる
    ことを特徴とするシフトレジスタ回路。
  23. 請求項２２記載のシフトレジスタ回路であって、
    前記第１入力端子および前記第１ノードと前記第３ノードとの間の結合容量は、前記第３トランジスタの寄生容量であり、
    前記第２入力端子および前記第１ノードと前記第４ノードとの間の結合容量は、前記第４トランジスタの寄生容量である
    ことを特徴とするシフトレジスタ回路。
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