WO2014054518A1 - シフトレジスタ - Google Patents

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WO2014054518A1
WO2014054518A1 PCT/JP2013/076216 JP2013076216W WO2014054518A1 WO 2014054518 A1 WO2014054518 A1 WO 2014054518A1 JP 2013076216 W JP2013076216 W JP 2013076216W WO 2014054518 A1 WO2014054518 A1 WO 2014054518A1
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WO
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clock signal
gate
signal
clock
terminal
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PCT/JP2013/076216
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French (fr)
Inventor
佐々木　寧
村上　祐一郎
修司 西
Original Assignee
シャープ株式会社
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Publication date
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    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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    • G—PHYSICS
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to a shift register, and more particularly to a shift register provided in a gate driver (scanning signal line driving circuit) for driving a gate bus line (scanning signal line) of a display device.
  • a gate driver scanning signal line driving circuit
  • an active matrix type liquid crystal display device includes a liquid crystal panel including two substrates sandwiching a liquid crystal layer, and one of the two substrates has a plurality of gate bus lines (scanning lines).
  • Signal lines) and a plurality of source bus lines are arranged in a grid, and are arranged in a matrix corresponding to the intersections of the plurality of gate bus lines and the plurality of source bus lines.
  • a plurality of pixel forming portions are provided.
  • Each pixel forming unit includes a thin film transistor (TFT) that is a switching element in which a gate terminal is connected to a gate bus line passing through a corresponding intersection and a source terminal is connected to a source bus line passing through the intersection.
  • TFT thin film transistor
  • the other of the two substrates is provided with a common electrode that is a counter electrode provided in common to the plurality of pixel formation portions.
  • the active matrix liquid crystal display device further includes a gate driver (scanning signal line driving circuit) for driving the plurality of gate bus lines and a source driver (video signal line driving circuit) for driving the plurality of source bus lines. ) And are provided.
  • a video signal indicating a pixel value is transmitted by a source bus line, but each source bus line cannot transmit a video signal indicating a pixel value for a plurality of rows at a time (simultaneously). For this reason, the writing of the video signal to the pixel capacitors in the pixel formation portions arranged in the above-described matrix is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register including a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Then, by sequentially outputting active scanning signals from the plurality of stages, as described above, writing of video signals to the pixel capacitors is sequentially performed row by row.
  • a circuit constituting each stage of the shift register is also referred to as a “unit circuit”.
  • FIG. 39 (FIG. 1 of Japanese Patent Laid-Open No. 2002-8388) is a diagram showing an example of a circuit configuration of a conventional shift register.
  • FIG. 40 (FIG. 2 of Japanese Patent Laid-Open No. 2002-8388) is a signal waveform diagram for explaining the operation of this shift register.
  • node G1 a node connected to the gate terminal of the transistor T3 is precharged via the transistor T1. Thereby, the transistor T3 is turned on.
  • the potential of the node G1 greatly increases due to the bootstrap effect caused by the presence of the parasitic capacitance between the channel and the gate of the transistor T3.
  • a large voltage is applied to the gate terminal of the transistor T3, the transistor T3 becomes low impedance, and the high level potential of the clock signal ⁇ 1 appears as it is as the potential of the output signal Q1.
  • the transistor T2 is turned on, and the potential of the node G1 becomes the low level. As a result, the transistor T3 is turned off.
  • the threshold voltage drops twice (the source potential only rises to a potential lower than the drain potential by the threshold voltage). ) Occurs. For this reason, the possibility of malfunctioning increases.
  • the unit circuit in order to suppress the occurrence of the threshold voltage drop, it is conceivable to configure the unit circuit as shown in FIG. According to the configuration shown in FIG. 42, for example, when the signal UD is at a high level and the signal UDB is at a low level, considering the threshold voltage drop at the transistor T9, the node D (the thin film transistor T6 of the thin film transistor T6) in the precharge state is taken into account.
  • the potential of the node connected to the gate terminal is “VDD ⁇ Vth” (note that the potential of the high-level signal UD is VDD and the threshold voltage of the transistor Tr9 is Vth).
  • the present invention realizes a shift register having a simple configuration capable of switching the scanning order of gate bus lines and preventing malfunction caused by a drop in threshold voltage, and a display device including the same. With the goal.
  • 1st aspect of this invention has the structure which connected the unit circuit which consists of several transistors of the same conductivity type which has a control terminal, a 1st conduction
  • the unit circuit is An output terminal for outputting an output signal;
  • the control terminal is connected to the first node, the first conduction terminal is supplied with the first clock, and the second conduction terminal is composed of
  • the multi-phase clock signal is a three-phase clock signal composed of a first gate clock signal, a second gate clock signal, and a third gate clock signal that are out of phase by 120 degrees
  • first unit circuit the first gate clock signal is given as the first clock
  • second gate clock signal is given as the second clock
  • third gate clock signal is given as the third clock.
  • the second gate clock signal is given as the first clock
  • the third gate clock signal is given as the second clock
  • the first gate clock signal is given as the third clock
  • the third gate clock signal is given as the third clock.
  • the third gate clock signal is given as the first clock
  • the first gate clock signal is given as the second clock
  • second gate clock signal is given as the third clock. It is comprised so that it may be.
  • the shift operation is performed in the opposite direction when the pulse is repeatedly generated in the order of "one gate clock signal”.
  • the multi-phase clock signal is a four-phase clock signal composed of a first gate clock signal, a second gate clock signal, a third gate clock signal, and a fourth gate clock signal that are out of phase by 90 degrees,
  • the first unit circuit receives the first gate clock signal as the first clock, the second gate clock signal as the second clock, and the fourth gate clock signal as the third clock.
  • the second gate clock signal is given as the first clock
  • the third gate clock signal is given as the second clock
  • the first gate clock signal is given as the third clock.
  • the third gate clock signal is supplied as the first clock
  • the fourth gate clock signal is supplied as the second clock
  • the second gate clock signal is supplied as the third clock.
  • the fourth gate clock signal is given as the first clock
  • the first gate clock signal is given as the second clock
  • the third gate clock signal is given as the third clock. It is comprised so that it may be.
  • a pulse is repeatedly generated in the order of “the first gate clock signal, the second gate clock signal, the third gate clock signal, the fourth gate clock signal” and “the fourth gate clock signal, the second gate clock signal.
  • a shift operation is performed in the opposite direction when a pulse is repeatedly generated in the order of three-gate clock signal, second gate clock signal, and first gate clock signal.
  • the unit circuit is A fourth transistor in which the output signal of the previous stage is given to the control terminal and the first conduction terminal, and the second conduction terminal is connected to the first node; The output signal of the next stage is given to the control terminal and the first conduction terminal, and the second conduction terminal further includes one or both of the fifth transistor connected to the first node.
  • the unit circuit further includes a sixth transistor having a control terminal supplied with the first clock, a first conduction terminal connected to the first node, and a second conduction terminal connected to the output terminal.
  • the unit circuit is A seventh transistor in which the third clock is supplied to the control terminal, a first conduction terminal is connected to the output terminal, and a potential of the first potential power supply is given to the second conduction terminal; It further includes one or both of an eighth transistor having the control terminal supplied with the second clock, the first conduction terminal connected to the output terminal, and the second conduction terminal supplied with the potential of the first potential power supply. It is characterized by that.
  • the unit circuit is A ninth transistor in which an initialization signal is given to the control terminal, a first conduction terminal is connected to the output terminal, and a potential of the first potential power supply is given to the second conduction terminal; One or both of the tenth transistor is provided with the initialization signal applied to the control terminal, the first conduction terminal connected to the first node, and the second conduction terminal supplied with the potential of the first potential power supply. Including The initialization signal is commonly supplied to all unit circuits.
  • the unit circuit further includes an eleventh transistor that divides the first node into two regions of an input-side first node and an output-side first node;
  • a potential of a second potential power supply is applied to a control terminal, a first conduction terminal is connected to the input-side first node, and a second conduction terminal is connected to the output-side first node. It is comprised by these.
  • the unit circuit is A twelfth transistor having a first conduction terminal connected to the output terminal and a second conduction terminal supplied with the potential of the first potential power supply; A second node connected to a control terminal of the twelfth transistor; A control terminal is connected to the first node; a first conduction terminal is connected to the second node; and a thirteenth transistor to which the potential of the first potential power supply is applied to the second conduction terminal, A fourteenth transistor in which the second clock is applied to the control terminal, the potential of the second clock or the second potential power supply is applied to the first conduction terminal, and the second conduction terminal is connected to the second node; The third clock is applied to the control terminal, the third clock or the potential of the second potential power supply is applied to the first conduction terminal, and any of the fifteenth transistors connected to the second node is the second conduction terminal. Or one or both of them.
  • a clock signal that generates a pulse first is defined as a preceding clock signal
  • a clock signal that generates a pulse later is a subsequent clock signal.
  • the second half of the pulse output period for the preceding clock signal and the first half of the pulse output period for the subsequent clock signal overlap.
  • a start pulse for instructing the start of the shift operation a first start pulse for causing the shift operation to be performed in the forward direction and a second start pulse for causing the shift operation to be performed in the reverse direction are given. It is characterized by that.
  • a fourteenth aspect of the present invention is the thirteenth aspect of the present invention,
  • the unit circuit in the final stage corresponds to an output signal output from the added unit circuit when it is assumed that the unit circuit is added to the next stage of the final stage.
  • a signal is provided as the second start pulse;
  • the shift operation is performed in the reverse direction, the signal corresponding to the output signal output from the added unit circuit when it is assumed that the unit circuit is added to the first stage of the first stage unit circuit. Is provided as the first start pulse.
  • the final stage unit circuit further includes a fourth transistor in which the output signal of the previous stage is given to the control terminal and the first conduction terminal, and the second conduction terminal is connected to the first node
  • the unit circuit of the first stage further includes a fifth transistor in which the output signal of the next stage is given to the control terminal and the first conduction terminal, and the second conduction terminal is connected to the first node
  • Unit circuits other than the first stage and the last stage further include the fourth transistor and the fifth transistor.
  • the unit circuit constituting the shift register is provided with the third transistor that functions to supply the potential of the first clock to the output terminal in accordance with the potential of the first node. Yes.
  • the first transistor functions to supply the potential of the output signal of the previous stage to the first node according to the third clock
  • the second transistor functions as the potential of the output signal of the next stage according to the second clock.
  • the shift direction (the order in which the active output signals are output in the plurality of unit circuits constituting the shift register) is switched by appropriately applying a clock signal to each unit circuit. Is possible.
  • the shift direction of the shift register can be switched without using a shift direction switching signal (dedicated signal).
  • the scanning order of the scanning signal lines can be achieved without using a scanning order switching signal (dedicated signal). Can be switched.
  • the output signal of the previous stage is given to the first node via only one transistor (first transistor), and the output signal of the next stage is sent to the first node via only one transistor (second transistor).
  • a shift register that can switch the shift direction and can prevent a malfunction caused by a threshold voltage drop with a simple configuration.
  • a shift register that can switch the scanning order of the scanning signal lines of the display device and can prevent a malfunction due to a threshold voltage drop can be realized with a simple configuration.
  • the clock signal (gate clock signal) provided as the first clock, the second clock, and the third clock ) Are different from each other. Therefore, the shift direction of the shift register can be switched by changing the generation order of the three-phase clock signal pulses.
  • the shift direction of the shift register can be switched by changing the generation order of the pulses of the three-phase clock signal.
  • the clock signal (gate clock signal) provided as the first clock, the second clock, and the third clock ) Are different from each other. Therefore, the shift direction of the shift register can be switched by changing the generation order of the four-phase clock signal pulses.
  • the shift direction of the shift register can be switched by changing the generation order of the pulses of the four-phase clock signal.
  • the fourth transistor when the first node is precharged based on the output signal of the previous stage, the fourth transistor functions as an auxiliary transistor, and the first node is set based on the output signal of the next stage.
  • the fifth transistor When precharging, the fifth transistor functions as an auxiliary transistor. For this reason, the size of the first transistor and the second transistor can be reduced. Further, by reducing the size of the first transistor and the second transistor, the load on the clock signal line can be reduced.
  • the sixth transistor when the first clock goes high, the sixth transistor is turned on. As a result, the first node and the output terminal become conductive through the sixth transistor.
  • the influence of the parasitic capacitance of the third transistor on the potential of the first node is that the sixth node is in the on state due to the sixth transistor being turned on. This is significantly smaller than the effect on the potential. For this reason, when the first clock goes high during a period other than the period during which an active output signal should be output, the potential at the first node is pulled down to a low level, thereby preventing malfunction.
  • the potential of the output terminal is pulled to a low level each time the second clock pulse is generated and whenever the third clock pulse is generated. For this reason, generation
  • the potential of the first node and the potential of the output terminal can be set to low level based on the initialization signal at an appropriate timing. Thereby, generation
  • the eleventh transistor functions as a voltage dividing means, an increase in potential of the first node (input side first node) is suppressed. This prevents a voltage exceeding the breakdown voltage from being applied to the transistor connected to the first node (input side first node). This improves the reliability of the circuit.
  • the second node is charged through a period other than the period when the first node is at the high level, and the potential of the output terminal is pulled to the low level. . For this reason, generation
  • the charging period of the capacitive load connected to the output terminal is doubled compared to the case where a plurality of clock signals that do not overlap the pulse output periods are employed.
  • a shift register that can switch the shift direction and can prevent malfunction caused by a drop in threshold voltage can be realized with a simple configuration while suppressing an increase in circuit area.
  • an effect similar to any one of the first to twelfth aspects of the present invention is obtained with respect to a shift register that operates using two start pulses.
  • the first stage even if the second conduction terminal of the first transistor is at a high level, the first node is in a precharged state unless the third clock is at a high level. Must not.
  • the final stage even if the second conduction terminal of the second transistor is at a high level, the first node is not in a precharged state unless the second clock is at a high level. For this reason, even if the shift register is operated with one start pulse, it is possible to prevent a malfunction from occurring at the first stage during backward scanning and a malfunction from occurring at the final stage during forward scanning. Therefore, a shift register capable of switching the shift direction can be realized with a simpler configuration.
  • FIG. 1 is a circuit diagram showing a configuration of a unit circuit (configuration of one stage of a shift register) in an active matrix liquid crystal display device according to a first embodiment of the present invention. It is a block diagram which shows the whole structure of the liquid crystal display device in the said 1st Embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel formation unit in the first embodiment. It is a block diagram for demonstrating the structure of the gate driver in the said 1st Embodiment. It is a block diagram which shows the structure of the shift register in the gate driver in the said 1st Embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the gate driver when forward scanning is performed in the first embodiment.
  • the said 1st Embodiment it is a signal waveform diagram for demonstrating operation
  • it is a signal waveform diagram for demonstrating operation
  • it is a signal waveform diagram for demonstrating operation
  • It is a circuit diagram which shows the structure of the unit circuit in the 1st modification of the said 1st Embodiment. It is a block diagram which shows the whole structure of the liquid crystal display device in the 2nd modification of the said 1st Embodiment.
  • it is a signal waveform diagram for demonstrating operation
  • movement of the unit circuit when forward scanning is performed.
  • FIG. 1 It is a block diagram which shows the structure of the shift register in the gate driver in the 5th Embodiment of this invention.
  • it is a signal waveform diagram for demonstrating operation
  • FIG. 10 is a circuit diagram illustrating a configuration of a unit circuit at a first stage in a sixth embodiment of the present invention.
  • the said 6th Embodiment it is a circuit diagram which shows the structure of the unit circuit of the last stage.
  • the 1st modification of the said 6th Embodiment it is a circuit diagram which shows the structure of the unit circuit of the 1st stage.
  • the 1st modification of the said 6th Embodiment it is a circuit diagram which shows the structure of the unit circuit of the last stage.
  • the 2nd modification of the said 6th Embodiment it is a circuit diagram which shows the structure of the unit circuit of the 1st stage.
  • 29 is a circuit diagram showing a configuration of a unit circuit at the final stage in the second modification example of the sixth embodiment. It is a figure which shows an example of the circuit structure of the conventional shift register. It is a signal waveform diagram for demonstrating operation
  • the gate terminal (gate electrode) of the thin film transistor corresponds to the control terminal
  • the drain terminal (drain electrode) corresponds to the first conduction terminal
  • the source terminal (source electrode) corresponds to the second conduction terminal.
  • the higher of the drain and the source is called the drain.
  • the unit circuit constituting the shift register is composed of thin film transistors of the same conductivity type, and unless otherwise specified, the thin film transistor in the unit circuit is assumed to be an n-channel type (third modification of the third embodiment). Only in the example is the thin film transistor p-channel).
  • the thin film transistor in the unit circuit is an n-channel type, the low level power supply corresponds to the first potential power supply, and the high level power supply corresponds to the second potential power supply.
  • the thin film transistor in the unit circuit is a p-channel type
  • the low level power supply corresponds to the second potential power supply, and the high level power supply corresponds to the first potential power supply.
  • the state in which the component A is connected to the component B means that the component A is physically connected directly to the component B, and that the component A is another component. It includes the case where it is connected to the component B via
  • the “component” refers to, for example, a circuit, an element, a terminal, a node, a wiring, an electrode, or the like.
  • m and n are assumed to be integers of 2 or more.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device includes a display unit 100, a display control circuit 200, a source driver (video signal line driving circuit) 300, and a gate driver (scanning signal line driving circuit) 400.
  • the gate driver 400 is formed on the liquid crystal panel including the display portion 100 using any of amorphous silicon, polycrystalline silicon, microcrystalline silicon, and an oxide semiconductor. That is, in the present embodiment, the gate driver 400 and the display unit 100 are formed on the same substrate (an array substrate that is one of the two substrates constituting the liquid crystal panel).
  • oxide semiconductor for example, IGZO (InGaZnOx: indium gallium zinc oxide) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) as main components can be used.
  • IGZO InGaZnOx: indium gallium zinc oxide
  • the display unit 100 includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines (scanning signal lines), and intersections of the plurality of source bus lines and the plurality of gate bus lines.
  • a plurality of pixel forming portions provided in correspondence with each other and a storage capacitor line CS are included.
  • FIG. 3 is a circuit diagram illustrating a configuration of the pixel formation portion. As shown in FIG.
  • a thin film transistor (a gate electrode connected to a gate bus line GL passing through a corresponding intersection and a source electrode connected to a source bus line SL passing through the intersection) TFT) 10
  • pixel electrode 11 connected to the drain electrode of thin film transistor 10
  • common electrode EC and auxiliary capacitance line CS provided in common to the plurality of pixel formation portions
  • pixel electrode 11 and common electrode A liquid crystal capacitor 12 formed by the EC and an auxiliary capacitor 13 formed by the pixel electrode 11 and the auxiliary capacitor line CS are included. Further, the liquid crystal capacitor 12 and the auxiliary capacitor 13 form a pixel capacitor CP.
  • the display unit 100 includes m source bus lines and n gate bus lines. Further, in the display unit 100 of FIG. 2, only components corresponding to the gate bus lines GLk ⁇ 1 to GLk + 1 from the (k ⁇ 1) th row to the (k + 1) th row are shown.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, receives a digital video signal DV, a source control signal SC for controlling the operation of the source driver 300, A gate control signal GC for controlling the operation of the gate driver 400 is output.
  • the source control signal SC includes, for example, a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the gate control signal GC includes, for example, a gate start pulse signal and a gate clock signal.
  • the source driver 300 receives the digital video signal DV and the source control signal SC output from the display control circuit 200, and applies a driving video signal to each source bus line SL. At this time, the source driver 300 sequentially holds the digital video signal DV indicating the voltage to be applied to each source bus line SL at the timing when the pulse of the source clock signal is generated. The held digital video signal DV is converted into an analog voltage at the timing when the pulse of the latch strobe signal is generated. The converted analog voltage is simultaneously applied to all the source bus lines SL as a driving video signal. Based on the gate control signal GC output from the display control circuit 200, the gate driver 400 repeats application of an active scanning signal to each gate bus line GL with a period of one vertical scanning period.
  • the gate driver 400 includes a shift register 40 having a plurality of stages.
  • the display unit 100 has a pixel matrix of n rows ⁇ m columns, and each stage (unit circuit) of the shift register 40 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis. That is, the shift register 40 includes n unit circuits SR1 to SRn. The n unit circuits SR1 to SRn are connected in series with each other.
  • FIG. 5 is a block diagram showing a configuration of the shift register 40 in the gate driver 400.
  • the shift register 40 is composed of n unit circuits SR1 to SRn.
  • the shift register 40 has two gate start pulse signals (first gate start pulse signal ST1 and second gate start pulse signal ST2) and a three-phase gate clock signal as the gate control signal GC.
  • the three-phase gate clock signal includes a first gate clock signal CK1, a second gate clock signal CK2, and a third gate clock signal CK3.
  • Each unit circuit has an input terminal for receiving a clock signal CKa (hereinafter referred to as “first clock”), an input terminal for receiving a clock signal CKb (hereinafter referred to as “second clock”), and a clock signal.
  • An input terminal for receiving CKc (hereinafter referred to as “third clock”), an input terminal for receiving the first input signal IN1, an input terminal for receiving the second input signal IN2, and a scanning signal O are output. And an output terminal.
  • the gate clock signal alternately repeats the high-level power supply potential VDD and the low-level power supply potential VSS every predetermined period.
  • the gate clock signal is supplied to the shift register 40 as follows.
  • the first gate clock signal CK1 is given as the first clock CKa
  • the second gate clock signal CK2 is given as the second clock CKb
  • the third gate clock signal CK3 is given as the third clock CKc. It is done.
  • the second gate clock signal CK2 is given as the first clock CKa
  • the third gate clock signal CK3 is given as the second clock CKb
  • the first gate clock signal CK1 is given as the third clock CKc. It is done.
  • the third gate clock signal CK3 is given as the first clock CKa
  • the first gate clock signal CK1 is given as the second clock CKb
  • the second gate clock signal CK2 is given as the third clock CKc. It is done.
  • the same configuration as the configuration from the first stage SR1 to the third stage SR3 as described above is repeated three stages at a time.
  • the scanning signal O output from the previous stage is given as the first input signal IN1
  • the scanning signal O outputted from the next stage is given as the second input signal IN2.
  • the scanning signal O output from an arbitrary stage is supplied to the next stage as the first input signal IN1 and also supplied to the previous stage as the second input signal IN2 in addition to being supplied to the gate bus line GL.
  • the first gate start pulse signal ST1 is given as the first input signal IN1.
  • the second gate start pulse signal ST2 is given as the second input signal IN2.
  • the gate driver 400 in the present embodiment is configured to be able to switch the scanning order of the gate bus lines GL1 to GLn. Different operations are performed as follows depending on whether the forward scanning is performed or the backward scanning is performed.
  • the unit circuit corresponding to the gate bus line GL1 is defined as the first stage SR1
  • the unit circuit corresponding to the gate bus line GLn is defined as the nth stage (final). Stage) It is defined as SRn. Therefore, regardless of the scanning order, the “next stage” of a unit circuit means a unit circuit on the right side of the unit circuit in FIG. Similarly, “previous stage” of a unit circuit means a unit circuit on the left side of the unit circuit in FIG.
  • the first to third gate clock signals CK1 to CK3 having waveforms as shown in FIG.
  • the phase of the second gate clock signal CK2 is 120 degrees behind the phase of the first gate clock signal CK1
  • the phase of the third gate clock signal CK3 is 120 degrees ahead of the phase of the first gate clock signal CK1.
  • the first gate start pulse signal ST1 is raised at the timing when the third gate clock signal CK3 rises.
  • the third gate clock signal CK3 when the forward scanning is performed, “the third gate clock signal CK3, the first gate clock signal CK1, the second gate clock signal CK2”. In this order, three-phase gate clock signal pulses are generated.
  • the first to third gate clock signals CK1 to CK3 are supplied. Based on the above, pulses included in the first gate start pulse signal ST1 (this pulse is included in the scanning signal O output from each stage) are sequentially transferred from the first stage SR1 to the nth stage SRn. In response to the transfer of the pulses, the scanning signals O1 to On output from the stages SR1 to SRn of the shift register 40 sequentially become high level.
  • the scanning signals O1 to On that are sequentially set to the high level (active) for each horizontal scanning period are supplied to the gate bus lines GL1 to GLn in the display unit 100 (see the waveforms of O1 to On in FIG. 6). ).
  • first to third gate clock signals CK1 to CK3 having waveforms as shown in FIG.
  • the phase of the second gate clock signal CK2 is advanced by 120 degrees from the phase of the first gate clock signal CK1, and the phase of the third gate clock signal CK3 is delayed by 120 from the phase of the first gate clock signal CK1.
  • the second gate start pulse signal ST2 is raised at the timing when the first gate clock signal CK1 rises.
  • the first gate clock signal CK1, the third gate clock signal CK3, the second gate clock signal CK2 when the backward scanning is performed. In this order, three-phase gate clock signal pulses are generated.
  • the first to third gate clock signals CK1 to CK3 are supplied.
  • the pulses included in the second gate start pulse signal ST2 are sequentially transferred from the nth stage SRn to the first stage SR1.
  • the scanning signals On to O1 output from the stages SRn to SR1 of the shift register 40 sequentially become high level. In this way, scanning signals On to O1 that sequentially become high level (active) for each horizontal scanning period are applied to the gate bus lines GLn to GL1 in the display unit 100 (see waveforms of O1 to On in FIG. 7). ).
  • FIG. 1 is a circuit diagram showing a configuration of a unit circuit (configuration of one stage of the shift register 40) in the present embodiment.
  • this unit circuit includes three thin film transistors Tr1 to Tr3 and one capacitor (capacitance element) C1. Further, this unit circuit has five input terminals 41 to 45 and one output terminal 49. The output terminal 49 is connected to a capacitive load (gate bus line GL or the like). In FIG. 1, this state is represented by reference numeral 48.
  • An input terminal that receives the first input signal IN1 is denoted by reference numeral 41, and an input terminal that receives the second input signal IN2 is denoted by reference numeral 42.
  • An input terminal that receives the first clock CKa is denoted by reference numeral 43
  • an input terminal that receives the second clock CKb is denoted by reference numeral 44
  • an input terminal that receives the third clock CKc is denoted by reference numeral 45. Yes.
  • the drain terminal of the thin film transistor Tr1, the drain terminal of the thin film transistor Tr2, and the gate terminal of the thin film transistor Tr3 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “first node” for convenience.
  • This first node is denoted by the symbol NA.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the first node NA, and the source terminal is connected to the input terminal 41.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the first node NA, and the source terminal is connected to the input terminal.
  • the gate terminal is connected to the first node NA, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 49.
  • the capacitor C1 one end is connected to the first node NA and the other end is connected to the output terminal 49. In other words, the capacitor C1 is provided between the gate and the source of the thin film transistor Tr3.
  • the thin film transistor Tr1 applies the potential of the first input signal IN1 to the first node NA when the third clock CKc is at a high level.
  • the thin film transistor Tr2 applies the potential of the second input signal IN2 to the first node NA when the second clock CKb is at a high level.
  • the thin film transistor Tr3 applies the potential of the first clock CKa to the output terminal 49 when the potential of the first node NA is at a high level.
  • the capacitor CAP1 functions as a compensation capacitor for maintaining the potential of the first node NA at a high level during the period in which the gate bus line GL connected to the unit circuit is in a selected state (active state).
  • the first transistor is realized by the thin film transistor Tr1
  • the second transistor is realized by the thin film transistor Tr2
  • the third transistor is realized by the thin film transistor Tr3.
  • each stage (unit circuit) of the shift register 40 will be described with reference to FIG. 1, FIG. 8, and FIG. FIG. 8 is a signal waveform diagram when forward scanning is performed, and FIG. 9 is a signal waveform diagram when backward scanning is performed.
  • the period from the time point t1 to the time point t2 in FIGS. 8 and 9 is a period during which the gate bus line GL connected to the output terminal 49 of the unit circuit is to be selected (selection period).
  • the first clock CKa changes from the low level to the high level.
  • the potential of the output terminal 49 (the potential of the scanning signal O) increases as the potential of the input terminal 43 increases.
  • Parasitic capacitance exists between the gate and source and between the gate and drain of the thin film transistor Tr3.
  • a capacitor C1 is provided between the gate and source of the thin film transistor Tr3. For this reason, the potential of the first node NA rises as the potential of the output terminal 49 rises (the first node is bootstrapped).
  • the first clock CKa changes from the high level to the low level.
  • the potential of the output terminal 49 decreases to a low level as the potential of the input terminal 43 decreases.
  • the potential of the first node NA also decreases through the parasitic capacitance between the gate and source of the capacitor C1 and the thin film transistor Tr3 and between the gate and drain.
  • the second input signal IN2 changes from low level to high level
  • the second clock CKb changes from low level to high level.
  • the thin film transistor Tr2 is in an on state and the second input signal IN2 is at a high level, so that the first node NA is maintained in a precharged state.
  • the second clock CKb changes from the high level to the low level
  • the third clock CKc changes from the low level to the high level. Accordingly, the thin film transistor Tr2 is turned off and the thin film transistor Tr1 is turned on. Further, during the period from the time point t3 to the time point t4, the first input signal IN1 is at a low level. As described above, the potential of the first node NA becomes a low level during this period.
  • the first clock CKa changes from the low level to the high level.
  • the potential of the output terminal 49 (the potential of the scanning signal O) increases as the potential of the input terminal 43 increases.
  • Parasitic capacitance exists between the gate and source and between the gate and drain of the thin film transistor Tr3.
  • a capacitor C1 is provided between the gate and source of the thin film transistor Tr3. For this reason, the potential of the first node NA rises as the potential of the output terminal 49 rises (the first node is bootstrapped).
  • the first clock CKa changes from the high level to the low level.
  • the potential of the output terminal 49 decreases to a low level as the potential of the input terminal 43 decreases.
  • the potential of the first node NA also decreases through the parasitic capacitance between the gate and source of the capacitor C1 and the thin film transistor Tr3 and between the gate and drain.
  • the first input signal IN1 changes from low level to high level
  • the third clock CKc changes from low level to high level.
  • the thin film transistor Tr1 is in an on state and the first input signal IN1 is at a high level, so that the first node NA is maintained in a precharged state.
  • the third clock CKc changes from the high level to the low level
  • the second clock CKb changes from the low level to the high level. Accordingly, the thin film transistor Tr1 is turned off and the thin film transistor Tr2 is turned on. Further, during the period from the time point t3 to the time point t4, the second input signal IN2 is at a low level. As described above, the potential of the first node NA becomes a low level during this period.
  • FIG. 6 is a signal waveform diagram when forward scanning is performed
  • FIG. 7 is a signal waveform diagram when backward scanning is performed.
  • NAi means the first node NA of the i-th stage of the shift register 40
  • Oi means a scanning signal output from the i-th stage of the shift register 40 (i represents It is an integer of 1 or more and n or less).
  • the potential of the scanning signal O2 output from the second stage SR2 rises to the high-level power supply potential VDD where no threshold voltage drop has occurred.
  • the first node NA3 of the third stage SR3 is precharged.
  • the potential of the first node NA1 of the first stage SR1 decreases.
  • the third gate clock signal CK3 rises, the potential of the scanning signal O3 output from the third stage SR3 rises to the potential VDD of the high-level power supply where no threshold voltage drop has occurred.
  • the first node NA4 of the fourth stage SR4 is precharged.
  • the potential of the first node NA1 of the first stage SR1 falls to the low level.
  • the second gate clock signal CK2 falls at this time, the potential of the first node NA2 of the second stage SR2 decreases.
  • the first stage SR1 to the nth stage The scanning signals O1 to On output from SRn sequentially become high level for a predetermined period.
  • a signal corresponding to the scanning signal output from the added unit circuit is the first.
  • the two-gate start pulse signal ST2 may be applied to the nth stage.
  • the potential of the scanning signal On-1 output from the (n-1) th stage SRn-1 rises to the potential VDD of the high-level power supply where no threshold voltage drop occurs.
  • the first node NAn-2 of the (n-2) th stage SRn-2 is precharged (not shown).
  • the third gate clock signal CK3 falls, the potential of the first node NAn of the n-th stage SRn decreases.
  • the potential of the scanning signal On-2 output from the (n ⁇ 2) th stage SRn-2 rises to the potential VDD of the high-level power supply where no threshold voltage drop has occurred. (Not shown).
  • the first node NAn-3 of the n-3th stage SRn-3 is precharged (not shown).
  • the potential of the first node NAn of the n-th stage SRn is lowered to the low level.
  • the second gate clock signal CK2 falls at this time, the potential of the first node NAn-1 of the (n-1) th stage SRn-1 decreases.
  • Scan signals On to O1 output from SR1 are sequentially set to a high level for a predetermined period.
  • the signal corresponding to the scanning signal output from the added unit circuit is the first gate start pulse signal ST1. May be given in the first stage.
  • each stage (unit circuit) is used as the first clock CKa.
  • a thin film transistor Tr3 having a drain terminal to which one of the three-phase clock signals is applied and a source terminal connected to the output terminal 49, a gate terminal to which the other one of the three-phase clock signals is applied as the third clock CKc, and the previous stage
  • the thin film transistor Tr1 having a source terminal to which a scanning signal (first input signal IN1) output from the gate is supplied, the gate terminal to which the remaining one of the three-phase clock signals is supplied as the second clock CKb, and the next stage are output Thin film transistor having a source terminal to which a scanning signal (second input signal IN2) is applied It is constituted by a r2.
  • the drain terminal of the thin film transistor Tr1, the drain terminal of the thin film transistor Tr2, and the gate terminal of the thin film transistor Tr3 are connected to each other in a certain region (first node NA).
  • the gate clock signals given as the first clock CKa, the second clock CKb, and the third clock CKc are different from each other (see FIG. 5). Since the shift register 40 is configured as described above, the generation order of the pulses of the first to third gate clock signals CK1 to CK3 and the gate start pulse signal (first gate start pulse signal ST1, second gate start pulse signal).
  • the scanning order of the gate bus lines GL1 to GLn can be switched. That is, unlike the conventional configuration, the scanning order of the gate bus lines GL1 to GLn can be switched without using a scanning order switching signal (dedicated signal). Therefore, a shift register can be realized with a simple circuit configuration.
  • the thin film transistor Tr3 for controlling the output of the scanning signal O and the input terminals 41 and 42 to which the input signals (first input signal IN1, second input signal IN2) are applied, the thin film transistor is 1 There are only pieces.
  • the bootstrap effect resulting from the presence of the parasitic capacitance of the thin film transistor Tr3 and the increase in the potential of the first clock CKa. Can greatly increase the potential.
  • the high level potential of the clock signal can be output as it is from the output terminal 49 without dropping the threshold voltage. For this reason, the occurrence of malfunction due to the threshold voltage drop is suppressed.
  • FIG. 10 is a circuit diagram showing a configuration of a unit circuit in the first modification of the first embodiment.
  • the capacitor C1 is provided between the gate and the source of the thin film transistor Tr3.
  • the capacitor C1 may be omitted.
  • by providing the capacitor C1 it is possible to further increase the potential of the first node NA and lower the output (output of the scanning signal O).
  • FIG. 11 is a block diagram illustrating an overall configuration of a liquid crystal display device according to a second modification of the first embodiment.
  • a gate driver 400a for driving the odd-numbered gate bus lines is provided on one side of the display unit 100
  • a gate driver 400b for driving the even-numbered gate bus lines is provided on the display unit. 100 is provided on the other side.
  • the gate driver 400a includes a shift register 40a, and the operation of the gate driver 400a is controlled by a gate control signal GCa.
  • the gate driver 400b includes a shift register 40b, and the operation of the gate driver 400b is controlled by a gate control signal GCb.
  • the gate driver 400a has two gate start pulse signals (first gate start pulse signal ST1 and second gate start pulse signal ST2) and three clock signals (first gate clock signal CK1 and first gate clock signal CK1) as the gate control signal GCa. 3 gate clock signal CK3 and fifth gate clock signal CK5).
  • the gate driver 400b has two gate start pulse signals (third gate start pulse signal ST3 and fourth gate start pulse signal ST4) and three clock signals (second gate clock signal CK2 and second gate clock signal CK2) as the gate control signal GCb. 4 gate clock signal CK4 and sixth gate clock signal CK6).
  • the gate bus lines need to be alternately selected between the gate driver 400a and the gate driver 400b.
  • the clock signal included in the gate control signal GCa and the clock signal included in the gate control signal GCb are alternately set to the high level every predetermined period as shown in FIG.
  • the potential of the first node NA in the unit circuit included in the shift register 40a and the potential of the first node NA in the unit circuit included in the shift register 40b are alternately increased by the bootstrap effect.
  • scanning signals On to O1 that sequentially become high level (active) for each horizontal scanning period are applied to the gate bus lines GLn to GL1 in the display unit 100 (FIG. 12). (Refer to the waveforms of O1 to On).
  • each shift register is connected to half the number of gate bus lines out of the entire gate bus lines. For this reason, a unit circuit (a circuit for one stage of the shift register) may be formed in a region corresponding to two gate bus lines. Therefore, the shift register area per one side of the panel can be reduced as compared with the configuration in which the gate driver is provided only on one side of the display portion 100.
  • embodiments other than the first embodiment and the respective modified examples may be configured to include gate drivers on both one side and the other side of the display unit 100 in the same manner as the present modified example.
  • FIG. 13 is a circuit diagram showing a configuration of a unit circuit in the present embodiment.
  • the unit circuit is provided with thin film transistors Tr4 and Tr5 in addition to the components in the first embodiment shown in FIG.
  • the thin film transistor Tr4 the gate terminal and the drain terminal are connected to the input terminal 41, and the source terminal is connected to the first node NA.
  • the gate terminal and the drain terminal are connected to the input terminal 42, and the source terminal is connected to the first node NA.
  • the thin film transistor Tr4 gives the potential of the first input signal IN1 to the first node NA when the first input signal IN1 is at a high level.
  • the thin film transistor Tr5 gives the potential of the second input signal IN2 to the first node NA when the second input signal IN2 is at a high level.
  • the fourth transistor is realized by the thin film transistor Tr4, and the fifth transistor is realized by the thin film transistor Tr5.
  • the unit circuit precharges the first node NA as follows.
  • the precharge start time time t0 in FIG. 8
  • the first input signal IN1 changes from the low level to the high level.
  • the thin film transistor Tr4 is turned on.
  • the third clock CKc changes from the low level to the high level.
  • the thin film transistor Tr1 is turned on.
  • the thin film transistor Tr1 and the thin film transistor Tr4 are turned on and the first input signal IN1 becomes high level.
  • the first node NA is precharged via the thin film transistors Tr1 and Tr4 based on the potential of the first input signal IN1.
  • the unit circuit precharges the first node NA as follows.
  • the precharge start time time t0 in FIG. 9
  • the second input signal IN2 changes from the low level to the high level.
  • the thin film transistor Tr5 is turned on.
  • the second clock CKb changes from the low level to the high level.
  • the thin film transistor Tr2 is turned on.
  • the thin film transistor Tr2 and the thin film transistor Tr5 are turned on and the second input signal IN2 is set to the high level.
  • the first node NA is precharged via the thin film transistors Tr2 and Tr5 based on the potential of the second input signal IN2.
  • the size of the thin film transistor can be reduced as compared with the first embodiment.
  • the output terminal 49 is connected to a capacitive load (such as the gate bus line GL).
  • the size of the thin film transistor Tr3 needs to be sufficiently large.
  • a capacitor C1 is provided between the gate and source of the thin film transistor Tr3. From the above, considering the capacity of the first node NA, it is necessary to sufficiently increase the size of the thin film transistors Tr1 and Tr2 in order to sufficiently charge the first node NA. .
  • the first node NA is precharged via the two thin film transistors Tr1 and Tr4 during forward scanning, and the first node NA is 2 during backward scanning.
  • Precharge is performed via two thin film transistors Tr2 and Tr5.
  • the thin film transistor Tr4 functions as an auxiliary transistor of the thin film transistor Tr1
  • the thin film transistor Tr5 functions as an auxiliary transistor of the thin film transistor Tr2.
  • the size of the thin film transistors Tr1 and Tr2 can be reduced. Further, by reducing the size of the thin film transistors Tr1 and Tr2, it is possible to reduce the load on the clock signal line. Further, since the thin film transistors Tr4 and Tr5 are turned on only once in one vertical scanning period, they are hardly deteriorated. Therefore, it is not necessary to increase the size of the thin film transistors Tr4 and Tr5.
  • both the first input signal IN1 and the third clock CKc are at a high level, or both the second input signal IN2 and the second clock CKb are at a high level.
  • a through current flows in the circuit.
  • the first input signal IN1 is supplied to the source terminal of the thin film transistor Tr1
  • the second input signal IN2 is supplied to the source terminal of the thin film transistor Tr2. Yes. For this reason, generation
  • FIG. 15 is a circuit diagram showing a configuration of a unit circuit in a modification of the second embodiment.
  • the first node NA is in a floating state while both the second clock CKb and the third clock CKc are at a low level. Therefore, even in a period other than the selection period (the period between t1 and t2 in FIGS. 8 and 9), when the first clock CKa changes from the low level to the high level, the thin film transistor Tr3 has a parasitic capacitance. The potential of the first node NA rises. As a result, when the thin film transistor Tr3 is turned on, the potential of the output terminal 49 can rise because the first clock CKa is at a high level. For this reason, there is a concern about the occurrence of malfunction.
  • a thin film transistor Tr6 is provided in the unit circuit.
  • the gate terminal is connected to the input terminal 43
  • the drain terminal is connected to the first node NA
  • the source terminal is connected to the output terminal 49.
  • a sixth transistor is realized by the thin film transistor Tr6.
  • the thin film transistor Tr6 when the first clock CKa becomes high level, the thin film transistor Tr6 is turned on. As a result, the first node NA and the output terminal 49 are brought into conduction through the thin film transistor Tr6.
  • the output terminal 49 is connected to the gate bus line GL, the load on the gate bus line GL is very large compared to the wiring in the unit circuit. For this reason, the influence of the parasitic capacitance of the thin film transistor Tr3 on the potential of the first node NA is significantly smaller than the influence on the potential of the first node NA due to the thin film transistor Tr6 being turned on.
  • the first clock CKa when the first clock CKa is at a high level during a period other than the selection period, the potential of the output terminal 49 (the potential of the scanning signal O) is at a low level, so the potential at the first node NA is low. Be drawn to the level.
  • the first clock CKa becomes high level during the selection period, the potential of the first node NA is high level, and the potential of the output terminal 49 also becomes high level. Therefore, the thin film transistor Tr6 is provided. No malfunction occurs.
  • the thin film transistor Tr6 (the gate terminal is connected to the input terminal 43, the drain terminal is connected to the first node NA, and the source terminal is connected to the output terminal 49 is the same as in the present modification.
  • a unit circuit may be provided with a connected thin film transistor).
  • the gate control signal GC includes two gate start pulse signals (first gate start pulse signal ST1 and second gate start pulse signal ST2) and a three-phase gate clock signal (first gate clock signal).
  • the initialization signal INIT is supplied from the display control circuit 200 to the gate driver 400.
  • the initialization signal INIT is given in common to all unit circuits in the shift register 40.
  • FIG. 16 is a circuit diagram showing a configuration of a unit circuit in the present embodiment.
  • the unit circuit is provided with thin film transistors Tr7, Tr8, Tr9, and Tr10 and an input terminal 46 in addition to the components in the modification of the second embodiment shown in FIG. .
  • the thin film transistor Tr7 the gate terminal is connected to the input terminal 45, the drain terminal is connected to the output terminal 49, and the potential VSS of the low level power supply is applied to the source terminal.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 49, and the potential VSS of the low level power supply is applied to the source terminal.
  • the gate terminal is connected to the input terminal 46, the drain terminal is connected to the output terminal 49, and the potential VSS of the low level power supply is applied to the source terminal.
  • the gate terminal is connected to the input terminal 46, the drain terminal is connected to the first node NA, and the potential VSS of the low level power supply is applied to the source terminal.
  • the input terminal 46 is given an initialization signal INIT.
  • the thin film transistor Tr7 changes the potential of the output terminal 49 toward the low level when the third clock CKc is at the high level.
  • the thin film transistor Tr8 changes the potential of the output terminal 49 toward the low level when the second clock CKb is at the high level.
  • the thin film transistor Tr9 changes the potential of the output terminal 49 toward the low level when the initialization signal INIT is at the high level.
  • the thin film transistor Tr10 changes the potential of the first node NA toward the low level when the initialization signal INIT is at the high level.
  • the seventh transistor is realized by the thin film transistor Tr7
  • the eighth transistor is realized by the thin film transistor Tr8
  • the ninth transistor is realized by the thin film transistor Tr9
  • the tenth transistor is realized by the thin film transistor Tr10.
  • the initialization signal INIT is set to a high level at an appropriate timing for the purpose of setting the shift register 40 in an initial state, and is set to a low level in other periods.
  • the initialization signal INIT is at a low level, the thin film transistors Tr9 and Tr10 are in an off state.
  • the initialization signal INIT changes from the low level to the high level, the thin film transistors Tr9 and Tr10 are turned on.
  • the potential of the output terminal 49 (the potential of the scanning signal O) is pulled to a low level.
  • the thin film transistor Tr10 When the thin film transistor Tr10 is turned on, the potential of the first node NA is pulled to a low level.
  • the unit circuit is initialized as described above. Further, as described above, the initialization signal INIT is commonly applied to all unit circuits in the shift register 40, so that the entire shift register is initialized. Note that the thin film transistors Tr9 and Tr10 functioning as the initialization transistors may be both provided as in the present embodiment, or only one of them may be provided.
  • the thin film transistor Tr8 is turned on when the second clock CKb becomes high level, and the thin film transistor Tr7 is turned on when the third clock CKc becomes high level.
  • the thin film transistor Tr8 is turned on, the potential of the output terminal 49 is pulled to a low level.
  • the thin film transistor Tr7 is turned on, the potential of the output terminal 49 is pulled to a low level. Since the duty ratio of the second clock CKb and the duty ratio of the third clock CKc are 1/3, the potential of the scanning signal O is pulled to a low level at any time. Note that both the thin film transistors Tr7 and Tr8 for pulling the potential of the scanning signal O to a low level may be provided as in this embodiment, or only one of them may be provided.
  • FIG. 17 is a circuit diagram showing a configuration of a unit circuit in a first modification of the third embodiment.
  • the unit circuit is provided with a thin film transistor Tr11 in addition to the components in the third embodiment shown in FIG.
  • the thin film transistor Tr11 By providing the thin film transistor Tr11, the first node NA is divided into two regions of the input side first node NAin and the output side first node NAout in the present modification.
  • the potential VDD of the high level power supply is applied to the gate terminal, the drain terminal is connected to the input side first node NAin, and the source terminal is connected to the output side first node NAout.
  • the eleventh transistor is realized by the thin film transistor Tr11.
  • the input side first nodes NAin are connected to each other.
  • the gate terminal of the thin film transistor Tr3, one end of the capacitor C1, and the source terminal of the thin film transistor Tr11 are connected to each other at the output-side first node NAout.
  • the potential of the first node NA is extremely high due to the bootstrap effect described above during the selection period (period between t1 and t2 in FIGS. 8 and 9). Become. For this reason, for example, a voltage exceeding the breakdown voltage (a limit voltage that does not cause dielectric breakdown) can be applied between the gate and drain of the thin film transistor Tr6 or between the source and drain. The same applies to the thin film transistors Tr1, Tr2, Tr4, Tr5, and Tr10. When a voltage exceeding the withstand voltage is applied to the thin film transistor, the thin film transistor is deteriorated or destroyed, and the reliability of the circuit is lowered.
  • the breakdown voltage a limit voltage that does not cause dielectric breakdown
  • the thin film transistor Tr11 functions as a voltage dividing unit, and an increase in the potential of the input side first node NAin is suppressed during the selection period.
  • the threshold voltage of the thin film transistor Tr11 is Vth
  • the potential of the input first node NAin in the selection period is “VDD ⁇ Vth”.
  • the embodiments other than the third embodiment and each modified example are also provided with a thin film transistor Tr11 as a voltage dividing means for preventing deterioration and destruction of the thin film transistor in the unit circuit, as in this modified example. May be.
  • FIG. 18 is a circuit diagram showing a configuration of a unit circuit in a second modification of the third embodiment.
  • the unit circuit is provided with thin film transistors Tr12 to Tr16 in place of the thin film transistors Tr7 to Tr9.
  • the gate terminal of the thin film transistor Tr12, the drain terminal of the thin film transistor Tr13, the source terminal of the thin film transistor Tr14, the source terminal of the thin film transistor Tr15, and the source terminal of the thin film transistor Tr16 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “second node” for convenience.
  • the second node is denoted by reference numeral NB.
  • the gate terminal is connected to the second node NB, the drain terminal is connected to the output terminal 49, and the potential VSS of the low-level power supply is applied to the source terminal.
  • the gate terminal is connected to the first node NA, the drain terminal is connected to the second node NB, and the potential VSS of the low level power supply is applied to the source terminal.
  • the gate terminal is connected to the input terminal 44, the drain terminal is supplied with the potential VDD of the high level power supply, and the source terminal is connected to the second node NB via the resistor R1.
  • the gate terminal is connected to the input terminal 45, the potential VDD of the high level power supply is applied to the drain terminal, and the source terminal is connected to the second node NB via the resistor R2.
  • the gate terminal is connected to the input terminal 46, the drain terminal is supplied with the potential VDD of the high level power supply, and the source terminal is connected to the second node NB.
  • the twelfth transistor is realized by the thin film transistor Tr12
  • the thirteenth transistor is realized by the thin film transistor Tr13
  • the fourteenth transistor is realized by the thin film transistor Tr14
  • the fifteenth transistor is realized by the thin film transistor Tr15.
  • the output terminal 49 may be in a floating state during a period in which both the second clock CKb and the third clock CKc are at a low level.
  • the second clock CKb is at a high level
  • the third clock CKc is in a period during which the thin film transistor Tr14 is in an on state.
  • charges are accumulated in the second node NB during the period in which the thin film transistor Tr15 is in the on state.
  • the thin film transistor Tr12 is turned on even during a period in which both the second clock CKb and the third clock CKc are at a low level, and as a result, the output terminal 49 is prevented from being in a floating state. As described above, the occurrence of malfunction due to noise or the like is effectively suppressed.
  • the selection period period between t1 and t2 in FIGS. 8 and 9
  • the first node NA is at a high level and the thin film transistor Tr13 is turned on, so that the potential of the second node NB is pulled to a low level. It is.
  • the configuration may be such that the resistors R1 and R2 are not provided, and the size of the thin film transistors Tr14 and Tr15 may be sufficiently smaller than the size of the thin film transistor Tr13. Further, instead of the configuration shown in FIG. 19, a configuration in which the thin film transistors Tr14 and Tr15 are diode-connected as shown in FIG. 20 may be adopted.
  • the potentials of the first nodes NA1 to NAn of the first stage SR1 to the nth stage SRn are successively lowered by the bootstrap effect. Accordingly, the scanning signals O1 to On output from the first stage SR1 to the nth stage SRn sequentially become low level for a predetermined period. Further, when reverse scanning is performed, as shown in FIG. 23, the potentials of the first nodes NAn to NA1 of the n-th stage SRn to the first-stage SR1 are greatly reduced sequentially by the bootstrap effect. Thus, the scanning signals On to O1 output from the n-th stage SRn to the first-stage SR1 sequentially become low level for each predetermined period.
  • p-channel transistors can also be employed as thin film transistors in each unit circuit in the same manner as in this modification for embodiments other than the third embodiment and each modification.
  • each stage (unit circuit) of the shift register 40 during forward scanning will be described with reference to FIG.
  • the same operation as in the first embodiment is performed.
  • the first clock CKa changes from the low level to the high level.
  • the third clock CKc is maintained at a high level, but the first input signal IN1 is also maintained at a high level.
  • the thin film transistor Tr3 is on.
  • the potential of the output terminal 49 increases as the potential of the input terminal 43 increases.
  • the third clock CKc changes from the high level to the low level.
  • the thin film transistor Tr1 is turned off.
  • the second clock CKb changes from the low level to the high level.
  • the thin film transistor Tr2 is turned on.
  • the second input signal IN2 changes from the low level to the high level.
  • the potential of the first node NA is maintained at a high level.
  • the first clock CKa is maintained at a high level. Therefore, the potential of the output terminal 49 (the potential of the scanning signal O) is maintained at a high level.
  • the first clock CKa changes from the high level to the low level.
  • the potential of the output terminal 49 decreases to a low level as the potential of the input terminal 43 decreases.
  • the potential of the first node NA also decreases through the parasitic capacitance between the gate and source of the capacitor C1 and the thin film transistor Tr3 and between the gate and drain.
  • the second clock CKb is maintained at a high level and the second input signal IN2 is maintained at a high level, the first node NA is maintained in a precharged state.
  • the second clock CKb changes from the high level to the low level.
  • the thin film transistor Tr2 is turned off.
  • the third clock CKc is maintained at a high level
  • the thin film transistor Tr1 is in an on state.
  • the first input signal IN1 is at a low level. As described above, the potential of the first node NA becomes a low level during this period.
  • each stage (unit circuit) of the shift register 40 during reverse scanning will be described with reference to FIG.
  • the first clock CKa changes from the low level to the high level.
  • the second clock CKb is maintained at a high level, but the second input signal IN2 is also maintained at a high level.
  • the thin film transistor Tr3 is on.
  • the potential of the output terminal 49 increases as the potential of the input terminal 43 increases.
  • the second clock CKb changes from the high level to the low level.
  • the thin film transistor Tr2 is turned off.
  • the third clock CKc changes from the low level to the high level.
  • the thin film transistor Tr1 is turned on.
  • the first input signal IN1 changes from the low level to the high level.
  • the potential of the first node NA is maintained at a high level.
  • the first clock CKa is maintained at a high level. Therefore, the potential of the output terminal 49 (the potential of the scanning signal O) is maintained at a high level.
  • the first clock CKa changes from the high level to the low level.
  • the potential of the output terminal 49 decreases to a low level as the potential of the input terminal 43 decreases.
  • the potential of the first node NA also decreases through the parasitic capacitance between the gate and source of the capacitor C1 and the thin film transistor Tr3 and between the gate and drain.
  • the third clock CKc is maintained at a high level and the first input signal IN1 is maintained at a high level, the first node NA is maintained in a precharged state.
  • the third clock CKc changes from the high level to the low level.
  • the thin film transistor Tr1 is turned off.
  • the second clock CKb is maintained at a high level
  • the thin film transistor Tr2 is in an on state.
  • the second input signal IN2 is at a low level. As described above, the potential of the first node NA becomes a low level during this period.
  • the following operation is performed in the entire shift register 40.
  • the forward scanning is performed, as shown in FIG. 24, as the potentials of the first nodes NA1 to NAn of the first stage SR1 to the nth stage SRn increase sequentially due to the bootstrap effect,
  • the scanning signals O1 to On output from the first stage SR1 to the nth stage SRn are sequentially set to the high level for each period twice that of the first embodiment.
  • reverse scanning as shown in FIG. 25, as the potentials of the first nodes NAn to NA1 of the n-th stage SRn to the first-stage SR1 are successively increased by the bootstrap effect.
  • the scanning signals On to O1 output from the nth stage SRn to the first stage SR1 are sequentially set to the high level for each period twice that of the first embodiment. It should be noted that the second half of the period in which the scanning signal Oj applied to the j-th gate bus line GLj is at a high level and the period in which the scanning signal Oj + 1 applied to the j + 1-th gate bus line GLj + 1 is at a high level.
  • the first period is the same period.
  • the length of the period during which each scanning signal O is at a high level is twice that of the first embodiment. That is, the length of the period for charging the capacitive load connected to the output terminal 49 is doubled as compared with the first embodiment. Since the charging period is thus extended, the size of the thin film transistor Tr3 for controlling the output of the scanning signal O can be reduced as compared with the first embodiment. Therefore, the circuit area of the shift register can be reduced as compared with the first embodiment. As described above, it is possible to realize a shift register capable of switching the scanning order of the gate bus lines and preventing a malfunction due to a threshold voltage drop with a simple configuration while suppressing an increase in circuit area. it can.
  • FIG. 28 is a block diagram showing a configuration of the shift register 40 in the gate driver 400 in the present embodiment.
  • four-phase gate clock signals (first gate clock signal CK1, second gate clock signal CK2, third gate clock signal CK3, and fourth gate clock signal CK4). ) Is supplied to the shift register 40.
  • the configuration of the unit circuit is the same as that in the first embodiment (see FIG. 1).
  • the gate clock signal is supplied to the shift register 40 as follows.
  • the first gate clock signal CK1 is given as the first clock CKa
  • the second gate clock signal CK2 is given as the second clock CKb
  • the fourth gate clock signal CK4 is given as the third clock CKc. It is done.
  • the second gate clock signal CK2 is given as the first clock CKa
  • the third gate clock signal CK3 is given as the second clock CKb
  • the first gate clock signal CK1 is given as the third clock CKc. It is done.
  • the third gate clock signal CK3 is given as the first clock CKa
  • the fourth gate clock signal CK4 is given as the second clock CKb
  • the second gate clock signal CK2 is given as the third clock CKc. It is done.
  • the fourth gate clock signal CK4 is given as the first clock CKa
  • the first gate clock signal CK1 is given as the second clock CKb
  • the third gate clock signal CK3 is given as the third clock CKc. It is done.
  • the same configuration as the configuration from the first stage SR1 to the fourth stage SR4 as described above is repeated four stages at a time.
  • the first to fourth gate clock signals CK1 to CK4 having waveforms as shown in FIG.
  • the phase of the second gate clock signal CK2 is 90 degrees behind the phase of the first gate clock signal CK1
  • the phase of the third gate clock signal CK3 is 180 degrees behind the phase of the first gate clock signal CK1
  • the phase of the fourth gate clock signal CK4 is advanced by 90 degrees from the phase of the first gate clock signal CK1.
  • the first gate start pulse signal ST1 is raised at the timing when the fourth gate clock signal CK4 rises.
  • the third gate clock signal CK3 "in the order of four-phase gate clock signal pulses.
  • the first to fourth gate clock signals CK1 to CK4 having waveforms as shown in FIG.
  • the phase of the second gate clock signal CK2 is 90 degrees ahead of the phase of the first gate clock signal CK1
  • the phase of the third gate clock signal CK3 is 180 degrees ahead of the phase of the first gate clock signal CK1
  • the phase of the fourth gate clock signal CK4 is 90 degrees behind the phase of the first gate clock signal CK1.
  • the second gate start pulse signal ST2 is raised at the timing when the first gate clock signal CK1 rises.
  • Second-phase gate clock signal CK2 in the order of four-phase gate clock signal pulses.
  • each stage (unit circuit) of the shift register 40 will be described with reference to FIG. 1, FIG. 31, and FIG. FIG. 31 is a signal waveform diagram when the forward scanning is performed, and FIG. 32 is a signal waveform diagram when the backward scanning is performed.
  • the operation after time t3 is different from the operation in the first embodiment. Therefore, only the operation after time t3 will be described.
  • the third clock CKc changes from the low level to the high level.
  • the thin film transistor Tr1 is turned on.
  • the first input signal IN1 is at a low level.
  • the potential of the first node NA becomes a low level during this period.
  • the second clock CKb changes from the low level to the high level.
  • the thin film transistor Tr2 is turned on.
  • the second input signal IN2 is at a low level.
  • the potential of the first node NA becomes a low level during this period.
  • FIG. 33 is a circuit diagram showing the configuration of the unit circuit in the first stage. Unlike the configuration shown in FIG. 13, the thin film transistor Tr4 is not provided in the first stage unit circuit. However, the size of the thin film transistor Tr1 is increased as compared with the configuration illustrated in FIG.
  • FIG. 34 is a circuit diagram showing a configuration of an nth unit circuit. Unlike the configuration shown in FIG. 13, the thin film transistor Tr5 is not provided in the n-th unit circuit. However, the size of the thin film transistor Tr2 is increased as compared with the configuration illustrated in FIG.
  • the first stage SR1 even if the first input signal IN1 becomes high level, the first node NA remains in the precharge state as long as the third clock CKc does not become high level. It will not be.
  • the n-th stage SRn even if the second input signal IN2 becomes high level, the first node NA is not in a precharge state unless the second clock CKb becomes high level. Therefore, even if the shift register 40 is operated with one gate start pulse signal, a malfunction occurs in the first stage SR1 during backward scanning, or at the nth stage (final stage) SRn during forward scanning. A malfunction is prevented from occurring.
  • FIG. 35 is a circuit diagram showing a configuration of a unit circuit at the first stage in the first modification of the sixth embodiment.
  • the unit circuit at the first stage is provided with a thin film transistor Tr4a and a thin film transistor Tr4b instead of the thin film transistor Tr4 in the configuration shown in FIG.
  • the thin film transistor Tr4a the gate terminal and the drain terminal are connected to the input terminal 41, and the source terminal is connected to the drain terminal of the thin film transistor Tr4b.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the source terminal of the thin film transistor Tr4a, and the source terminal is connected to the first node NA.
  • the n-th unit circuit is provided with a thin film transistor Tr5a and a thin film transistor Tr5b instead of the thin film transistor Tr5 in the configuration shown in FIG.
  • the gate terminal and the drain terminal are connected to the input terminal 42, and the source terminal is connected to the drain terminal of the thin film transistor Tr5b.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the source terminal of the thin film transistor Tr5a, and the source terminal is connected to the first node NA.
  • the thin film transistor Tr4b in the first stage SR1, even if the first input signal IN1 becomes high level, the thin film transistor Tr4b exists, so that the first node NA is not changed unless the third clock CKc becomes high level. It will not be in the precharge state.
  • the thin film transistor Tr5b in the n-th stage SRn, even if the second input signal IN2 becomes high level, the thin film transistor Tr5b exists, so that the first node NA is in a precharged state unless the second clock CKb becomes high level. Must not. Therefore, even if the shift register 40 is operated with one gate start pulse signal, a malfunction occurs in the first stage SR1 during backward scanning, or at the nth stage (final stage) SRn during forward scanning. A malfunction is prevented from occurring.
  • FIG. 37 is a circuit diagram showing a configuration of the unit circuit at the first stage in the second modification example of the sixth embodiment.
  • FIG. 38 is a circuit diagram showing a configuration of the nth unit circuit in the second modification of the sixth embodiment.
  • the first stage unit circuit may be configured by removing the thin film transistor Tr1 from the configuration illustrated in FIG. 13, and the nth unit circuit may be configured by removing the thin film transistor Tr2 from the configuration illustrated in FIG.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence).
  • 40 shift register 100 ... display unit 200 ... display control circuit 300 ... source driver (video signal line drive circuit) 400: Gate driver (scanning signal line driving circuit) SR1 to SRn... Unit circuit Tr1 to Tr16... Thin film transistor NA, NB... First node, second node CKa, CKb, CKc... First clock, second clock, third clock , Second gate clock signal, third gate clock signal O ... scanning signal ST1, ST2 ... first gate start pulse signal, second gate start pulse signal IN1, IN2 ... first input signal, second input signal

Landscapes

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Abstract

　ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできる簡易な構成のシフトレジスタを実現する。　シフトレジスタを構成する単位回路は、ゲート端子に第３クロック（ＣＫｃ）が与えられ、ドレイン端子が第１ノードに接続され、ソース端子に第１入力信号（前段の出力信号）（ＩＮ１）が与えられる薄膜トランジスタ（Ｔｒ１）と、ゲート端子に第２クロック（ＣＫｂ）が与えられ、ドレイン端子が第１ノードに接続され、ソース端子に第２入力信号（次段の出力信号）（ＩＮ２）が与えられる薄膜トランジスタ（Ｔｒ２）と、ゲート端子が第１ノードに接続され、ドレイン端子に第１クロック（ＣＫａ）が与えられ、ソース端子が出力端子（４９）に接続された薄膜トランジスタ（Ｔｒ３）とによって構成される。クロック信号のパルスの発生順序を変化させることにより、シフト方向を切り替える。

Description

シフトレジスタ
　本発明は、シフトレジスタに関し、更に詳しくは、表示装置のゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）内に設けられるシフトレジスタに関する。
　一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板からなる液晶パネルを備えており、当該２枚の基板のうち一方の基板には、複数本のゲートバスライン（走査信号線）と複数本のソースバスライン（映像信号線）とが格子状に配置され、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）や、画素値を保持するための画素容量などを含んでいる。また、上記２枚の基板のうち他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極が設けられている。アクティブマトリクス型の液晶表示装置には、さらに、上記複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）と上記複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）とが設けられている。
　画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数の段からなるシフトレジスタによって構成されている。そして、それら複数の段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、以下においては、シフトレジスタの各段を構成する回路のことを「単位回路」ともいう。
　図３９（日本の特開２００２－８３８８号公報の図１）は、従来のシフトレジスタの回路構成の一例を示す図である。図４０（日本の特開２００２－８３８８号公報の図２）は、このシフトレジスタの動作を説明するための信号波形図である。このシフトレジスタでは、スタート信号ＳＩがハイレベルになることによって、トランジスタＴ１を介して、トランジスタＴ３のゲート端子に接続されているノード（以下「ノードＧ１」という。）がプリチャージされる。これにより、トランジスタＴ３がオン状態となる。その後、クロック信号φ１がローレベルからハイレベルに変化すると、トランジスタＴ３のチャネル－ゲート間の寄生容量の存在に起因するブートストラップ効果によって、ノードＧ１の電位が大きく上昇する。その結果、トランジスタＴ３のゲート端子には大きな電圧が印加され、トランジスタＴ３は低インピーダンスとなり、クロック信号φ１のハイレベルの電位がそのまま出力信号Ｑ１の電位として現れる。その後、クロック信号φ３がローレベルからハイレベルに変化すると、トランジスタＴ２がオン状態となり、ノードＧ１の電位はローレベルとなる。これにより、トランジスタＴ３はオフ状態となる。
　ところで、表示装置に関し、ゲートバスラインの走査順序（走査方向）の切り替えを可能にする構成が従来より提案されている。ゲートバスラインの走査順序の切り替えを可能にするために図３９に示したシフトレジスタの構成を変形させる場合、シフトレジスタの一段分の構成（単位回路の構成）として、一般には、図４１に示すような構成が考えられる。図４１に示す構成の複数の単位回路からなるシフトレジスタにおいて、例えば、信号ＵＤをハイレベルかつ信号ＵＤＢをローレベルとすることによって順方向走査が行われ、信号ＵＤをローレベルかつ信号ＵＤＢをハイレベルとすることによって逆方向走査が行われる。
日本の特開２００２－８３８８号公報
　ところが、図４１に示した構成において例えば順方向走査が行われる場合、ハイレベルの入力信号ＳＩ（Ｎ－１）がノードＡ１（トランジスタＴ１のゲート端子に接続されたノード）に与えられるときに、トランジスタＴ４の閾値電圧分、電位が低下する。その結果、ハイレベルの入力信号ＳＩ（Ｎ－１）の電位をＶＤＤとすると、ノードＡ１の電位は「ＶＤＤ－Ｖｔｈ」となる。また、ノードＡ１からノードＧ１へと更に信号が伝達されるときに、トランジスタＴ１の閾値電圧分、電位が低下する。その結果、ノードＧ１の電位は「ＶＤＤ－２Ｖｔｈ」となる。なお、ここでは、トランジスタＴ４の閾値電圧およびトランジスタＴ１の閾値電圧をいずれもＶｔｈで表している。以上のように、図４１に示す構成によると、ノードＧ１がプリチャージされる際に、２回の閾値電圧落ち（ドレイン電位と比べて閾値電圧分だけ低い電位にまでしかソース電位が上昇しないこと）が生じる。このため、誤動作の生じる可能性が高くなる。
　そこで、閾値電圧落ちの発生を抑制するために単位回路を図４２に示すような構成とすることが考えられる。図４２に示す構成によれば、例えば、信号ＵＤはハイレベルかつ信号ＵＤＢはローレベルとなっているとき、トランジスタＴ９での閾値電圧落ちを考慮すると、プリチャージ状態時のノードＤ（薄膜トランジスタＴ６のゲート端子に接続されているノード）の電位は「ＶＤＤ－Ｖｔｈ」となる（なお、ハイレベルの信号ＵＤの電位をＶＤＤとし、トランジスタＴｒ９の閾値電圧をＶｔｈとする。）。そして、ノードＤがプリチャージ状態となっている時に入力信号ＳＩＮ１がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードＤの電位は大きく上昇する。これにより、閾値電圧落ちを生ずることなく、ノードＡ１にハイレベルの入力信号ＳＩＮ１の電位を与えることが可能となる。しかしながら、図４２に示す構成によると、従来の構成と比較して、必要とされる素子数がかなり多くなってしまう。
　そこで本発明は、ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできる簡易な構成のシフトレジスタおよびそれを備えた表示装置を実現することを目的とする。
　本発明の第１の局面は、制御端子，第１導通端子，および第２導通端子を有する同一導電型の複数個のトランジスタからなる単位回路を複数段直列に接続した構成を有し、第１クロック，第２クロック，および第３クロックとして与えられる３個のクロック信号を少なくとも含む複数相のクロック信号に基づいて動作するシフトレジスタであって、
　前記単位回路は、
　　出力信号を出力するための出力端子と、
　　制御端子に前記第３クロックが与えられ、第２導通端子に前段の出力信号が与えられる第１トランジスタと、
　　前記第１トランジスタの第１導通端子に接続された第１ノードと、
　　制御端子に前記第２クロックが与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子に次段の出力信号が与えられる第２トランジスタと、
　　制御端子が前記第１ノードに接続され、第１導通端子に前記第１クロックが与えられ、第２導通端子が前記出力端子に接続された第３トランジスタと
からなることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記複数相のクロック信号は、位相が１２０度ずつずれた第１ゲートクロック信号，第２ゲートクロック信号，および第３ゲートクロック信号からなる３相のクロック信号であって、
　連続する３つの段を構成する３つの単位回路を第１単位回路，第２単位回路，および第３単位回路と定義したとき、
　　前記第１単位回路は、前記第１ゲートクロック信号が前記第１クロックとして与えられ、前記第２ゲートクロック信号が前記第２クロックとして与えられ、前記第３ゲートクロック信号が前記第３クロックとして与えられるように構成され、
　　前記第２単位回路は、前記第２ゲートクロック信号が前記第１クロックとして与えられ、前記第３ゲートクロック信号が前記第２クロックとして与えられ、前記第１ゲートクロック信号が前記第３クロックとして与えられるように構成され、
　　前記第３単位回路は、前記第３ゲートクロック信号が前記第１クロックとして与えられ、前記第１ゲートクロック信号が前記第２クロックとして与えられ、前記第２ゲートクロック信号が前記第３クロックとして与えられるように構成されていることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　“前記第１ゲートクロック信号、前記第２ゲートクロック信号、前記第３ゲートクロック信号”の順序で繰り返してパルスが発生するときと“前記第３ゲートクロック信号、前記第２ゲートクロック信号、前記第１ゲートクロック信号”の順序で繰り返してパルスが発生するときとで互いに逆方向にシフト動作を行うことを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記複数相のクロック信号は、位相が９０度ずつずれた第１ゲートクロック信号，第２ゲートクロック信号，第３ゲートクロック信号，および第４ゲートクロック信号からなる４相のクロック信号であって、
　連続する４つの段を構成する４つの単位回路を第１単位回路，第２単位回路，第３単位回路，および第４単位回路と定義したとき、
　　前記第１単位回路は、前記第１ゲートクロック信号が前記第１クロックとして与えられ、前記第２ゲートクロック信号が前記第２クロックとして与えられ、前記第４ゲートクロック信号が前記第３クロックとして与えられるように構成され、
　　前記第２単位回路は、前記第２ゲートクロック信号が前記第１クロックとして与えられ、前記第３ゲートクロック信号が前記第２クロックとして与えられ、前記第１ゲートクロック信号が前記第３クロックとして与えられるように構成され、
　　前記第３単位回路は、前記第３ゲートクロック信号が前記第１クロックとして与えられ、前記第４ゲートクロック信号が前記第２クロックとして与えられ、前記第２ゲートクロック信号が前記第３クロックとして与えられるように構成され、
　　前記第４単位回路は、前記第４ゲートクロック信号が前記第１クロックとして与えられ、前記第１ゲートクロック信号が前記第２クロックとして与えられ、前記第３ゲートクロック信号が前記第３クロックとして与えられるように構成されていることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　“前記第１ゲートクロック信号、前記第２ゲートクロック信号、前記第３ゲートクロック信号、前記第４ゲートクロック信号”の順序で繰り返してパルスが発生するときと“前記第４ゲートクロック信号、前記第３ゲートクロック信号、前記第２ゲートクロック信号、前記第１ゲートクロック信号”の順序で繰り返してパルスが発生するときとで互いに逆方向にシフト動作を行うことを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記単位回路は、
　　制御端子および第１導通端子に前段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第４トランジスタと、
　　制御端子および第１導通端子に次段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第５トランジスタと
のいずれか一方または双方を更に含むことを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記単位回路は、制御端子に前記第１クロックが与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子が前記出力端子に接続された第６トランジスタを更に含むことを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記単位回路は、
　　制御端子に前記第３クロックが与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第７トランジスタと、
　　制御端子に前記第２クロックが与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第８トランジスタと
のいずれか一方または双方を更に含むことを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記単位回路は、
　　制御端子に初期化信号が与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第９トランジスタと、
　　制御端子に前記初期化信号が与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子に第１電位電源の電位が与えられる第１０トランジスタと
のいずれか一方または双方を更に含み、
　前記初期化信号は、全ての単位回路に共通的に与えられることを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　前記単位回路は、前記第１ノードを入力側第１ノードおよび出力側第１ノードの２つの領域に分ける第１１トランジスタを更に含み、
　前記第１１トランジスタは、制御端子に第２電位電源の電位が与えられ、第１導通端子が前記入力側第１ノードに接続され、第２導通端子が前記出力側第１ノードに接続されるように構成されていることを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記単位回路は、
　　第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第１２トランジスタと、
　　前記第１２トランジスタの制御端子に接続された第２ノードと、
　　制御端子が前記第１ノードに接続され、第１導通端子が前記第２ノードに接続され、第２導通端子に第１電位電源の電位が与えられる第１３トランジスタと
を更に含むとともに、
　　制御端子に前記第２クロックが与えられ、第１導通端子に前記第２クロックまたは第２電位電源の電位が与えられ、第２導通端子が前記第２ノードに接続された第１４トランジスタと、
　　制御端子に前記第３クロックが与えられ、第１導通端子に前記第３クロックまたは第２電位電源の電位が与えられ、第２導通端子が前記第２ノードに接続された第１５トランジスタと
のいずれか一方または双方を更に含むことを特徴とする。
　本発明の第１２の局面は、本発明の第１の局面において、
　前記複数相のクロック信号のうちの連続してパルスを発生する２つのクロック信号について、先にパルスを発生するクロック信号を先行クロック信号と定義し、後でパルスを発生するクロック信号を後続クロック信号と定義したとき、前記先行クロック信号についてのパルス出力期間の後半の期間と前記後続クロック信号についてのパルス出力期間の前半の期間とが重なっていることを特徴とする。
　本発明の第１３の局面は、本発明の第１から第１２までのいずれかの局面において、
　シフト動作の開始を指示するスタートパルスとして、順方向にシフト動作が行われるようにするための第１スタートパルスと逆方向にシフト動作が行われるようにするための第２スタートパルスとが与えられることを特徴とする。
　本発明の第１４の局面は、本発明の第１３の局面において、
　順方向にシフト動作が行われるとき、最終段目の単位回路には、最終段目の次段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される出力信号に相当する信号が前記第２スタートパルスとして与えられ、
　逆方向にシフト動作が行われるとき、１段目の単位回路には、１段目の前段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される出力信号に相当する信号が前記第１スタートパルスとして与えられることを特徴とする。
　本発明の第１５の局面は、本発明の第１の局面において、
　最終段目の単位回路は、制御端子および第１導通端子に前段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第４トランジスタを更に含み、
　１段目の単位回路は、制御端子および第１導通端子に次段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第５トランジスタを更に含み、
　１段目および最終段目以外の単位回路は、前記第４トランジスタと前記第５トランジスタとを更に含むことを特徴とする。
　本発明の第１の局面によれば、シフトレジスタを構成する単位回路には、第１ノードの電位に応じて第１クロックの電位を出力端子に与えるように機能する第３トランジスタが設けられている。また、単位回路において、第１トランジスタは第３クロックに応じて前段の出力信号の電位を第１ノードに与えるように機能し、第２トランジスタは第２クロックに応じて次段の出力信号の電位を第１ノードに与えるように機能する。このように単位回路が構成されているため、各単位回路に適宜にクロック信号を与えることによって、シフト方向（シフトレジスタを構成する複数の単位回路においてアクティブな出力信号を出力する順序）を切り替えることが可能となる。すなわち、従来の構成とは異なり、シフト方向切替用の信号（専用の信号）を用いることなく、シフトレジスタのシフト方向の切り替えが可能となる。これにより、例えば、このシフトレジスタを表示装置の走査信号線を駆動する走査信号線駆動回路内に設けることにより、走査順序切替用の信号（専用の信号）を用いることなく走査信号線の走査順序を切り替えることが可能となる。
　また、前段の出力信号は１個のトランジスタ（第１トランジスタ）のみを介して第１ノードに与えられ、次段の出力信号は１個のトランジスタ（第２トランジスタ）のみを介して第１ノードに与えられる。このような構成において、第１ノードがプリチャージ状態になった後に第１クロックを立ち上げると、第３トランジスタの寄生容量の存在に起因するブートストラップ効果によって第１ノードの電位が大きく高められる。これにより、閾値電圧落ちすることなくクロック信号のハイレベルの電位をそのまま出力端子から出力することが可能となる。このため、閾値電圧落ちに起因する動作不良の発生が抑止される。なお、ここでは単位回路内のトランジスタがｎチャネル型であるものと仮定した場合の動作に基づいて効果を説明したが、単位回路内のトランジスタがｐチャネル型である場合にも同様の効果が得られる（以下も同様）。
　以上より、シフト方向の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを簡易な構成で実現することができる。例えば、表示装置の走査信号線の走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを簡易な構成で実現することができる。
　本発明の第２の局面によれば、シフトレジスタにおいて連続する３つの段（３つの単位回路）に着目すると、第１クロック，第２クロック，および第３クロックとして与えられるクロック信号（ゲートクロック信号）は互いに異なっている。このため、３相のクロック信号のパルスの発生順序を変化させることにより、シフトレジスタのシフト方向の切り替えが可能となる。
　本発明の第３の局面によれば、本発明の第２の局面と同様、３相のクロック信号のパルスの発生順序を変化させることにより、シフトレジスタのシフト方向の切り替えが可能となる。
　本発明の第４の局面によれば、シフトレジスタにおいて連続する４つの段（４つの単位回路）に着目すると、第１クロック，第２クロック，および第３クロックとして与えられるクロック信号（ゲートクロック信号）は互いに異なっている。このため、４相のクロック信号のパルスの発生順序を変化させることにより、シフトレジスタのシフト方向の切り替えが可能となる。
　本発明の第５の局面によれば、本発明の第４の局面と同様、４相のクロック信号のパルスの発生順序を変化させることにより、シフトレジスタのシフト方向の切り替えが可能となる。
　本発明の第６の局面によれば、前段の出力信号に基づいて第１ノードをプリチャージする際には第４トランジスタが補助トランジスタとして機能し、次段の出力信号に基づいて第１ノードをプリチャージする際には第５トランジスタが補助トランジスタとして機能する。このため、第１トランジスタおよび第２トランジスタのサイズを小さくすることが可能となる。また、第１トランジスタおよび第２トランジスタのサイズを小さくすることにより、クロック信号線の負荷を小さくすることが可能となる。
　本発明の第７の局面によれば、第１クロックがハイレベルになると、第６トランジスタがオン状態となる。これにより、第６トランジスタを介して第１ノード－出力端子間が導通状態となる。ここで、出力端子が大きな容量性負荷に接続されているとき、第３トランジスタの寄生容量の存在が第１ノードの電位に与える影響は、第６トランジスタがオン状態になることによる第１ノードの電位への影響に比べて顕著に小さくなる。このため、アクティブな出力信号を出力すべき期間以外の期間に第１クロックがハイレベルになった時には第１ノードの電位はローレベルへと引き込まれ、誤動作の発生が防止される。
　本発明の第８の局面によれば、第２クロックのパルスが発生する都度および第３クロックのパルスが発生する都度、出力端子の電位はローレベルへと引き込まれる。このため、ノイズ等に起因する誤動作の発生が抑制される。
　本発明の第９の局面によれば、適宜のタイミングで、初期化信号に基づいて第１ノードの電位および出力端子の電位をローレベルにすることができる。これにより、誤動作の発生が抑制される。
　本発明の第１０の局面によれば、第１１トランジスタが分圧手段として機能するので、第１ノード（入力側第１ノード）の電位の上昇が抑制される。このため、第１ノード（入力側第１ノード）に接続されたトランジスタに耐圧を超える電圧が印加されることが防止される。これにより、回路の信頼性が向上する。
　本発明の第１１の局面によれば、第１ノードがハイレベルになっている期間以外の期間を通じて、第２ノードが充電された状態となって、出力端子の電位はローレベルへと引き込まれる。このため、ノイズ等に起因する誤動作の発生が効果的に抑制される。
　本発明の第１２の局面によれば、パルス出力期間が重なることのないような複数のクロック信号を採用する場合と比較して、出力端子に接続された容量性負荷の充電期間を２倍の長さにすることができる。このため、出力信号の出力を制御する第３トランジスタのサイズを小さくしてシフトレジスタの回路面積を小さくすることが可能となる。これにより、シフト方向の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを回路面積の増大を抑制しつつ簡易な構成で実現することができる。
　本発明の第１３の局面によれば、２つのスタートパルスを用いて動作するシフトレジスタに関し、本発明の第１から第１２までのいずれかの局面と同様の効果が得られる。
　本発明の第１４の局面によれば、本発明の第１３の局面と同様の効果が得られる。
　本発明の第１５の局面によれば、１段目においては、第１トランジスタの第２導通端子がハイレベルになっても、第３クロックがハイレベルにならない限り第１ノードはプリチャージ状態とはならない。また、最終段目においては、第２トランジスタの第２導通端子がハイレベルになっても、第２クロックがハイレベルにならない限り第１ノードはプリチャージ状態とはならない。このため、１つのスタートパルスでシフトレジスタを動作させても、逆方向走査の際に１段目で誤動作が生じることや順方向走査の際に最終段目で誤動作が生じることが防止される。従って、シフト方向の切り替えが可能なシフトレジスタをより簡易な構成で実現することができる。
本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態における液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素形成部の構成を示す回路図である。 上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、順方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、逆方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、順方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 上記第１の実施形態において、逆方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 上記第１の実施形態の第１の変形例における単位回路の構成を示す回路図である。 上記第１の実施形態の第２の変形例における液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態の第２の変形例におけるゲートドライバの動作を説明するための信号波形図である。 本発明の第２の実施形態における単位回路の構成を示す回路図である。 上記第２の実施形態の比較例における単位回路の構成を示す回路図である 上記第２の実施形態の変形例における単位回路の構成を示す回路図である。 本発明の第３の実施形態における単位回路の構成を示す回路図である。 上記第３の実施形態の第１の変形例における単位回路の構成を示す回路図である。 上記第３の実施形態の第２の変形例における単位回路の構成を示す回路図である。 上記第３の実施形態の第２の変形例における単位回路の別の構成を示す回路図である。 上記第３の実施形態の第２の変形例における単位回路の更に別の構成を示す回路図である。 上記第３の実施形態の第３の変形例における単位回路の構成を示す回路図である。 上記第３の実施形態の第３の変形例において、順方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第３の実施形態の第３の変形例において、逆方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 本発明の第４の実施形態において、順方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第４の実施形態において、逆方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第４の実施形態において、順方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 上記第４の実施形態において、逆方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 本発明の第５の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第５の実施形態において、順方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第５の実施形態において、逆方向走査が行われるときのゲートドライバの動作を説明するための信号波形図である。 上記第５の実施形態において、順方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 上記第５の実施形態において、逆方向走査が行われるときの単位回路の動作を説明するための信号波形図である。 本発明の第６の実施形態において、１段目の単位回路の構成を示す回路図である。 上記第６の実施形態において、最終段目の単位回路の構成を示す回路図である。 上記第６の実施形態の第１の変形例において、１段目の単位回路の構成を示す回路図である。 上記第６の実施形態の第１の変形例において、最終段目の単位回路の構成を示す回路図である。 上記第６の実施形態の第２の変形例において、１段目の単位回路の構成を示す回路図である。 上記第６の実施形態の第２の変形例において、最終段目の単位回路の構成を示す回路図である。 従来のシフトレジスタの回路構成の一例を示す図である。 従来のシフトレジスタの動作を説明するための信号波形図である。 従来例について説明するための単位回路の回路図である。 従来例について説明するための単位回路の回路図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１導通端子に相当し、ソース端子（ソース電極）は第２導通端子に相当する。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、以下の説明では、一方をドレイン，他方をソースと定義しているので、ドレイン電位よりもソース電位の方が高くなることもある。
　また、シフトレジスタを構成する単位回路は同一導電型の薄膜トランジスタによって構成され、特に断らない限り、単位回路内の薄膜トランジスタはｎチャネル型であるものとして説明する（第３の実施形態の第３の変形例においてのみ薄膜トランジスタはｐチャネル型である。）。単位回路内の薄膜トランジスタがｎチャネル型である場合には、ローレベル電源が第１電位電源に相当し、ハイレベル電源が第２電位電源に相当する。単位回路内の薄膜トランジスタがｐチャネル型である場合には、ローレベル電源が第２電位電源に相当し、ハイレベル電源が第１電位電源に相当する。また、本明細書において、「構成要素Ａが構成要素Ｂに接続された状態」は、構成要素Ａが構成要素Ｂに物理的に直接接続される場合の他、構成要素Ａが他の構成要素を介して構成要素Ｂに接続される場合も含む。ここで、「構成要素」は、例えば回路、素子、端子、ノード、配線、または電極などを指す。また、以下では、ｍ，ｎは２以上の整数であるとする。
＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１００と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とを備えている。ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，および酸化物半導体のいずれかを用いて、表示部１００を含む液晶パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部１００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。なお、酸化物半導体の移動度はアモルファスシリコンの移動度よりも大きいので、酸化物半導体を用いた薄膜トランジスタを駆動素子として採用することにより、額縁面積の縮小や高精細化を実現することができる。酸化物半導体としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とするＩＧＺＯ（ＩｎＧａＺｎＯｘ：酸化インジウムガリウム亜鉛）を採用することができる。
　表示部１００には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部と、補助容量配線ＣＳとが含まれている。図３は、画素形成部の構成を示す回路図である。図３に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート電極が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極が接続された薄膜トランジスタ（ＴＦＴ）１０と、その薄膜トランジスタ１０のドレイン電極に接続された画素電極１１と、上記複数個の画素形成部に共通的に設けられた共通電極ＥＣおよび補助容量配線ＣＳと、画素電極１１と共通電極ＥＣとによって形成される液晶容量１２と、画素電極１１と補助容量配線ＣＳとによって形成される補助容量１３とが含まれている。また、液晶容量１２と補助容量１３とによって画素容量ＣＰが形成されている。そして、各薄膜トランジスタ１０のゲート電極がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタ１０のソース電極がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。なお、以下の説明では、表示部１００にはｍ本のソースバスラインとｎ本のゲートバスラインが配設されているものと仮定する。また、図２の表示部１００内には、ｋ－１行目からｋ＋１行目までのゲートバスラインＧＬｋ－１～ＧＬｋ＋１に対応する構成要素のみを示している。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するソース制御信号ＳＣと、ゲートドライバ４００の動作を制御するゲート制御信号ＧＣとを出力する。ソース制御信号ＳＣには、例えば、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。ゲート制御信号ＧＣには、例えば、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶとソース制御信号ＳＣとを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。ゲートドライバ４００は、表示制御回路２００から出力されるゲート制御信号ＧＣに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。
　以上のようにして、各ソースバスラインＳＬに駆動用映像信号が印加され、各ゲートバスラインＧＬに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１００に表示される。
＜１．２　ゲートドライバの構成および動作＞
　次に、図４～図７を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図４に示すように、ゲートドライバ４００は複数の段からなるシフトレジスタ４０によって構成されている。表示部１００にはｎ行×ｍ列の画素マトリクスが形成されており、画素マトリクスの各行と１対１で対応するようにシフトレジスタ４０の各段（単位回路）が設けられている。すなわち、シフトレジスタ４０には、ｎ個の単位回路ＳＲ１～ＳＲｎが含まれている。それらｎ個の単位回路ＳＲ１～ＳＲｎは互いに直列に接続されている。
　図５は、ゲートドライバ４００内のシフトレジスタ４０の構成を示すブロック図である。上述したように、シフトレジスタ４０はｎ個の単位回路ＳＲ１～ＳＲｎで構成されている。本実施形態においては、シフトレジスタ４０には、ゲート制御信号ＧＣとして、２つのゲートスタートパルス信号（第１ゲートスタートパルス信号ＳＴ１および第２ゲートスタートパルス信号ＳＴ２）と３相のゲートクロック信号とが与えられる。本説明においては、３相のゲートクロック信号は第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ２，および第３ゲートクロック信号ＣＫ３からなるものとする。各単位回路には、クロック信号ＣＫａ（以下「第１クロック」という。）を受け取るための入力端子と、クロック信号ＣＫｂ（以下「第２クロック」という。）を受け取るための入力端子と、クロック信号ＣＫｃ（以下「第３クロック」という。）を受け取るための入力端子と、第１入力信号ＩＮ１を受け取るための入力端子と、第２入力信号ＩＮ２を受け取るための入力端子と、走査信号Ｏを出力するための出力端子とが設けられている。なお、ゲートクロック信号は、ハイレベル電源の電位ＶＤＤとローレベル電源の電位ＶＳＳとを所定期間毎に交互に繰り返す。
　本実施形態においては、ゲートクロック信号は次のようにシフトレジスタ４０に与えられる。１段目ＳＲ１については、第１ゲートクロック信号ＣＫ１が第１クロックＣＫａとして与えられ、第２ゲートクロック信号ＣＫ２が第２クロックＣＫｂとして与えられ、第３ゲートクロック信号ＣＫ３が第３クロックＣＫｃとして与えられる。２段目ＳＲ２については、第２ゲートクロック信号ＣＫ２が第１クロックＣＫａとして与えられ、第３ゲートクロック信号ＣＫ３が第２クロックＣＫｂとして与えられ、第１ゲートクロック信号ＣＫ１が第３クロックＣＫｃとして与えられる。３段目ＳＲ３については、第３ゲートクロック信号ＣＫ３が第１クロックＣＫａとして与えられ、第１ゲートクロック信号ＣＫ１が第２クロックＣＫｂとして与えられ、第２ゲートクロック信号ＣＫ２が第３クロックＣＫｃとして与えられる。以上のような１段目ＳＲ１から３段目ＳＲ３までの構成と同様の構成が３段ずつ繰り返される。また、任意の段（単位回路）において、前段から出力される走査信号Ｏが第１入力信号ＩＮ１として与えられ、次段から出力される走査信号Ｏが第２入力信号ＩＮ２として与えられる。換言すれば、任意の段から出力される走査信号Ｏは、ゲートバスラインＧＬに与えられる他、第１入力信号ＩＮ１として次段に与えられるとともに第２入力信号ＩＮ２として前段に与えられる。なお、１段目ＳＲ１については、第１ゲートスタートパルス信号ＳＴ１が第１入力信号ＩＮ１として与えられる。また、ｎ段目（最終段目）ＳＲｎについては、第２ゲートスタートパルス信号ＳＴ２が第２入力信号ＩＮ２として与えられる。
　ところで、本実施形態におけるゲートドライバ４００は、ゲートバスラインＧＬ１～ＧＬｎの走査順序の切り替えが可能なように構成されている。そして、順方向走査が行われる際と逆方向走査が行われる際とで、以下のように異なる動作が行われる。なお、本説明においては、走査順序に関わらず、ゲートバスラインＧＬ１に対応する単位回路のことを１段目ＳＲ１と定義し、ゲートバスラインＧＬｎに対応する単位回路のことをｎ段目（最終段目）ＳＲｎと定義する。従って、走査順序に関わらず、或る単位回路の「次段」とは図５において当該単位回路の右隣にある単位回路を意味する。同様に、或る単位回路の「前段」とは図５において当該単位回路の左隣にある単位回路を意味する。
　順方向走査が行われる際には、図６に示すような波形の第１～第３ゲートクロック信号ＣＫ１～ＣＫ３がシフトレジスタ４０に与えられる。第２ゲートクロック信号ＣＫ２の位相は第１ゲートクロック信号ＣＫ１の位相よりも１２０度遅れており、第３ゲートクロック信号ＣＫ３の位相は第１ゲートクロック信号ＣＫ１の位相よりも１２０度進んでいる。また、第３ゲートクロック信号ＣＫ３が立ち上がるタイミングで第１ゲートスタートパルス信号ＳＴ１が立ち上げられる。以上より、第１ゲートスタートパルス信号ＳＴ１の立ち上がりのタイミングを基準にすると、順方向走査が行われる際には、「第３ゲートクロック信号ＣＫ３、第１ゲートクロック信号ＣＫ１、第２ゲートクロック信号ＣＫ２」の順序で３相のゲートクロック信号のパルスが発生する。
　以上のような前提の下、シフトレジスタ４０の１段目ＳＲ１に第１入力信号ＩＮ１としての第１ゲートスタートパルス信号ＳＴ１のパルスが与えられると、上記第１～第３ゲートクロック信号ＣＫ１～ＣＫ３に基づいて、第１ゲートスタートパルス信号ＳＴ１に含まれるパルス（このパルスは各段から出力される走査信号Ｏに含まれる）が１段目ＳＲ１からｎ段目ＳＲｎへと順次に転送される。このパルスの転送に応じて、シフトレジスタ４０の各段ＳＲ１～ＳＲｎから出力される走査信号Ｏ１～Ｏｎが順次にハイレベルとなる。このようにして、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｏ１～Ｏｎが表示部１００内のゲートバスラインＧＬ１～ＧＬｎに与えられる（図６のＯ１～Ｏｎの波形を参照）。
　逆方向走査が行われる際には、図７に示すような波形の第１～第３ゲートクロック信号ＣＫ１～ＣＫ３がシフトレジスタ４０に与えられる。第２ゲートクロック信号ＣＫ２の位相は第１ゲートクロック信号ＣＫ１の位相よりも１２０度進んでおり、第３ゲートクロック信号ＣＫ３の位相は第１ゲートクロック信号ＣＫ１の位相よりも１２０遅れている。また、第１ゲートクロック信号ＣＫ１が立ち上がるタイミングで第２ゲートスタートパルス信号ＳＴ２が立ち上げられる。以上より、第２ゲートスタートパルス信号ＳＴ２の立ち上がりのタイミングを基準にすると、逆方向走査が行われる際には、「第１ゲートクロック信号ＣＫ１、第３ゲートクロック信号ＣＫ３、第２ゲートクロック信号ＣＫ２」の順序で３相のゲートクロック信号のパルスが発生する。
　以上のような前提の下、シフトレジスタ４０のｎ段目ＳＲｎに第２入力信号ＩＮ２としての第２ゲートスタートパルス信号ＳＴ２のパルスが与えられると、上記第１～第３ゲートクロック信号ＣＫ１～ＣＫ３に基づいて、第２ゲートスタートパルス信号ＳＴ２に含まれるパルスがｎ段目ＳＲｎから１段目ＳＲ１へと順次に転送される。このパルスの転送に応じて、シフトレジスタ４０の各段ＳＲｎ～ＳＲ１から出力される走査信号Ｏｎ～Ｏ１が順次にハイレベルとなる。このようにして、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｏｎ～Ｏ１が表示部１００内のゲートバスラインＧＬｎ～ＧＬ１に与えられる（図７のＯ１～Ｏｎの波形を参照）。
＜１．３　単位回路の構成＞
　図１は、本実施形態における単位回路の構成（シフトレジスタ４０の一段分の構成）を示す回路図である。図１に示すように、この単位回路は、３個の薄膜トランジスタＴｒ１～Ｔｒ３と１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路は、５個の入力端子４１～４５と１個の出力端子４９とを有している。出力端子４９は容量性負荷（ゲートバスラインＧＬなど）に接続されている。図１では、この様子を符号４８で表している。なお、第１入力信号ＩＮ１を受け取る入力端子には符号４１を付し、第２入力信号ＩＮ２を受け取る入力端子には符号４２を付している。また、第１クロックＣＫａを受け取る入力端子には符号４３を付し、第２クロックＣＫｂを受け取る入力端子には符号４４を付し、第３クロックＣＫｃを受け取る入力端子には符号４５を付している。
　次に、この単位回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴｒ１のドレイン端子，薄膜トランジスタＴｒ２のドレイン端子，および薄膜トランジスタＴｒ３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」という。この第１ノードには符号ＮＡを付す。
　薄膜トランジスタＴｒ１については、ゲート端子は入力端子４５に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は入力端子４１に接続されている。薄膜トランジスタＴｒ２については、ゲート端子は入力端子４４に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は入力端子４２に接続されている。薄膜トランジスタＴｒ３については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４９に接続されている。キャパシタＣ１については、一端は第１ノードＮＡに接続され、他端は出力端子４９に接続されている。換言すれば、キャパシタＣ１は、薄膜トランジスタＴｒ３のゲート－ソース間に設けられている。
　次に、各構成要素の機能について説明する。薄膜トランジスタＴｒ１は、第３クロックＣＫｃがハイレベルになっているときに、第１入力信号ＩＮ１の電位を第１ノードＮＡに与える。薄膜トランジスタＴｒ２は、第２クロックＣＫｂがハイレベルになっているときに、第２入力信号ＩＮ２の電位を第１ノードＮＡに与える。薄膜トランジスタＴｒ３は、第１ノードＮＡの電位がハイレベルになっているときに、第１クロックＣＫａの電位を出力端子４９に与える。キャパシタＣＡＰ１は、この単位回路に接続されたゲートバスラインＧＬが選択状態（アクティブな状態）となっている期間中に第１ノードＮＡの電位をハイレベルで維持するための補償容量として機能する。
　なお、薄膜トランジスタＴｒ１によって第１トランジスタが実現され、薄膜トランジスタＴｒ２によって第２トランジスタが実現され、薄膜トランジスタＴｒ３によって第３トランジスタが実現されている。
＜１．４　シフトレジスタの動作＞
　次に、本実施形態におけるシフトレジスタ４０の動作について説明する。なお、上述したように、第１～第３ゲートクロック信号ＣＫ１～ＣＫ３のパルスの発生順序およびゲートスタートパルス信号（第１のゲートスタートパルス信号ＳＴ１，第２のゲートスタートパルス信号ＳＴ２）の立ち上がりの際に立ち上がるゲートクロック信号に応じて、順方向走査と逆方向走査との切り替えが行われる。
＜１．４．１　各段（単位回路）の動作＞
　まず、図１，図８，および図９を参照しつつ、シフトレジスタ４０の各段（単位回路）の動作について説明する。図８は順方向走査が行われる際の信号波形図であり、図９は逆方向走査が行われる際の信号波形図である。なお、以下の説明では、図８および図９の時点ｔ１から時点ｔ２までの期間が、単位回路の出力端子４９に接続されているゲートバスラインＧＬが選択状態とされるべき期間（選択期間）であるものと仮定する。
＜１．４．１．１　順方向走査の際の動作＞
　時点ｔ０以前の期間には、第１ノードＮＡの電位および走査信号Ｏの電位（出力端子４９の電位）はローレベルとなっている。時点ｔ０になると、第１入力信号ＩＮ１がローレベルからハイレベルに変化する。また、時点ｔ０には、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１がオン状態となる。以上より、第１ノードＮＡの電位がローレベルからハイレベルに変化し、第１ノードＮＡはプリチャージ状態となる。その結果、薄膜トランジスタＴｒ３はオン状態となる。ところで、時点ｔ０～時点ｔ１の期間中、第１クロックＣＫａはローレベルとなっている。このため、この期間中、走査信号Ｏはローレベルで維持される。
　時点ｔ１になると、第１クロックＣＫａがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ３はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４９の電位（走査信号Ｏの電位）は上昇する。薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間には寄生容量が存在する。また、薄膜トランジスタＴｒ３のゲート－ソース間にはキャパシタＣ１が設けられている。このため、出力端子４９の電位の上昇とともに第１ノードＮＡの電位も上昇する（第１ノードがブートストラップされる）。その結果、薄膜トランジスタＴｒ３のゲート端子には大きな電圧が印加され、閾値電圧落ちを生ずることなく、出力端子４９の電位が第１クロックＣＫａのハイレベルの電位にまで上昇する。このようにして、この単位回路の出力端子４９に接続されているゲートバスラインＧＬが選択状態となる。
　時点ｔ２になると、第１クロックＣＫａがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位（走査信号Ｏの電位）はローレベルにまで低下する。また、キャパシタＣ１および薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間の寄生容量を介して第１ノードＮＡの電位も低下する。また、時点ｔ２には、第２入力信号ＩＮ２がローレベルからハイレベルに変化し、第２クロックＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２はオン状態かつ第２入力信号ＩＮ２はハイレベルとなるので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ３になると、第２クロックＣＫｂはハイレベルからローレベルに変化し、第３クロックＣＫｃはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２はオフ状態となり、薄膜トランジスタＴｒ１はオン状態となる。また、時点ｔ３～時点ｔ４の期間中、第１入力信号ＩＮ１はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
＜１．４．１．２　逆方向走査の際の動作＞
　時点ｔ０以前の期間には、第１ノードＮＡの電位および走査信号Ｏの電位（出力端子４９の電位）はローレベルとなっている。時点ｔ０になると、第２入力信号ＩＮ２がローレベルからハイレベルに変化する。また、時点ｔ０には、第２クロックＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２がオン状態となる。以上より、第１ノードＮＡの電位がローレベルからハイレベルに変化し、第１ノードＮＡはプリチャージ状態となる。その結果、薄膜トランジスタＴｒ３はオン状態となる。ところで、時点ｔ０～時点ｔ１の期間中、第１クロックＣＫａはローレベルとなっている。このため、この期間中、走査信号Ｏはローレベルで維持される。
　時点ｔ１になると、第１クロックＣＫａがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴｒ３はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４９の電位（走査信号Ｏの電位）は上昇する。薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間には寄生容量が存在する。また、薄膜トランジスタＴｒ３のゲート－ソース間にはキャパシタＣ１が設けられている。このため、出力端子４９の電位の上昇とともに第１ノードＮＡの電位も上昇する（第１ノードがブートストラップされる）。その結果、薄膜トランジスタＴｒ３のゲート端子には大きな電圧が印加され、閾値電圧落ちを生ずることなく、出力端子４９の電位が第１クロックＣＫａのハイレベルの電位にまで上昇する。このようにして、この単位回路の出力端子４９に接続されているゲートバスラインＧＬが選択状態となる。
　時点ｔ２になると、第１クロックＣＫａがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位（走査信号Ｏの電位）はローレベルにまで低下する。また、キャパシタＣ１および薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間の寄生容量を介して第１ノードＮＡの電位も低下する。また、時点ｔ２には、第１入力信号ＩＮ１がローレベルからハイレベルに変化し、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１はオン状態かつ第１入力信号ＩＮ１はハイレベルとなるので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ３になると、第３クロックＣＫｃはハイレベルからローレベルに変化し、第２クロックＣＫｂはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１はオフ状態となり、薄膜トランジスタＴｒ２はオン状態となる。また、時点ｔ３～時点ｔ４の期間中、第２入力信号ＩＮ２はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
＜１．４．２　シフトレジスタ全体の動作＞
　次に、図１および図５～図７を参照しつつ、上記各段（単位回路）における動作に基づくシフトレジスタ全体の動作について説明する。図６は順方向走査が行われる際の信号波形図であり、図７は逆方向走査が行われる際の信号波形図である。なお、図６および図７に関し、ＮＡｉはシフトレジスタ４０のｉ段目の第１ノードＮＡを意味し、Ｏｉはシフトレジスタ４０のｉ段目から出力される走査信号を意味している（ｉは１以上ｎ以下の整数である）。
＜１．４．２．１　順方向走査の際の動作＞
　順方向走査が行われる際のシフトレジスタ全体の動作について説明する。まず、第１ゲートスタートパルス信号ＳＴ１と第３ゲートクロック信号ＣＫ３が立ち上がると、図５に示すようにシフトレジスタ４０が構成されているので、１段目ＳＲ１の第１ノードＮＡ１がプリチャージされる。次に、第１ゲートクロック信号ＣＫ１が立ち上がると、１段目ＳＲ１の第１ノードＮＡ１の電位がブートストラップ効果によって大きく上昇する。その結果、１段目ＳＲ１から出力される走査信号Ｏ１の電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する。また、このときには、２段目ＳＲ２の第１ノードＮＡ２がプリチャージされる。
　その後、第２ゲートクロック信号ＣＫ２が立ち上がると、２段目ＳＲ２から出力される走査信号Ｏ２の電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する。このとき、３段目ＳＲ３の第１ノードＮＡ３がプリチャージされる。また、このとき、第１ゲートクロック信号ＣＫ１が立ち下がるので、１段目ＳＲ１の第１ノードＮＡ１の電位が低下する。
　その後、第３ゲートクロック信号ＣＫ３が立ち上がると、３段目ＳＲ３から出力される走査信号Ｏ３の電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する。このとき、４段目ＳＲ４の第１ノードＮＡ４がプリチャージされる。また、このとき、１段目ＳＲ１の第１ノードＮＡ１の電位がローレベルにまで低下する。さらに、このとき、第２ゲートクロック信号ＣＫ２が立ち下がるので、２段目ＳＲ２の第１ノードＮＡ２の電位が低下する。
　以上のような動作が繰り返され、１段目ＳＲ１～ｎ段目ＳＲｎの第１ノードＮＡ１～ＮＡｎの電位が順次にブートストラップ効果によって大きく上昇するのに伴って、１段目ＳＲ１～ｎ段目ＳＲｎから出力される走査信号Ｏ１～Ｏｎが所定期間ずつ順次にハイレベルとなる。なお、図６から把握されるように、ｎ段目（最終段目）の次段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される走査信号に相当する信号が第２ゲートスタートパルス信号ＳＴ２としてｎ段目に与えられるようにしても良い。
＜１．４．２．２　逆方向走査の際の動作＞
　逆方向走査が行われる際のシフトレジスタ全体の動作について説明する。まず、第２ゲートスタートパルス信号ＳＴ２と第１ゲートクロック信号ＣＫ１が立ち上がると、図５に示すようにシフトレジスタ４０が構成されているので、ｎ段目ＳＲｎの第１ノードＮＡｎがプリチャージされる。次に、第３ゲートクロック信号ＣＫ３が立ち上がると、ｎ段目ＳＲｎの第１ノードＮＡｎの電位がブートストラップ効果によって大きく上昇する。その結果、ｎ段目ＳＲｎから出力される走査信号Ｏｎの電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する。また、このときには、ｎ－１段目ＳＲｎ－１の第１ノードＮＡｎ－１がプリチャージされる。
　その後、第２ゲートクロック信号ＣＫ２が立ち上がると、ｎ－１段目ＳＲｎ－１から出力される走査信号Ｏｎ－１の電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する。このとき、ｎ－２段目ＳＲｎ－２の第１ノードＮＡｎ－２がプリチャージされる（不図示）。また、このとき、第３ゲートクロック信号ＣＫ３が立ち下がるので、ｎ段目ＳＲｎの第１ノードＮＡｎの電位が低下する。
　その後、第１ゲートクロック信号ＣＫ１が立ち上がると、ｎ－２段目ＳＲｎ－２から出力される走査信号Ｏｎ－２の電位が、閾値電圧落ちが生じていないハイレベル電源の電位ＶＤＤにまで上昇する（不図示）。このとき、ｎ－３段目ＳＲｎ－３の第１ノードＮＡｎ－３がプリチャージされる（不図示）。また、このとき、ｎ段目ＳＲｎの第１ノードＮＡｎの電位がローレベルにまで低下する。さらに、このとき、第２ゲートクロック信号ＣＫ２が立ち下がるので、ｎ－１段目ＳＲｎ－１の第１ノードＮＡｎ－１の電位が低下する。
　以上のような動作が繰り返され、ｎ段目ＳＲｎ～１段目ＳＲ１の第１ノードＮＡｎ～ＮＡ１の電位が順次にブートストラップ効果によって大きく上昇するのに伴って、ｎ段目ＳＲｎ～１段目ＳＲ１から出力される走査信号Ｏｎ～Ｏ１が所定期間ずつ順次にハイレベルとなる。なお、図７から把握されるように、１段目の前段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される走査信号に相当する信号が第１ゲートスタートパルス信号ＳＴ１として１段目に与えられるようにしても良い。
＜１．５　効果＞
　本実施形態によれば、３相のクロック信号（第１ゲートクロック信号ＣＫ１～第３ゲートクロック信号ＧＣＫ３）に基づいて動作するシフトレジスタ４０に関し、各段（単位回路）は、第１クロックＣＫａとして３相のクロック信号の１つが与えられるドレイン端子と出力端子４９に接続されたソース端子とを有する薄膜トランジスタＴｒ３と、第３クロックＣＫｃとして３相のクロック信号の他の１つが与えられるゲート端子と前段から出力される走査信号（第１入力信号ＩＮ１）が与えられるソース端子とを有する薄膜トランジスタＴｒ１と、第２クロックＣＫｂとして３相のクロック信号の残りの１つが与えられるゲート端子と次段から出力される走査信号（第２入力信号ＩＮ２）が与えられるソース端子とを有する薄膜トランジスタＴｒ２とによって構成されている。また、薄膜トランジスタＴｒ１のドレイン端子，薄膜トランジスタＴｒ２のドレイン端子，および薄膜トランジスタＴｒ３のゲート端子は或る領域（第１ノードＮＡ）で互いに接続されている。ここで、シフトレジスタ４０において連続する３つの段に着目すると、第１クロックＣＫａ，第２クロックＣＫｂ，および第３クロックＣＫｃとして与えられるゲートクロック信号は互いに異なっている（図５参照）。以上のようにシフトレジスタ４０が構成されているので、第１～第３ゲートクロック信号ＣＫ１～ＣＫ３のパルスの発生順序およびゲートスタートパルス信号（第１ゲートスタートパルス信号ＳＴ１，第２ゲートスタートパルス信号ＳＴ２）の立ち上がりの際に立ち上がるゲートクロック信号を変化させることによって、ゲートバスラインＧＬ１～ＧＬｎの走査順序を切り替えることができる。すなわち、従来の構成とは異なり、走査順序切替用の信号（専用の信号）を用いることなく、ゲートバスラインＧＬ１～ＧＬｎの走査順序の切り替えが可能となる。従って、簡易な回路構成でシフトレジスタを実現することができる。
　また、走査信号Ｏの出力を制御するための薄膜トランジスタＴｒ３のゲート端子と入力信号（第１入力信号ＩＮ１，第２入力信号ＩＮ２）が与えられる入力端子４１，４２との間には、薄膜トランジスタは１個だけ存在している。このような構成において、薄膜トランジスタＴｒ３のゲート端子に接続された第１ノードＮＡでは、プリチャージされた後、薄膜トランジスタＴｒ３の寄生容量の存在と第１クロックＣＫａの電位の上昇とに起因するブートストラップ効果によって電位が大きく高められる。これにより、閾値電圧落ちすることなくクロック信号のハイレベルの電位をそのまま出力端子４９から出力することが可能となる。このため、閾値電圧落ちに起因する動作不良の発生が抑止される。
　以上より、本実施形態によれば、ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを簡易な構成で実現することができる。
＜１．６　変形例＞
＜１．６．１　第１の変形例＞
　図１０は、第１の実施形態の第１の変形例における単位回路の構成を示す回路図である。第１の実施形態においては薄膜トランジスタＴｒ３のゲート－ソース間にキャパシタＣ１が設けられていたが、図１０に示すようにキャパシタＣ１を有さない構成とすることもできる。但し、キャパシタＣ１を設けることによって、第１ノードＮＡの電位をより大きく高めて、出力（走査信号Ｏの出力）をより低インピーダンス化することが可能となる。
＜１．６．２　第２の変形例＞
　図１１は、第１の実施形態の第２の変形例における液晶表示装置の全体構成を示すブロック図である。なお、図１１の表示部１００内には、ｋ－１行目からｋ＋２行目までのゲートバスラインＧＬｋ－１～ＧＬｋ＋２に対応する構成要素のみを示している。本変形例においては、奇数行目のゲートバスラインを駆動するためのゲートドライバ４００ａが表示部１００の一側に設けられ、偶数行目のゲートバスラインを駆動するためのゲートドライバ４００ｂが表示部１００の他側に設けられている。ゲートドライバ４００ａはシフトレジスタ４０ａを含み、ゲートドライバ４００ａの動作はゲート制御信号ＧＣａによって制御される。ゲートドライバ４００ｂはシフトレジスタ４０ｂを含み、ゲートドライバ４００ｂの動作はゲート制御信号ＧＣｂによって制御される。
　ゲートドライバ４００ａには、ゲート制御信号ＧＣａとして、２つのゲートスタートパルス信号（第１ゲートスタートパルス信号ＳＴ１および第２ゲートスタートパルス信号ＳＴ２）と３つのクロック信号（第１のゲートクロック信号ＣＫ１，第３のゲートクロック信号ＣＫ３，および第５のゲートクロック信号ＣＫ５）とが与えられる。ゲートドライバ４００ｂには、ゲート制御信号ＧＣｂとして、２つのゲートスタートパルス信号（第３ゲートスタートパルス信号ＳＴ３および第４ゲートスタートパルス信号ＳＴ４）と３つのクロック信号（第２のゲートクロック信号ＣＫ２，第４のゲートクロック信号ＣＫ４，および第６のゲートクロック信号ＣＫ６）とが与えられる。
　本変形例においては、ゲートドライバ４００ａとゲートドライバ４００ｂとで交互にゲートバスラインを選択状態にする必要がある。このため、ゲート制御信号ＧＣａに含まれるクロック信号とゲート制御信号ＧＣｂに含まれるクロック信号とが図１２に示すように所定期間ずつ交互にハイレベルとされる。これにより、シフトレジスタ４０ａに含まれる単位回路内の第１ノードＮＡの電位とシフトレジスタ４０ｂに含まれる単位回路内の第１ノードＮＡの電位とが交互にブートストラップ効果によって大きく上昇する。その結果、第１の実施形態と同様に、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｏｎ～Ｏ１が表示部１００内のゲートバスラインＧＬｎ～ＧＬ１に与えられる（図１２のＯ１～Ｏｎの波形を参照）。
　以上のように、表示部１００の一側および他側に設けられる構成のシフトレジスタについても、ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるものを簡易な構成で実現することができる。また、本変形例においては、各シフトレジスタにはゲートバスライン全体のうちの２分の１の本数のゲートバスラインが接続されている。このため、ゲートバスライン２本分の領域に単位回路（シフトレジスタの一段分の回路）を形成すれば良い。従って、表示部１００の一側のみにゲートドライバを備える構成と比較して、パネルの一辺側あたりのシフトレジスタ領域を小さくすることができる。
　なお、第１の実施形態以外の実施形態や各変形例についても、本変形例と同様にして、表示部１００の一側および他側の双方にゲートドライバを備える構成にしても良い。
＜２．第２の実施形態＞
＜２．１　構成など＞
　本発明の第２の実施形態について説明する。液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、第１の実施形態と同様であるので説明を省略する（図２～図７を参照）。図１３は、本実施形態における単位回路の構成を示す回路図である。本実施形態においては、単位回路には、図１に示した第１の実施形態における構成要素に加えて、薄膜トランジスタＴｒ４，Ｔｒ５が設けられている。薄膜トランジスタＴｒ４については、ゲート端子およびドレイン端子は入力端子４１に接続され、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴｒ５については、ゲート端子およびドレイン端子は入力端子４２に接続され、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴｒ４は、第１入力信号ＩＮ１がハイレベルになっているときに、当該第１入力信号ＩＮ１の電位を第１ノードＮＡに与える。薄膜トランジスタＴｒ５は、第２入力信号ＩＮ２がハイレベルになっているときに、当該第２入力信号ＩＮ２の電位を第１ノードＮＡに与える。なお、薄膜トランジスタＴｒ４によって第４トランジスタが実現され、薄膜トランジスタＴｒ５によって第５トランジスタが実現されている。
＜２．２　各段（単位回路）の動作＞
　つぎに、本実施形態におけるシフトレジスタ４０の各段（単位回路）の動作について説明する。本実施形態においては、第１ノードＮＡのプリチャージが行われる際の動作が第１の実施形態とは異なる。従って、以下、プリチャージの際の単位回路の動作について説明する（図８および図９を参照）。
＜２．２．１　順方向走査の際の動作＞
　順方向走査の際には、単位回路では以下のようにして第１ノードＮＡのプリチャージが行われる。プリチャージ開始時点（図８の時点ｔ０）になると、第１入力信号ＩＮ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ４がオン状態となる。また、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１がオン状態となる。以上のようにして、薄膜トランジスタＴｒ１および薄膜トランジスタＴｒ４がオン状態かつ第１入力信号ＩＮ１がハイレベルとなる。その結果、第１入力信号ＩＮ１の電位に基づき、薄膜トランジスタＴｒ１，Ｔｒ４を介して第１ノードＮＡがプリチャージされる。
＜２．２．２　逆方向走査の際の動作＞
　逆方向走査の際には、単位回路では以下のようにして第１ノードＮＡのプリチャージが行われる。プリチャージ開始時点（図９の時点ｔ０）になると、第２入力信号ＩＮ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ５がオン状態となる。また、第２クロックＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２がオン状態となる。以上のようにして、薄膜トランジスタＴｒ２および薄膜トランジスタＴｒ５がオン状態かつ第２入力信号ＩＮ２がハイレベルとなる。その結果、第２入力信号ＩＮ２の電位に基づき、薄膜トランジスタＴｒ２，Ｔｒ５を介して第１ノードＮＡがプリチャージされる。
＜２．３　効果＞
　本実施形態によれば、第１の実施形態と比較して薄膜トランジスタのサイズを小さくすることができる。以下、この理由について説明する。第１の実施形態における単位回路（図１参照）に関し、上述したように、出力端子４９は容量性負荷（ゲートバスラインＧＬなど）に接続されている。その容量性負荷の駆動が正常に行われるよう、薄膜トランジスタＴｒ３のサイズは充分に大きくされる必要がある。また、薄膜トランジスタＴｒ３のゲート－ソース間にはキャパシタＣ１が設けられている。以上のことから、第１ノードＮＡの容量の大きさを考慮すると、第１ノードＮＡで充分に充電が行われるようにするためには、薄膜トランジスタＴｒ１，Ｔｒ２のサイズを充分に大きくする必要がある。しかしながら、薄膜トランジスタＴｒ１，Ｔｒ２のサイズを大きくすると、クロック信号線の負荷が大きくなり、消費電力の増大が懸念される。また、パネルの大型化に伴いパネル内の負荷が増大したときに正常な駆動が行われないことが懸念される。
　この点、本実施形態によれば、順方向走査の際には、第１ノードＮＡは２つの薄膜トランジスタＴｒ１，Ｔｒ４を介してプリチャージされ、逆方向走査の際には、第１ノードＮＡは２つの薄膜トランジスタＴｒ２，Ｔｒ５を介してプリチャージされる。詳しくは、第１ノードＮＡのプリチャージに関し、順方向走査の際には、薄膜トランジスタＴｒ４が薄膜トランジスタＴｒ１の補助トランジスタとして機能し、薄膜トランジスタＴｒ５が薄膜トランジスタＴｒ２の補助トランジスタとして機能する。このため、第１の実施形態と比較して、薄膜トランジスタＴｒ１，Ｔｒ２のサイズを小さくすることが可能となる。また、薄膜トランジスタＴｒ１，Ｔｒ２のサイズを小さくすることにより、クロック信号線の負荷を小さくすることが可能となる。また、薄膜トランジスタＴｒ４，Ｔｒ５については、オン状態となるのは１垂直走査期間に１回だけであるので、劣化しにくい。従って、薄膜トランジスタＴｒ４，Ｔｒ５のサイズを大きくする必要はない。
　ところで、図１３で符号５１で示す部分を図１４で符号５２で示すような構成にすることが考えられる。しかしながら、図１４に示す構成の場合、第１入力信号ＩＮ１および第３クロックＣＫｃの双方がハイレベルとなったとき、あるいは、第２入力信号ＩＮ２および第２クロックＣＫｂの双方がハイレベルとなったときに、回路内に貫通電流が流れてしまう。このため、誤動作の発生や消費電力の増大が懸念される。この点、本実施形態によれば、薄膜トランジスタＴｒ１のソース端子には第１入力信号ＩＮ１が与えられるように構成され、薄膜トランジスタＴｒ２のソース端子には第２入力信号ＩＮ２が与えられるように構成されている。このため、貫通電流の発生が防止される。
＜２．４　変形例＞
　図１５は、第２の実施形態の変形例における単位回路の構成を示す回路図である。第２の実施形態においては、第２クロックＣＫｂおよび第３クロックＣＫｃの双方がローレベルになっている期間には、第１ノードＮＡはフローティング状態となる。このため、選択期間（図８および図９のｔ１－ｔ２間の期間）以外の期間においても、第１クロックＣＫａがローレベルからハイレベルに変化すると、薄膜トランジスタＴｒ３の寄生容量の存在に起因して、第１ノードＮＡの電位が上昇する。これにより薄膜トランジスタＴｒ３がオン状態になると、第１クロックＣＫａがハイレベルになっていることから出力端子４９の電位が上昇し得る。このため、誤動作の発生が懸念される。
　そこで、本変形例においては、図１５に示すように、薄膜トランジスタＴｒ６が単位回路に設けられている。薄膜トランジスタＴｒ６については、ゲート端子は入力端子４３に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は出力端子４９に接続されている。なお、薄膜トランジスタＴｒ６によって第６トランジスタが実現されている。
　本変形例によれば、第１クロックＣＫａがハイレベルになると、薄膜トランジスタＴｒ６がオン状態となる。これにより、薄膜トランジスタＴｒ６を介して第１ノードＮＡ－出力端子４９間が導通状態となる。出力端子４９はゲートバスラインＧＬに接続されているところ、単位回路内の配線と比較するとゲートバスラインＧＬの負荷はきわめて大きい。このため、薄膜トランジスタＴｒ３の寄生容量の存在が第１ノードＮＡの電位に与える影響は、薄膜トランジスタＴｒ６がオン状態になることによる第１ノードＮＡの電位への影響に比べて顕著に小さくなる。その結果、選択期間以外の期間に第１クロックＣＫａがハイレベルになった時には、出力端子４９の電位（走査信号Ｏの電位）はローレベルとなっているので、第１ノードＮＡの電位はローレベルへと引き込まれる。なお、選択期間に第１クロックＣＫａがハイレベルになった時には、第１ノードＮＡの電位はハイレベルとなっていて、出力端子４９の電位もハイレベルとなるので、薄膜トランジスタＴｒ６を備えたことによる誤動作は生じない。
　なお、上記第１の実施形態についても、本変形例と同様にして、薄膜トランジスタＴｒ６（ゲート端子が入力端子４３に接続され、ドレイン端子が第１ノードＮＡに接続され、ソース端子が出力端子４９に接続された薄膜トランジスタ）を単位回路に備える構成にしても良い。
＜３．第３の実施形態＞
＜３．１　構成など＞
　本発明の第３の実施形態について説明する。液晶表示装置の全体構成および動作，ゲートドライバの構成および動作については、第１の実施形態と同様であるので説明を省略する（図２～図７を参照）。なお、本実施形態においては、ゲート制御信号ＧＣとして、２つのゲートスタートパルス信号（第１ゲートスタートパルス信号ＳＴ１および第２ゲートスタートパルス信号ＳＴ２）および３相のゲートクロック信号（第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ２，および第３ゲートクロック信号ＣＫ３）に加えて初期化信号ＩＮＩＴが表示制御回路２００からゲートドライバ４００に与えられる。初期化信号ＩＮＩＴは、シフトレジスタ４０内の全ての単位回路に共通的に与えられる。
　図１６は、本実施形態における単位回路の構成を示す回路図である。本実施形態においては、単位回路には、図１５に示した第２の実施形態の変形例における構成要素に加えて、薄膜トランジスタＴｒ７，Ｔｒ８，Ｔｒ９，およびＴｒ１０と入力端子４６とが設けられている。薄膜トランジスタＴｒ７については、ゲート端子は入力端子４５に接続され、ドレイン端子は出力端子４９に接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。薄膜トランジスタＴｒ８については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。薄膜トランジスタＴｒ９については、ゲート端子は入力端子４６に接続され、ドレイン端子は出力端子４９に接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。薄膜トランジスタＴｒ１０については、ゲート端子は入力端子４６に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。入力端子４６には、初期化信号ＩＮＩＴが与えられる。薄膜トランジスタＴｒ７は、第３クロックＣＫｃがハイレベルになっているときに、出力端子４９の電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ８は、第２クロックＣＫｂがハイレベルになっているときに、出力端子４９の電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ９は、初期化信号ＩＮＩＴがハイレベルになっているときに、出力端子４９の電位をローレベルに向けて変化させる。薄膜トランジスタＴｒ１０は、初期化信号ＩＮＩＴがハイレベルになっているときに、第１ノードＮＡの電位をローレベルに向けて変化させる。
　なお、薄膜トランジスタＴｒ７によって第７トランジスタが実現され、薄膜トランジスタＴｒ８によって第８トランジスタが実現され、薄膜トランジスタＴｒ９によって第９トランジスタが実現され、薄膜トランジスタＴｒ１０によって第１０トランジスタが実現されている。
＜３．２　各段（単位回路）の動作＞
　本実施形態におけるシフトレジスタ４０の各段（単位回路）の動作に関し、上記第１の実施形態と異なる点について説明する。初期化信号ＩＮＩＴは、シフトレジスタ４０を初期状態にする目的で適宜のタイミングでハイレベルとされ、それ以外の期間にはローレベルとされる。初期化信号ＩＮＩＴがローレベルになっている時には、薄膜トランジスタＴｒ９，Ｔｒ１０はオフ状態となっている。初期化信号ＩＮＩＴがローレベルからハイレベルに変化すると、薄膜トランジスタＴｒ９，Ｔｒ１０はオン状態となる。薄膜トランジスタＴｒ９がオン状態となることによって、出力端子４９の電位（走査信号Ｏの電位）はローレベルへと引き込まれる。薄膜トランジスタＴｒ１０がオン状態となることによって、第１ノードＮＡの電位はローレベルへと引き込まれる。以上のようにして、単位回路が初期化される。また、上述したように初期化信号ＩＮＩＴはシフトレジスタ４０内の全ての単位回路に共通的に与えられるので、シフトレジスタ全体が初期化される。なお、初期化用のトランジスタとして機能する薄膜トランジスタＴｒ９，Ｔｒ１０については、本実施形態のように双方を備えても良いし、いずれか一方のみを備えても良い。
　また、本実施形態においては、第２クロックＣＫｂがハイレベルになると薄膜トランジスタＴｒ８がオン状態となり、第３クロックＣＫｃがハイレベルになると薄膜トランジスタＴｒ７がオン状態となる。薄膜トランジスタＴｒ８がオン状態となると、出力端子４９の電位がローレベルへと引き込まれる。薄膜トランジスタＴｒ７がオン状態となると、出力端子４９の電位がローレベルへと引き込まれる。第２クロックＣＫｂのデューティ比および第３クロックＣＫｃのデューティ比は３分の１であるので、走査信号Ｏの電位は随時ローレベルへと引き込まれる。なお、走査信号Ｏの電位をローレベルへと引き込むための薄膜トランジスタＴｒ７，Ｔｒ８については、本実施形態のように双方を備えても良いし、いずれか一方のみを備えても良い。
＜３．３　効果＞
　本実施形態によれば、走査信号Ｏの電位がローレベルで維持されるべき期間にノイズ等の影響によって当該走査信号Ｏの電位が上昇しても、走査信号Ｏの電位は随時ローレベルへと引き込まれる。また、適宜のタイミングで、初期化信号ＩＮＩＴをハイレベルにすることにより、第１ノードＮＡの電位および走査信号Ｏの電位をローレベルにすることができる。以上より、誤動作の発生が抑制される。
＜３．４　変形例＞
＜３．４．１　第１の変形例＞
　図１７は、第３の実施形態の第１の変形例における単位回路の構成を示す回路図である。本変形例においては、単位回路には、図１６に示した第３の実施形態における構成要素に加えて、薄膜トランジスタＴｒ１１が設けられている。この薄膜トランジスタＴｒ１１が設けられていることによって、本変形例においては、第１ノードＮＡが入力側第１ノードＮＡｉｎおよび出力側第１ノードＮＡｏｕｔの２つの領域に分けられている。薄膜トランジスタＴｒ１１については、ゲート端子にはハイレベル電源の電位ＶＤＤが与えられ、ドレイン端子は入力側第１ノードＮＡｉｎに接続され、ソース端子は出力側第１ノードＮＡｏｕｔに接続されている。なお、薄膜トランジスタＴｒ１１によって第１１トランジスタが実現されている。
　図１７に示すように、薄膜トランジスタＴｒ１のドレイン端子，薄膜トランジスタＴｒ２のドレイン端子，薄膜トランジスタＴｒ４のソース端子，薄膜トランジスタＴｒ５のソース端子，薄膜トランジスタＴｒ６のドレイン端子，薄膜トランジスタＴ１０のドレイン端子，および薄膜トランジスタＴｒ１１のドレイン端子が入力側第１ノードＮＡｉｎで互いに接続されている。また、薄膜トランジスタＴｒ３のゲート端子，キャパシタＣ１の一端，および薄膜トランジスタＴｒ１１のソース端子が出力側第１ノードＮＡｏｕｔで互いに接続されている。
　ところで、第３の実施形態における構成（図１６参照）によると、選択期間（図８および図９のｔ１－ｔ２間の期間）には上述したブートストラップ効果によって第１ノードＮＡの電位がきわめて高くなる。このため、例えば薄膜トランジスタＴｒ６のゲート－ドレイン間やソース－ドレイン間に耐圧（絶縁破壊を引き起こさない限界の電圧）を超える電圧が印加され得る。薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，およびＴｒ１０についても同様である。薄膜トランジスタに耐圧を超える電圧が印加されると、当該薄膜トランジスタの劣化や破壊が引き起こされ、回路の信頼性が低下する。この点、本変形例によれば、薄膜トランジスタＴｒ１１が分圧手段として機能して、選択期間において入力側第１ノードＮＡｉｎの電位の上昇が抑制される。詳しくは、薄膜トランジスタＴｒ１１の閾値電圧をＶｔｈとすると、選択期間における入力側第１ノードＮＡｉｎの電位は「ＶＤＤ－Ｖｔｈ」となる。このように、本変形例によれば、薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６，およびＴｒ１０に耐圧を超える電圧が印加されることが防止され、回路の信頼性が向上する。
　なお、第３の実施形態以外の実施形態や各変形例についても、本変形例と同様にして、薄膜トランジスタの劣化や破壊を防止するための分圧手段としての薄膜トランジスタＴｒ１１を単位回路に備える構成にしても良い。
＜３．４．２　第２の変形例＞
　図１８は、第３の実施形態の第２の変形例における単位回路の構成を示す回路図である。本変形例においては、図１６に示した第３の実施形態における構成と比較すると、単位回路には薄膜トランジスタＴｒ７～Ｔｒ９に代えて薄膜トランジスタＴｒ１２～Ｔｒ１６が設けられている。なお、薄膜トランジスタＴｒ１２のゲート端子，薄膜トランジスタＴｒ１３のドレイン端子，薄膜トランジスタＴｒ１４のソース端子，薄膜トランジスタＴｒ１５のソース端子，および薄膜トランジスタＴｒ１６のソース端子が互いに接続されている。これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」という。この第２ノードには符号ＮＢを付す。
　薄膜トランジスタＴｒ１２については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は出力端子４９に接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。薄膜トランジスタＴｒ１３については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は第２ノードＮＢに接続され、ソース端子にはローレベル電源の電位ＶＳＳが与えられる。薄膜トランジスタＴｒ１４については、ゲート端子は入力端子４４に接続され、ドレイン端子にはハイレベル電源の電位ＶＤＤが与えられ、ソース端子は抵抗Ｒ１を介して第２ノードＮＢに接続されている。薄膜トランジスタＴｒ１５については、ゲート端子は入力端子４５に接続され、ドレイン端子にはハイレベル電源の電位ＶＤＤが与えられ、ソース端子は抵抗Ｒ２を介して第２ノードＮＢに接続されている。薄膜トランジスタＴｒ１６については、ゲート端子は入力端子４６に接続され、ドレイン端子にはハイレベル電源の電位ＶＤＤが与えられ、ソース端子は第２ノードＮＢに接続されている。
　なお、薄膜トランジスタＴｒ１２によって第１２トランジスタが実現され、薄膜トランジスタＴｒ１３によって第１３トランジスタが実現され、薄膜トランジスタＴｒ１４によって第１４トランジスタが実現され、薄膜トランジスタＴｒ１５によって第１５トランジスタが実現されている。
　ところで、上記第３の実施形態においては、第２クロックＣＫｂおよび第３クロックＣＫｃの双方がローレベルになっている期間に出力端子４９がフローティング状態となることがある。これに対して、本変形例においては、薄膜トランジスタＴｒ１３がオフ状態になっていれば、第２クロックＣＫｂがハイレベルとなることにより薄膜トランジスタＴｒ１４がオン状態となっている期間中および第３クロックＣＫｃがハイレベルとなることにより薄膜トランジスタＴｒ１５がオン状態となっている期間中に第２ノードＮＢに電荷が蓄積される。これにより、第２クロックＣＫｂおよび第３クロックＣＫｃの双方がローレベルになっている期間にも薄膜トランジスタＴｒ１２がオン状態となり、その結果、出力端子４９がフローティング状態となることが抑止される。以上より、ノイズ等に起因する誤動作の発生が効果的に抑制される。選択期間（図８および図９のｔ１－ｔ２間の期間）については、第１ノードＮＡがハイレベルとなって薄膜トランジスタＴｒ１３がオン状態となるので、第２ノードＮＢの電位はローレベルへと引き込まれる。このとき、抵抗Ｒ１，Ｒ２の存在により、薄膜トランジスタＴｒ１４や薄膜トランジスタＴｒ１５がオン状態となっても第２ノードＮＢには電荷は蓄積されない。以上より、選択期間には、薄膜トランジスタＴｒ１２はオフ状態となって、正常に走査信号Ｏが出力される。なお、薄膜トランジスタＴｒ１４，Ｔｒ１５については、本変形例のように双方を備えても良いし、いずれか一方のみを備えても良い。
　なお、図１９に示すように抵抗Ｒ１，Ｒ２を有さない構成とし、薄膜トランジスタＴｒ１４，Ｔｒ１５のサイズを薄膜トランジスタＴｒ１３のサイズに比べて充分に小さくしても良い。また、図１９に示す構成に代えて、図２０に示すように薄膜トランジスタＴｒ１４，Ｔｒ１５がダイオード接続にされた構成を採用することもできる。
＜３．４．５　第３の変形例＞
　第３の実施形態においては、各単位回路内の薄膜トランジスタがｎチャネル型トランジスタである場合を例に挙げて説明したが、本発明はこれに限定されない。電源電位（ＶＤＤ／ＶＳＳ）および信号ロジック（ハイ／ロー）を第３の実施形態と逆にすれば、ｐチャネル型トランジスタを各単位回路内の薄膜トランジスタとして採用することもできる。ｐチャネル型トランジスタを用いて図１６に示した単位回路と同等の回路を実現した場合、その回路構成は図２１に示すようなものとなる。この構成の場合、順方向走査が行われる際には、図２２に示すように、１段目ＳＲ１～ｎ段目ＳＲｎの第１ノードＮＡ１～ＮＡｎの電位が順次にブートストラップ効果によって大きく低下するのに伴って、１段目ＳＲ１～ｎ段目ＳＲｎから出力される走査信号Ｏ１～Ｏｎが所定期間ずつ順次にローレベルとなる。また、逆方向走査が行われる際には、図２３に示すように、ｎ段目ＳＲｎ～１段目ＳＲ１の第１ノードＮＡｎ～ＮＡ１の電位が順次にブートストラップ効果によって大きく低下するのに伴って、ｎ段目ＳＲｎ～１段目ＳＲ１から出力される走査信号Ｏｎ～Ｏ１が所定期間ずつ順次にローレベルとなる。
　なお、第３の実施形態以外の実施形態や各変形例についても、本変形例と同様にして、ｐチャネル型トランジスタを各単位回路内の薄膜トランジスタとして採用することもできる。
＜４．第４の実施形態＞
＜４．１　構成など＞
　本発明の第４の実施形態について説明する。液晶表示装置の全体構成および動作，ゲートドライバの構成および動作，単位回路の構成については、第１の実施形態と同様であるので説明を省略する（図２～図７を参照）。但し、本実施形態においては、３相のゲートクロック信号のパルス幅が第１の実施形態におけるパルス幅の２倍になっている。
＜４．２　シフトレジスタの動作＞
　本実施形態におけるシフトレジスタ４０の動作について説明する。順方向走査が行われる際には、図２４に示すような波形の第１～第３ゲートクロック信号ＣＫ１～ＣＫ３および第１，第２ゲートスタートパルス信号ＳＴ１，ＳＴ２がシフトレジスタ４０に与えられる。逆方向走査が行われる際には、図２５に示すような波形の第１～第３ゲートクロック信号ＣＫ１～ＣＫ３および第１，第２ゲートスタートパルス信号ＳＴ１，ＳＴ２がシフトレジスタ４０に与えられる。
　図２６を参照しつつ、順方向走査の際のシフトレジスタ４０の各段（単位回路）の動作について説明する。時点ｔ１以前の期間には、第１の実施形態と同様の動作が行われる。時点ｔ１になると、第１クロックＣＫａがローレベルからハイレベルに変化する。このとき、第１の実施形態とは異なり第３クロックＣＫｃはハイレベルで維持されるが、第１入力信号ＩＮ１についてもハイレベルで維持される。また、このとき、薄膜トランジスタＴｒ３はオン状態となっている。以上より、入力端子４３の電位の上昇とともに出力端子４９の電位（走査信号Ｏの電位）は上昇する。そして、第１の実施形態と同様にして、薄膜トランジスタＴｒ３のゲート端子には大きな電圧が印加され、閾値電圧落ちを生ずることなく、出力端子４９の電位が第１クロックＣＫａのハイレベルの電位にまで上昇する。このようにして、この単位回路の出力端子４９に接続されているゲートバスラインＧＬが選択状態となる。
　時点ｔ２になると、第３クロックＣＫｃがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ１がオフ状態となる。また、時点ｔ２には、第２クロックＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２がオン状態となる。さらに、時点ｔ２には、第２入力信号ＩＮ２がローレベルからハイレベルに変化する。以上のように薄膜トランジスタＴｒ２がオン状態かつ第２入力信号ＩＮ２がハイレベルとなるので、第１ノードＮＡの電位は高いレベルで維持される。また、時点ｔ２には、第１クロックＣＫａはハイレベルで維持されている。従って、出力端子４９の電位（走査信号Ｏの電位）はハイレベルで維持される。
　時点ｔ３になると、第１クロックＣＫａがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位（走査信号Ｏの電位）はローレベルにまで低下する。また、キャパシタＣ１および薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間の寄生容量を介して第１ノードＮＡの電位も低下する。このとき、第２クロックＣＫｂはハイレベルかつ第２入力信号ＩＮ２はハイレベルで維持されているので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ４になると、第２クロックＣＫｂがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ２はオフ状態となる。このとき、第３クロックＣＫｃはハイレベルで維持されているので、薄膜トランジスタＴｒ１はオン状態となっている。また、時点ｔ４～時点ｔ５の期間中、第１入力信号ＩＮ１はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
　次に、図２７を参照しつつ、逆方向走査の際のシフトレジスタ４０の各段（単位回路）の動作について説明する。時点ｔ１以前の期間には、第１の実施形態と同様の動作が行われる。時点ｔ１になると、第１クロックＣＫａがローレベルからハイレベルに変化する。このとき、第１の実施形態とは異なり第２クロックＣＫｂはハイレベルで維持されるが、第２入力信号ＩＮ２についてもハイレベルで維持される。また、このとき、薄膜トランジスタＴｒ３はオン状態となっている。以上より、入力端子４３の電位の上昇とともに出力端子４９の電位（走査信号Ｏの電位）は上昇する。そして、第１の実施形態と同様にして、薄膜トランジスタＴｒ３のゲート端子には大きな電圧が印加され、閾値電圧落ちを生ずることなく、出力端子４９の電位が第１クロックＣＫａのハイレベルの電位にまで上昇する。このようにして、この単位回路の出力端子４９に接続されているゲートバスラインＧＬが選択状態となる。
　時点ｔ２になると、第２クロックＣＫｂがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ２がオフ状態となる。また、時点ｔ２には、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１がオン状態となる。さらに、時点ｔ２には、第１入力信号ＩＮ１がローレベルからハイレベルに変化する。以上のように薄膜トランジスタＴｒ１がオン状態かつ第１入力信号ＩＮ１がハイレベルとなるので、第１ノードＮＡの電位は高いレベルで維持される。また、時点ｔ２には、第１クロックＣＫａはハイレベルで維持されている。従って、出力端子４９の電位（走査信号Ｏの電位）はハイレベルで維持される。
　時点ｔ３になると、第１クロックＣＫａがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位（走査信号Ｏの電位）はローレベルにまで低下する。また、キャパシタＣ１および薄膜トランジスタＴｒ３のゲート－ソース間，ゲート－ドレイン間の寄生容量を介して第１ノードＮＡの電位も低下する。このとき、第３クロックＣＫｃはハイレベルかつ第１入力信号ＩＮ１はハイレベルで維持されているので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ４になると、第３クロックＣＫｃがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ１はオフ状態となる。このとき、第２クロックＣＫｂはハイレベルで維持されているので、薄膜トランジスタＴｒ２はオン状態となっている。また、時点ｔ４～時点ｔ５の期間中、第２入力信号ＩＮ２はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
　以上のようにシフトレジスタ４０の各段（単位回路）が動作することにより、シフトレジスタ４０の全体で次のような動作が行われる。順方向走査が行われる際には、図２４に示すように、１段目ＳＲ１～ｎ段目ＳＲｎの第１ノードＮＡ１～ＮＡｎの電位が順次にブートストラップ効果によって大きく上昇するのに伴って、１段目ＳＲ１～ｎ段目ＳＲｎから出力される走査信号Ｏ１～Ｏｎが第１の実施形態の２倍の期間ずつ順次にハイレベルとなる。また、逆方向走査が行われる際には、図２５に示すように、ｎ段目ＳＲｎ～１段目ＳＲ１の第１ノードＮＡｎ～ＮＡ１の電位が順次にブートストラップ効果によって大きく上昇するのに伴って、ｎ段目ＳＲｎ～１段目ＳＲ１から出力される走査信号Ｏｎ～Ｏ１が第１の実施形態の２倍の期間ずつ順次にハイレベルとなる。なお、ｊ行目のゲートバスラインＧＬｊに印加される走査信号Ｏｊがハイレベルとなる期間の後半の期間とｊ＋１行目のゲートバスラインＧＬｊ＋１に印加される走査信号Ｏｊ＋１がハイレベルとなる期間の前半の期間とは同じ期間となる。
　なお、ここでは単位回路の構成が第１の実施形態における構成（図１参照）と同様であることを前提に説明したが、単位回路の構成が第１の実施形態以外の実施形態や各変形例における構成と同様の場合にも、３相のゲートクロック信号のパルス幅を第１の実施形態におけるパルス幅の２倍にすることができる。
＜４．３　効果＞
　本実施形態によれば、各走査信号Ｏがハイレベルとなる期間の長さが第１の実施形態と比較して２倍となる。すなわち、出力端子４９に接続された容量性負荷を充電するための期間の長さが第１の実施形態と比較して２倍となる。このように充電期間が長くなるので、走査信号Ｏの出力を制御するための薄膜トランジスタＴｒ３のサイズを第１の実施形態と比較して小さくすることができる。従って、第１の実施形態と比較して、シフトレジスタの回路面積を小さくすることが可能となる。以上より、ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを回路面積の増大を抑制しつつ簡易な構成で実現することができる。
＜５．第５の実施形態＞
＜５．１　構成など＞
　本発明の第５の実施形態について説明する。液晶表示装置の全体構成および動作については、第１の実施形態と同様であるので説明を省略する（図２～図４を参照）。図２８は、本実施形態におけるゲートドライバ４００内のシフトレジスタ４０の構成を示すブロック図である。図２８から把握されるように、本実施形態においては、４相のゲートクロック信号（第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ２，第３ゲートクロック信号ＣＫ３，および第４ゲートクロック信号ＣＫ４）がシフトレジスタ４０に与えられる。なお、単位回路の構成については、第１の実施形態における構成と同様である（図１参照）。但し、単位回路の構成が第１の実施形態以外の実施形態や各変形例における構成と同様の場合にも、４相のゲートクロック信号に基づいてシフトレジスタ４０が動作する構成を採用することができる。
　本実施形態においては、ゲートクロック信号は次のようにシフトレジスタ４０に与えられる。１段目ＳＲ１については、第１ゲートクロック信号ＣＫ１が第１クロックＣＫａとして与えられ、第２ゲートクロック信号ＣＫ２が第２クロックＣＫｂとして与えられ、第４ゲートクロック信号ＣＫ４が第３クロックＣＫｃとして与えられる。２段目ＳＲ２については、第２ゲートクロック信号ＣＫ２が第１クロックＣＫａとして与えられ、第３ゲートクロック信号ＣＫ３が第２クロックＣＫｂとして与えられ、第１ゲートクロック信号ＣＫ１が第３クロックＣＫｃとして与えられる。３段目ＳＲ３については、第３ゲートクロック信号ＣＫ３が第１クロックＣＫａとして与えられ、第４ゲートクロック信号ＣＫ４が第２クロックＣＫｂとして与えられ、第２ゲートクロック信号ＣＫ２が第３クロックＣＫｃとして与えられる。４段目ＳＲ４については、第４ゲートクロック信号ＣＫ４が第１クロックＣＫａとして与えられ、第１ゲートクロック信号ＣＫ１が第２クロックＣＫｂとして与えられ、第３ゲートクロック信号ＣＫ３が第３クロックＣＫｃとして与えられる。以上のような１段目ＳＲ１から４段目ＳＲ４までの構成と同様の構成が４段ずつ繰り返される。
　順方向走査が行われる際には、図２９に示すような波形の第１～第４ゲートクロック信号ＣＫ１～ＣＫ４がシフトレジスタ４０に与えられる。第２ゲートクロック信号ＣＫ２の位相は第１ゲートクロック信号ＣＫ１の位相よりも９０度遅れており、第３ゲートクロック信号ＣＫ３の位相は第１ゲートクロック信号ＣＫ１の位相よりも１８０度遅れており、第４ゲートクロック信号ＣＫ４の位相は第１ゲートクロック信号ＣＫ１の位相よりも９０度進んでいる。また、第４ゲートクロック信号ＣＫ４が立ち上がるタイミングで第１ゲートスタートパルス信号ＳＴ１が立ち上げられる。以上より、第１ゲートスタートパルス信号ＳＴ１の立ち上がりのタイミングを基準にすると、順方向走査が行われる際には、「第４ゲートクロック信号ＣＫ４、第１ゲートクロック信号ＣＫ１、第２ゲートクロック信号ＣＫ２、第３ゲートクロック信号ＣＫ３」の順序で４相のゲートクロック信号のパルスが発生する。
　逆方向走査が行われる際には、図３０に示すような波形の第１～第４ゲートクロック信号ＣＫ１～ＣＫ４がシフトレジスタ４０に与えられる。第２ゲートクロック信号ＣＫ２の位相は第１ゲートクロック信号ＣＫ１の位相よりも９０度進んでおり、第３ゲートクロック信号ＣＫ３の位相は第１ゲートクロック信号ＣＫ１の位相よりも１８０度進んでおり、第４ゲートクロック信号ＣＫ４の位相は第１ゲートクロック信号ＣＫ１の位相よりも９０度遅れている。また、第１ゲートクロック信号ＣＫ１が立ち上がるタイミングで第２ゲートスタートパルス信号ＳＴ２が立ち上げられる。以上より、第２ゲートスタートパルス信号ＳＴ２の立ち上がりのタイミングを基準にすると、順方向走査が行われる際には、「第１ゲートクロック信号ＣＫ１、第４ゲートクロック信号ＣＫ４、第３ゲートクロック信号ＣＫ３、第２ゲートクロック信号ＣＫ２」の順序で４相のゲートクロック信号のパルスが発生する。
＜５．２　シフトレジスタの動作＞
　次に、本実施形態におけるシフトレジスタ４０の動作について説明する。なお、第１～第４ゲートクロック信号ＣＫ１～ＣＫ４のパルスの発生順序およびゲートスタートパルス信号（第１ゲートスタートパルス信号ＳＴ１，第２ゲートスタートパルス信号ＳＴ２）の立ち上がりの際に立ち上がるゲートクロック信号に応じて、順方向走査と逆方向走査との切り替えが行われる。
＜５．２．１　各段（単位回路）の動作＞
　まず、図１，図３１，および図３２を参照しつつ、シフトレジスタ４０の各段（単位回路）の動作について説明する。図３１は順方向走査が行われる際の信号波形図であり、図３２は逆方向走査が行われる際の信号波形図である。なお、本実施形態においては、時点ｔ３以降の動作が第１の実施形態における動作とは異なる。従って、時点ｔ３以降の動作についてのみ説明する。
＜５．２．１．１　順方向走査の際の動作＞
　時点ｔ３になると、第２入力信号ＩＮ２がハイレベルからローレベルに変化する。また、時点ｔ３には、第２クロックＣＫｂがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ２がオフ状態となる。このように、第２入力信号ＩＮ２はローレベルとなるが、薄膜トランジスタＴｒ２がオフ状態となるので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ４になると、第３クロックＣＫｃがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ１はオン状態となる。また、時点ｔ４～時点ｔ５の期間中、第１入力信号ＩＮ１はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
＜５．２．１．２　逆方向走査の際の動作＞
　時点ｔ３になると、第１入力信号ＩＮ１がハイレベルからローレベルに変化する。また、時点ｔ３には、第３クロックＣＫｃがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴｒ１がオフ状態となる。このように、第１入力信号ＩＮ１はローレベルとなるが、薄膜トランジスタＴｒ１がオフ状態となるので、第１ノードＮＡはプリチャージ状態で維持される。
　時点ｔ４になると、第２クロックＣＫｂがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴｒ２はオン状態となる。また、時点ｔ４～時点ｔ５の期間中、第２入力信号ＩＮ２はローレベルとなっている。以上より、この期間中に第１ノードＮＡの電位はローレベルとなる。
＜５．２．２　シフトレジスタ全体の動作＞
　以上のようにシフトレジスタ４０の各段（単位回路）が動作することにより、順方向走査が行われる際には、図２９に示すように、１段目ＳＲ１～ｎ段目ＳＲｎの第１ノードＮＡ１～ＮＡｎの電位が順次にブートストラップ効果によって大きく上昇するのに伴って、１段目ＳＲ１～ｎ段目ＳＲｎから出力される走査信号Ｏ１～Ｏｎが所定期間ずつ順次にハイレベルとなる。また、逆方向走査が行われる際には、図３０に示すように、ｎ段目ＳＲｎ～１段目ＳＲ１の第１ノードＮＡｎ～ＮＡ１の電位が順次にブートストラップ効果によって大きく上昇するのに伴って、ｎ段目ＳＲｎ～１段目ＳＲ１から出力される走査信号Ｏｎ～Ｏ１が所定期間ずつ順次にハイレベルとなる。
＜５．３　効果＞
　本実施形態によれば、４相のクロック信号を用いてゲートドライバ４００を動作させる場合にも、第１の実施形態と同様、ゲートバスラインの走査順序の切り替えが可能であって閾値電圧落ちに起因する誤動作の発生を防止することのできるシフトレジスタを簡易な構成で実現することができる。なお、ｎ相のクロック信号で動作するシフトレジスタについても同様にして実現することができる。
＜６．第６の実施形態＞
＜６．１　構成など＞
　本発明の第６の実施形態について説明する。液晶表示装置の全体構成および動作については、第１の実施形態と同様であるので説明を省略する（図２～図４を参照）。本実施形態においては、１段目ＳＲ１とｎ段目（最終段目）ＳＲｎと２～ｎ－１段目ＳＲ２～ＳＲｎ－１とで単位回路の構成が異なっている。２～ｎ－１段目ＳＲ２～ＳＲｎ－１については、第２の実施形態と同様、単位回路は図１３に示すように構成されている。
　図３３は、１段目の単位回路の構成を示す回路図である。図１３に示す構成とは異なり、１段目の単位回路には薄膜トランジスタＴｒ４が設けられていない。但し、図１３に示す構成と比較して、薄膜トランジスタＴｒ１のサイズが大きくされる。図３４は、ｎ段目の単位回路の構成を示す回路図である。図１３に示す構成とは異なり、ｎ段目の単位回路には薄膜トランジスタＴｒ５が設けられていない。但し、図１３に示す構成と比較して、薄膜トランジスタＴｒ２のサイズが大きくされる。
＜６．２　シフトレジスタの動作＞
　ここで、仮に図１３に示す構成において１つのゲートスタートパルス信号でシフトレジスタ４０を動作させると仮定する。このとき、逆方向走査の際にゲートスタートパルス信号のパルスが生じた時に、１段目ＳＲ１において、薄膜トランジスタＴｒ４がオン状態となるので第１ノードＮＡがプリチャージ状態となる。その結果、１段目ＳＲ１で誤動作が生じる。同様に、順方向走査の際にゲートスタートパルス信号のパルスが生じた時に、ｎ段目ＳＲｎにおいて、薄膜トランジスタＴｒ５がオン状態となるので第１ノードＮＡがプリチャージ状態となる。その結果、ｎ段目ＳＲｎで誤動作が生じる。
　これに対して、本実施形態によれば、１段目ＳＲ１においては、第１入力信号ＩＮ１がハイレベルになっても、第３クロックＣＫｃがハイレベルにならない限り第１ノードＮＡはプリチャージ状態とはならない。また、ｎ段目ＳＲｎにおいては、第２入力信号ＩＮ２がハイレベルになっても、第２クロックＣＫｂがハイレベルにならない限り第１ノードＮＡはプリチャージ状態とはならない。従って、１つのゲートスタートパルス信号でシフトレジスタ４０を動作させても、逆方向走査の際に１段目ＳＲ１で誤動作が生じることや順方向走査の際にｎ段目（最終段目）ＳＲｎで誤動作が生じることが防止される。
＜６．３　効果＞
　本実施形態によれば、シフト方向の切り替えが可能なシフトレジスタを１つのゲートスタートパルス信号で動作させることが可能となる。これにより、シフト方向の切り替えが可能なシフトレジスタをより簡易な構成で実現することができる。
＜６．４　変形例＞
＜６．４．１　第１の変形例＞
　図３５は、第６の実施形態の第１の変形例における１段目の単位回路の構成を示す回路図である。本変形例においては、１段目の単位回路には、図１３に示す構成における薄膜トランジスタＴｒ４に代えて、薄膜トランジスタＴｒ４ａおよび薄膜トランジスタＴｒ４ｂが設けられている。薄膜トランジスタＴｒ４ａについては、ゲート端子およびドレイン端子は入力端子４１に接続され、ソース端子は薄膜トランジスタＴｒ４ｂのドレイン端子に接続されている。薄膜トランジスタＴｒ４ｂについては、ゲート端子は入力端子４５に接続され、ドレイン端子は薄膜トランジスタＴｒ４ａのソース端子に接続され、ソース端子は第１ノードＮＡに接続されている。図３６は、第６の実施形態の第２の変形例におけるｎ段目の単位回路の構成を示す回路図である。本変形例においては、ｎ段目の単位回路には、図１３に示す構成における薄膜トランジスタＴｒ５に代えて、薄膜トランジスタＴｒ５ａおよび薄膜トランジスタＴｒ５ｂが設けられている。薄膜トランジスタＴｒ５ａについては、ゲート端子およびドレイン端子は入力端子４２に接続され、ソース端子は薄膜トランジスタＴｒ５ｂのドレイン端子に接続されている。薄膜トランジスタＴｒ５ｂについては、ゲート端子は入力端子４４に接続され、ドレイン端子は薄膜トランジスタＴｒ５ａのソース端子に接続され、ソース端子は第１ノードＮＡに接続されている。
　本変形例においても、１段目ＳＲ１においては、第１入力信号ＩＮ１がハイレベルになっても、薄膜トランジスタＴｒ４ｂが存在しているので、第３クロックＣＫｃがハイレベルにならない限り第１ノードＮＡはプリチャージ状態とはならない。また、ｎ段目ＳＲｎにおいては、第２入力信号ＩＮ２がハイレベルになっても、薄膜トランジスタＴｒ５ｂが存在しているので、第２クロックＣＫｂがハイレベルにならない限り第１ノードＮＡはプリチャージ状態とはならない。従って、１つのゲートスタートパルス信号でシフトレジスタ４０を動作させても、逆方向走査の際に１段目ＳＲ１で誤動作が生じることや順方向走査の際にｎ段目（最終段目）ＳＲｎで誤動作が生じることが防止される。
＜６．４．１　第１の変形例＞
　図３７は、第６の実施形態の第２の変形例における１段目の単位回路の構成を示す回路図である。図３８は、第６の実施形態の第２の変形例におけるｎ段目の単位回路の構成を示す回路図である。このように、１段目の単位回路を図１３に示した構成から薄膜トランジスタＴｒ１を取り除いた構成とし、ｎ段目の単位回路を図１３に示した構成から薄膜トランジスタＴｒ２を取り除いた構成としても良い。
＜７．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　４０…シフトレジスタ
　１００…表示部
　２００…表示制御回路
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　ＳＲ１～ＳＲｎ…単位回路
　Ｔｒ１～Ｔｒ１６…薄膜トランジスタ
　ＮＡ，ＮＢ…第１ノード，第２ノード
　ＣＫａ，ＣＫｂ，ＣＫｃ…第１クロック，第２クロック，第３クロック
　ＣＫ１，ＣＫ２，ＣＫ３…第１ゲートクロック信号，第２ゲートクロック信号，第３ゲートクロック信号
　Ｏ…走査信号
　ＳＴ１，ＳＴ２…第１ゲートスタートパルス信号，第２ゲートスタートパルス信号
　ＩＮ１，ＩＮ２…第１入力信号，第２入力信号

Claims (15)

  1. 　制御端子，第１導通端子，および第２導通端子を有する同一導電型の複数個のトランジスタからなる単位回路を複数段直列に接続した構成を有し、第１クロック，第２クロック，および第３クロックとして与えられる３個のクロック信号を少なくとも含む複数相のクロック信号に基づいて動作するシフトレジスタであって、
    　前記単位回路は、
    　　出力信号を出力するための出力端子と、
    　　制御端子に前記第３クロックが与えられ、第２導通端子に前段の出力信号が与えられる第１トランジスタと、
    　　前記第１トランジスタの第１導通端子に接続された第１ノードと、
    　　制御端子に前記第２クロックが与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子に次段の出力信号が与えられる第２トランジスタと、
    　　制御端子が前記第１ノードに接続され、第１導通端子に前記第１クロックが与えられ、第２導通端子が前記出力端子に接続された第３トランジスタと
    からなることを特徴とする、シフトレジスタ。
  2. 　前記複数相のクロック信号は、位相が１２０度ずつずれた第１ゲートクロック信号，第２ゲートクロック信号，および第３ゲートクロック信号からなる３相のクロック信号であって、
    　連続する３つの段を構成する３つの単位回路を第１単位回路，第２単位回路，および第３単位回路と定義したとき、
    　　前記第１単位回路は、前記第１ゲートクロック信号が前記第１クロックとして与えられ、前記第２ゲートクロック信号が前記第２クロックとして与えられ、前記第３ゲートクロック信号が前記第３クロックとして与えられるように構成され、
    　　前記第２単位回路は、前記第２ゲートクロック信号が前記第１クロックとして与えられ、前記第３ゲートクロック信号が前記第２クロックとして与えられ、前記第１ゲートクロック信号が前記第３クロックとして与えられるように構成され、
    　　前記第３単位回路は、前記第３ゲートクロック信号が前記第１クロックとして与えられ、前記第１ゲートクロック信号が前記第２クロックとして与えられ、前記第２ゲートクロック信号が前記第３クロックとして与えられるように構成されていることを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　“前記第１ゲートクロック信号、前記第２ゲートクロック信号、前記第３ゲートクロック信号”の順序で繰り返してパルスが発生するときと“前記第３ゲートクロック信号、前記第２ゲートクロック信号、前記第１ゲートクロック信号”の順序で繰り返してパルスが発生するときとで互いに逆方向にシフト動作を行うことを特徴とする、請求項２に記載のシフトレジスタ。
  4. 　前記複数相のクロック信号は、位相が９０度ずつずれた第１ゲートクロック信号，第２ゲートクロック信号，第３ゲートクロック信号，および第４ゲートクロック信号からなる４相のクロック信号であって、
    　連続する４つの段を構成する４つの単位回路を第１単位回路，第２単位回路，第３単位回路，および第４単位回路と定義したとき、
    　　前記第１単位回路は、前記第１ゲートクロック信号が前記第１クロックとして与えられ、前記第２ゲートクロック信号が前記第２クロックとして与えられ、前記第４ゲートクロック信号が前記第３クロックとして与えられるように構成され、
    　　前記第２単位回路は、前記第２ゲートクロック信号が前記第１クロックとして与えられ、前記第３ゲートクロック信号が前記第２クロックとして与えられ、前記第１ゲートクロック信号が前記第３クロックとして与えられるように構成され、
    　　前記第３単位回路は、前記第３ゲートクロック信号が前記第１クロックとして与えられ、前記第４ゲートクロック信号が前記第２クロックとして与えられ、前記第２ゲートクロック信号が前記第３クロックとして与えられるように構成され、
    　　前記第４単位回路は、前記第４ゲートクロック信号が前記第１クロックとして与えられ、前記第１ゲートクロック信号が前記第２クロックとして与えられ、前記第３ゲートクロック信号が前記第３クロックとして与えられるように構成されていることを特徴とする、請求項１に記載のシフトレジスタ。
  5. 　“前記第１ゲートクロック信号、前記第２ゲートクロック信号、前記第３ゲートクロック信号、前記第４ゲートクロック信号”の順序で繰り返してパルスが発生するときと“前記第４ゲートクロック信号、前記第３ゲートクロック信号、前記第２ゲートクロック信号、前記第１ゲートクロック信号”の順序で繰り返してパルスが発生するときとで互いに逆方向にシフト動作を行うことを特徴とする、請求項４に記載のシフトレジスタ。
  6. 　前記単位回路は、
    　　制御端子および第１導通端子に前段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第４トランジスタと、
    　　制御端子および第１導通端子に次段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第５トランジスタと
    のいずれか一方または双方を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  7. 　前記単位回路は、制御端子に前記第１クロックが与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子が前記出力端子に接続された第６トランジスタを更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  8. 　前記単位回路は、
    　　制御端子に前記第３クロックが与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第７トランジスタと、
    　　制御端子に前記第２クロックが与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第８トランジスタと
    のいずれか一方または双方を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  9. 　前記単位回路は、
    　　制御端子に初期化信号が与えられ、第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第９トランジスタと、
    　　制御端子に前記初期化信号が与えられ、第１導通端子が前記第１ノードに接続され、第２導通端子に第１電位電源の電位が与えられる第１０トランジスタと
    のいずれか一方または双方を更に含み、
    　前記初期化信号は、全ての単位回路に共通的に与えられることを特徴とする、請求項１に記載のシフトレジスタ。
  10. 　前記単位回路は、前記第１ノードを入力側第１ノードおよび出力側第１ノードの２つの領域に分ける第１１トランジスタを更に含み、
    　前記第１１トランジスタは、制御端子に第２電位電源の電位が与えられ、第１導通端子が前記入力側第１ノードに接続され、第２導通端子が前記出力側第１ノードに接続されるように構成されていることを特徴とする、請求項１に記載のシフトレジスタ。
  11. 　前記単位回路は、
    　　第１導通端子が前記出力端子に接続され、第２導通端子に第１電位電源の電位が与えられる第１２トランジスタと、
    　　前記第１２トランジスタの制御端子に接続された第２ノードと、
    　　制御端子が前記第１ノードに接続され、第１導通端子が前記第２ノードに接続され、第２導通端子に第１電位電源の電位が与えられる第１３トランジスタと
    を更に含むとともに、
    　　制御端子に前記第２クロックが与えられ、第１導通端子に前記第２クロックまたは第２電位電源の電位が与えられ、第２導通端子が前記第２ノードに接続された第１４トランジスタと、
    　　制御端子に前記第３クロックが与えられ、第１導通端子に前記第３クロックまたは第２電位電源の電位が与えられ、第２導通端子が前記第２ノードに接続された第１５トランジスタと
    のいずれか一方または双方を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  12. 　前記複数相のクロック信号のうちの連続してパルスを発生する２つのクロック信号について、先にパルスを発生するクロック信号を先行クロック信号と定義し、後でパルスを発生するクロック信号を後続クロック信号と定義したとき、前記先行クロック信号についてのパルス出力期間の後半の期間と前記後続クロック信号についてのパルス出力期間の前半の期間とが重なっていることを特徴とする、請求項１に記載のシフトレジスタ。
  13. 　シフト動作の開始を指示するスタートパルスとして、順方向にシフト動作が行われるようにするための第１スタートパルスと逆方向にシフト動作が行われるようにするための第２スタートパルスとが与えられることを特徴とする、請求項１から１２までのいずれか１項に記載のシフトレジスタ。
  14. 　順方向にシフト動作が行われるとき、最終段目の単位回路には、最終段目の次段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される出力信号に相当する信号が前記第２スタートパルスとして与えられ、
    　逆方向にシフト動作が行われるとき、１段目の単位回路には、１段目の前段に単位回路を追加したと仮定した場合のその追加した単位回路から出力される出力信号に相当する信号が前記第１スタートパルスとして与えられることを特徴とする、請求項１３に記載のシフトレジスタ。
  15. 　最終段目の単位回路は、制御端子および第１導通端子に前段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第４トランジスタを更に含み、
    　１段目の単位回路は、制御端子および第１導通端子に次段の出力信号が与えられ、第２導通端子が前記第１ノードに接続された第５トランジスタを更に含み、
    　１段目および最終段目以外の単位回路は、前記第４トランジスタと前記第５トランジスタとを更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
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