WO2016002644A1 - シフトレジスタおよびそれを備える表示装置 - Google Patents

シフトレジスタおよびそれを備える表示装置 Download PDF

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WO2016002644A1
WO2016002644A1 PCT/JP2015/068458 JP2015068458W WO2016002644A1 WO 2016002644 A1 WO2016002644 A1 WO 2016002644A1 JP 2015068458 W JP2015068458 W JP 2015068458W WO 2016002644 A1 WO2016002644 A1 WO 2016002644A1
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level
terminal
output
control node
output control
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PCT/JP2015/068458
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English (en)
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俊次 末木
泰章 岩瀬
卓哉 渡部
晶 田川
健吾 原
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シャープ株式会社
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Publication date
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Definitions

  • the present invention relates to an active matrix display device, and more particularly to a shift register in a scanning signal line driving circuit for driving a scanning signal line provided in a display portion of an active matrix display device.
  • an active matrix type liquid crystal display device having a display unit including a plurality of source bus lines (video signal lines) and a plurality of gate bus lines (scanning signal lines) is known.
  • a gate driver scanning signal line drive circuit
  • IC Integrated Circuit
  • the display portion of the active matrix type liquid crystal display device includes a plurality of source bus lines, a plurality of gate bus lines, and intersections of the plurality of source bus lines and the plurality of gate bus lines, respectively.
  • a plurality of corresponding pixel forming portions are formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel formation unit holds a thin film transistor, which is a switching element in which a gate terminal is connected to a gate bus line passing through a corresponding intersection and a source terminal is connected to a source bus line passing through the intersection, and a pixel voltage value It includes a pixel capacity and the like.
  • the active matrix liquid crystal display device is also provided with the gate driver described above and a source driver (video signal line driving circuit) for driving the source bus line.
  • the video signal indicating the pixel voltage value is transmitted through the source bus line.
  • each source bus line cannot transmit video signals indicating pixel voltage values for a plurality of rows at a time (simultaneously).
  • the writing (charging) of the video signal to the pixel capacitors in the above-described pixel formation portion arranged in a matrix is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register having a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Then, by sequentially outputting active scanning signals from each stage of the shift register, writing of video signals to the pixel capacitors is sequentially performed row by row as described above.
  • a circuit constituting each stage of the shift register is referred to as a “stage constituent circuit”.
  • FIG. 24 is a circuit diagram of a conventional stage configuration circuit having the simplest configuration.
  • This stage configuration circuit includes four thin film transistors T81 to T84 and one capacitor CAP.
  • the stage configuration circuit has one output terminal 80 and four input terminals 81 to 84 in addition to the input terminal for the low-level DC power supply potential VSS.
  • the gate terminal of the thin film transistor T81, the source terminal of the thin film transistor T83, and the drain terminal of the thin film transistor T84 are connected to each other. A region where these are connected to each other is called an “output control node”.
  • the output control node is denoted by the symbol NA.
  • NA the higher of the drain and the source
  • the source potential is higher than the drain potential. May be higher.
  • the magnitude of the low-level DC power supply potential VSS is referred to as “VSS potential” for convenience.
  • a scanning signal GOUT to be supplied to the gate bus line connected to this stage constituent circuit is output.
  • the input terminal 81 is supplied with the first clock CKA.
  • the input terminal 82 is supplied with the second clock CKB.
  • the first clock CKA and the second clock CKB are 180 degrees out of phase.
  • the input terminal 83 is supplied with a scanning signal output from the preceding stage configuration circuit as a set signal S.
  • the input terminal 84 is supplied with a scanning signal output from the next stage configuration circuit as a reset signal R.
  • the “previous stage constituent circuit” may be simply abbreviated as “previous stage”
  • the “next stage stage constituent circuit” may be simply abbreviated as “next stage”.
  • the gate terminal is connected to the output control node NA, the drain terminal is connected to the input terminal 81, and the source terminal is connected to the output terminal 80.
  • the gate terminal is connected to the input terminal 82, the drain terminal is connected to the output terminal 80, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal and the drain terminal are connected to the input terminal 83 (that is, diode connection), and the source terminal is connected to the output control node NA.
  • the gate terminal is connected to the input terminal 84, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • One end of the capacitor CAP is connected to the output control node NA, and the other end is connected to the output terminal 80.
  • each stage configuration circuit a period during which an operation for writing (charging) to a pixel capacitor in a pixel formation portion connected to a corresponding gate bus line is performed is referred to as a “writing operation period”. " A period other than the write operation period is referred to as a “normal operation period”. In FIG. 25, a period from time t80 to time t82 is a writing operation period, and a period before time t80 and a period after time t82 are normal operation periods.
  • a pulse of the set signal S is given to the input terminal 83. Since the thin film transistor T83 is diode-connected as shown in FIG. 24, the thin film transistor T83 is turned on by the pulse of the set signal S, and the capacitor CAP is charged. As a result, the potential of the output control node NA rises and the thin film transistor T81 is turned on.
  • the first clock CKA is at a low level. Therefore, the scanning signal GOUT is maintained at a low level during this period.
  • the reset signal R is at the low level during the period from the time point t80 to the time point t81, the thin film transistor T84 is maintained in the off state. Therefore, the potential of the output control node NA does not decrease during this period.
  • the first clock CKA changes from the low level to the high level.
  • the potential of the output terminal 80 increases as the potential of the input terminal 81 increases.
  • the capacitor CAP is provided between the output control node NA and the output terminal 80
  • the potential of the output control node NA increases as the potential of the output terminal 80 increases (output control node).
  • NA is bootstrapped).
  • a large voltage is applied to the gate terminal of the thin film transistor T81, and the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA.
  • the gate bus line connected to the output terminal 80 of this stage constituent circuit is selected.
  • the second clock CKB is at the low level during the period from the time point t81 to the time point t82. Therefore, since the thin film transistor T82 is maintained in the off state, the potential of the scanning signal GOUT does not decrease during this period.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the output terminal 80 decreases as the potential of the input terminal 81 decreases, and the potential of the output control node NA also decreases via the capacitor CAP.
  • a pulse of the reset signal R is given to the input terminal 84.
  • the thin film transistor T84 is turned on.
  • the potential of the output control node NA changes from high level to low level.
  • the second clock CKB changes from the low level to the high level.
  • the thin film transistor T82 is turned on.
  • the potential of the scanning signal GOUT becomes a low level.
  • the active scanning signal GOUT is applied to the gate bus line corresponding to this stage constituent circuit during the latter half of the writing operation period.
  • the scanning signal GOUT output from the stage configuration circuit of an arbitrary stage is given as a set signal S to the next stage.
  • a plurality of gate bus lines provided in the liquid crystal display device are sequentially selected, and writing to the pixel capacitors is performed row by row.
  • the potential of the scanning signal GOUT to be fixed at a low level may vary during the normal operation period due to noise caused by the clock signal (first clock CKA). This will be described below.
  • Parasitic capacitance is formed between the respective electrodes of the thin film transistors in the stage configuration circuit constituting the shift register. Therefore, in the configuration shown in FIG. 24, parasitic capacitance is also formed between the gate and drain of the thin film transistor T81 or between the gate and source. For this reason, when the first clock CKA changes from the low level to the high level, the gate potential of the thin film transistor T81 rises through the parasitic capacitance.
  • the potential of the output control node NA rises somewhat although the potential of the output control node NA should be fixed at a low level (the potential of the output control node NA floats).
  • a leak current flows through the thin film transistor T81, and the potential of the scanning signal GOUT varies.
  • the first clock CKA changes from a low level to a high level in a predetermined cycle throughout the operation period of the liquid crystal display device. Accordingly, during the normal operation period, the potential of the scanning signal GOUT varies at a predetermined cycle. As a result, abnormal operation and increased power consumption are caused.
  • FIG. 26 is a diagram schematically showing a configuration of a stage configuration circuit having an output control node stabilization unit.
  • the stage configuration circuit includes an output control node stabilization unit 950 in addition to a buffer 910, a scanning signal stabilization unit 920, an output control node set unit 930, and an output control node reset unit 940.
  • the thin film transistor T81, the thin film transistor T82, the thin film transistor T83, and the thin film transistor T84 in FIG. 24 correspond to the buffer 910, the scan signal stabilization unit 920, the output control node set unit 930, and the output control node reset unit 940 in FIG.
  • FIG. 27 is a circuit diagram showing the configuration of the stage constituent circuit disclosed in the pamphlet of International Publication No. 2011/066761.
  • the stage configuration circuit shown in FIG. 27 includes ten thin film transistors T91 to T100 and one capacitor CAP.
  • this stage configuration circuit has one output terminal 90 and six input terminals 91 to 96.
  • the gate terminal of the thin film transistor T91, the drain terminal of the thin film transistor T92, the source terminal of the thin film transistor T95, the gate terminal of the thin film transistor T96, and the drain terminal of the thin film transistor T97 are connected to each other via a first control node NA as an output control node. .
  • the gate terminal of the thin film transistor T92, the source terminal of the thin film transistor T93, the drain terminal of the thin film transistor T94, the drain terminal of the thin film transistor T96, and the gate terminal of the thin film transistor T100 are connected to each other. A region where these are connected to each other is referred to as a “second control node”.
  • the second control node is denoted by reference numeral NB.
  • the gate terminal is connected to the first control node NA, the drain terminal is connected to the input terminal 91, and the source terminal is connected to the output terminal 90.
  • the gate terminal is connected to the second control node NB, the drain terminal is connected to the first control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal and the drain terminal are connected to the input terminal 93 (that is, diode connection), and the source terminal is connected to the second control node NB.
  • the gate terminal is connected to the input terminal 94, the drain terminal is connected to the second control node NB, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal and the drain terminal are connected to the input terminal 95 (that is, diode connection), and the source terminal is connected to the first control node NA.
  • the gate terminal is connected to the first control node NA, the drain terminal is connected to the second control node NB, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 96, the drain terminal is connected to the first control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 96, the drain terminal is connected to the output terminal 90, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 92, the drain terminal is connected to the output terminal 90, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the second control node NB, the drain terminal is connected to the output terminal 90, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • One end of the capacitor CAP is connected to the output control node NA, and the other end is connected to the output terminal 90.
  • the output control node stabilizing unit 950 described above is realized by the thin film transistors T92, T93, T94, and T96.
  • FIG. 28 is a signal waveform diagram for explaining the operation of the stage constituent circuit having the configuration shown in FIG.
  • this stage configuration circuit generates four-phase clock signals (first clock CKA, second clock CKB, third clock CKC, and fourth clock CKD) whose phases are shifted by 90 degrees. Work on the basis.
  • attention is focused on the normal operation period. During the normal operation period, the potential of the first control node (output control node) NA is maintained at a low level, so that the thin film transistor T96 is maintained in an off state.
  • the thin film transistor T93 is in an on state and the thin film transistor T94 is in an off state. Further, during the period in which the third clock CKC is at a low level and the fourth clock CKD is at a high level, the thin film transistor T93 is in an off state and the thin film transistor T94 is in an on state.
  • the potential of the second control node NB becomes high level every predetermined period. Thereby, in the normal operation period, the thin film transistor T92 is turned on every predetermined period, and the potential of the first control node NA is drawn to the VSS potential.
  • a monolithic gate driver that prevents the potential of the output control node NA from floating during the normal operation period and does not cause abnormal operation is realized.
  • the thin film transistor T96 is provided to prevent the potential of the second control node NB from going high during the write operation period.
  • each stage constituent circuit constituting the shift register includes a large number of thin film transistors. This increases the area occupied by the gate driver on the TFT substrate, making it difficult to narrow the frame.
  • the load on the thin film transistor connected to the output control node NA is increased, the reliability for long-term operation is reduced. Further, in FIG.
  • both the thin film transistors T93 and T96 are turned on. Current flows. As a result, power consumption increases. As described above, according to the conventional configuration, it is difficult to narrow the frame and reduce the power consumption and to ensure the reliability for long-term operation.
  • an object of the present invention is to realize a shift register for driving a scanning signal line that can achieve a narrow frame and low power consumption of a display device while ensuring reliability for long-term operation.
  • a first aspect of the present invention drives a scanning signal line of a display device, which is composed of a plurality of stages that operate based on a plurality of clock signals that periodically repeat a first level and a second level.
  • a control terminal, a first conduction terminal, and a second conduction terminal, and the scanning signal output from the output node among the plurality of clock signals is changed from the off level at a timing at which the scanning signal should change from the on level to the off level.
  • a first output node stabilization switching element in which a clock signal changing to an on level is applied to a control terminal, a first conduction terminal is connected to the output node, and an off-level power supply potential is applied to a second conduction terminal. And a control terminal, a first conduction terminal, and a second conduction terminal, and the scanning signal output from the output node among the plurality of clock signals is turned off at a timing at which the scanning signal should change from the off level to the on level. Is applied to the first conduction terminal, and a second conduction terminal is connected to the output node.
  • An output control node connected to a control terminal of the output control switching element; A scan signal that changes from an off level to an on level at a timing when the output control node should change from an off level to an on level among the scan signals output from the output node of one or more stages before is received as the set signal, and the set An output control node turn-on unit for changing a level of the output control node toward an on level based on a signal; Among the scanning signals output from the output node of one or more stages later, a scanning signal that changes from the off level to the on level at a timing when the output control node should change from the on level to the off level is received as a reset signal, and the reset An output control node turn-off unit for changing the level of the output control node toward an off level based on a signal; An output control node stabilizing unit for preventing fluctuation of the level of the output control node during a period in which the level of the output control node is to be maintained at an off level;
  • a clock signal that changes from on to on-level is applied to the control terminal, a first conduction terminal is connected to the output control node, and a scanning signal output from the output node in the previous stage is applied to the second conduction terminal.
  • a switching element for stabilizing the output control node of It has a control terminal, a first conduction terminal, and a second conduction terminal, and is turned off at the timing when the scanning signal output from the output node of the next stage among the plurality of clock signals should change from the off level to the on level.
  • a clock signal that changes from a level to an on level is applied to a control terminal, a first conduction terminal is connected to the output control node directly or via another switching element, and a scanning signal output from an output node at the next stage includes a second output control node stabilizing switching element provided to the second conduction terminal.
  • the output control node stabilization unit includes only the first output control node stabilization switching element and the second output control node stabilization switching element, The first conduction terminal of the second output control node stabilization switching element is directly connected to the output control node.
  • the output control node stabilizing unit has a control terminal, a first conduction terminal, and a second conduction terminal, and a clock signal applied to the first conduction terminal of the output control switching element is provided to the control terminal.
  • a third output control node for stabilization wherein a first conduction terminal is connected to the output control node, and a second conduction terminal is connected to the first conduction terminal of the second output control node stabilization switching element. It further includes a switching element.
  • the output control node turn-on unit receives a scan signal output from the output node of the previous stage as the set signal.
  • the output control node stabilization unit has a control terminal, a first conduction terminal, and a second conduction terminal, and provides an initialization signal that changes from an off level to an on level immediately after the start of the vertical scanning period to the control terminal.
  • the output control node further includes a fourth output control node stabilization switching element having a first conduction terminal connected to the output control node and an off-level power supply potential applied to the second conduction terminal.
  • the output control node stabilizing unit has a control terminal, a first conduction terminal, and a second conduction terminal, and gives a clear signal that changes from an off level to an on level at the end of the vertical scanning period to the control terminal.
  • the output control node further includes a fifth output control node stabilizing switching element having a first conduction terminal connected to the output control node and an off-level power supply potential applied to the second conduction terminal.
  • the stage configuration circuit has a control terminal, a first conduction terminal, and a second conduction terminal, and a clear signal that changes from an off level to an on level at the end of the vertical scanning period is given to the control terminal,
  • the output node further includes a second output node stabilization switching element having a first conduction terminal connected to the output node and an off-level power supply potential applied to the second conduction terminal.
  • the stage configuration circuit has a control terminal, a first conduction terminal, and a second conduction terminal, and a clear signal that changes from an off level to an on level at the end of the vertical scanning period is given to the control terminal, A second output node stabilization switching element, wherein a first conduction terminal is connected to the output node, and an off-level power supply potential is applied to the second conduction terminal;
  • the output control node stabilizing unit includes: A clock signal provided to the first conduction terminal of the output control switching element has a control terminal, a first conduction terminal, and a second conduction terminal, and is provided to the control terminal.
  • a third output control node stabilization switching element having a second conduction terminal connected to the first conduction terminal of the second output control node stabilization switching element;
  • An initialization signal having a control terminal, a first conduction terminal, and a second conduction terminal and changing from an off level to an on level immediately after the start of the vertical scanning period is given to the control terminal, and the output control node
  • a fourth output control node stabilization switching element to which one conduction terminal is connected and an off-level power supply potential is applied to the second conduction terminal;
  • a clear signal having a control terminal, a first conduction terminal, and a second conduction terminal and changing from an off level to an on level at the end of the vertical scanning period is given to the control terminal, and the output control node receives a first signal.
  • a fifth output control node stabilizing switching element to which one conduction terminal is connected and an off-level power supply potential is applied to the second conduction terminal.
  • the switching element included in the stage constituent circuit is a thin film transistor including an oxide semiconductor.
  • the oxide semiconductor is indium gallium zinc oxide.
  • An eleventh aspect of the present invention is a display device, A display unit provided with a plurality of scanning signal lines; And a shift register according to any one of the first to tenth aspects of the present invention, the shift register being configured to correspond to the plurality of scanning signal lines on a one-to-one basis.
  • the stage constituent circuit constituting the shift register includes two switching elements (from the off level at the timing when the scanning signal output from the previous stage should change from the off level to the on level).
  • a clock signal that changes to an on level is applied to the control terminal, a first conduction terminal is connected to the output control node, and a scanning signal output from the previous stage is applied to the second conduction terminal.
  • Switching element and a clock signal that changes from the off level to the on level at the timing when the scanning signal output from the next stage should change from the off level to the on level is applied to the control terminal and directly to the output control node or other
  • the first conduction terminal is connected via the switching element, and the scanning signal output from the next stage is supplied to the second conduction terminal.
  • Output control node stabilizer constituted by a switching element
  • the first output control is performed in a normal operation period (a period other than a write operation period in which an operation for writing (charging) to a pixel capacitor is performed in a row corresponding to each stage configuration circuit).
  • a normal operation period a period other than a write operation period in which an operation for writing (charging) to a pixel capacitor is performed in a row corresponding to each stage configuration circuit.
  • the output control node stabilizing unit for maintaining the potential of the output control node at the off level throughout the normal operation period is realized by using a smaller number of switching elements than in the past. For this reason, in the display device using this shift register, the area occupied by the scanning signal line driver circuit on the panel substrate can be reduced, and the frame can be made narrower than before.
  • the output control node stabilizing unit is realized by using only two switching elements. For this reason, by using this shift register in the scanning signal line driving circuit in the display device, the area occupied by the scanning signal line driving circuit on the panel substrate can be remarkably reduced, and the frame is significantly narrower than before. Can be achieved. In addition, the load on the switching element connected to the output control node is remarkably reduced, and the reliability for long-term operation is significantly improved as compared with the conventional case.
  • the second conduction terminal and the output control node of the second output control node stabilization switching element are the second output control node stabilization switching element and the third output control. Electrical connection is established when both of the node stabilizing switching elements are in the ON state. Even if the clock signal applied to the control terminal of the second output control node stabilization switching element is on level, the clock signal applied to the control terminal of the third output control node stabilization switching element is off level. Then, since the third output control node stabilization switching element is turned off, the second conduction terminal of the second output control node stabilization switching element and the output control node are electrically disconnected from each other. Maintained. Since the stage configuration circuit has such a configuration, the period for precharging the output control node can be extended. This improves the reliability for long-term operation.
  • the third aspect of the present invention since the output control node changes from the off level to the on level based on the scanning signal output from the output node of the previous stage, the third aspect of the present invention The effect can be reliably achieved.
  • noise is generated at the output control node by the rise of the clock signal applied to the first conduction terminal of the output control switching element immediately after the start of the vertical scanning period. Even if they are mixed, the potential of the output control node is pulled to the off-level power supply potential by turning on the fourth output control node stabilizing switching element. As a result, the occurrence of an abnormal operation due to the clock operation immediately after the start of the vertical scanning period of the clock signal applied to the first conduction terminal of the output control switching element is suppressed.
  • the fifth output control node stabilizing switching element is turned on at the end of the vertical scanning period, whereby the potential of the output control node is set. Is pulled to the off-level power supply potential. As a result, the state of the output control node in each stage constituent circuit is cleared for each frame, and the reliability is improved.
  • the second output node stabilizing switching element in each stage constituent circuit, at the end of the vertical scanning period, the second output node stabilizing switching element is turned on, so that the potential of the output node is turned off. Pulled to the level power supply potential. As a result, the state of the output node in each stage constituent circuit is cleared for each frame, and the reliability is improved.
  • the eighth aspect of the present invention the occurrence of abnormal operation due to the clock operation immediately after the start of the vertical scanning period is suppressed, and the reliability for long-term operation is improved.
  • a thin film transistor including an oxide semiconductor is used. Since the oxide semiconductor has high mobility, the display device can have a narrower frame.
  • the effect of the ninth aspect of the present invention can be reliably achieved.
  • a display device including a shift register capable of obtaining the same effect as any one of the first to tenth aspects of the present invention is realized.
  • FIG. 2 is a circuit diagram illustrating a configuration of a stage configuration circuit (configuration of one stage of a shift register) in the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing an overall configuration of an active matrix liquid crystal display device according to the first embodiment. It is a block diagram for demonstrating the structure of the gate driver in the said 1st Embodiment. It is a block diagram which shows the structure of the shift register in the gate driver in the said 1st Embodiment. It is a signal waveform diagram about the gate clock signal given to each stage (each stage constituent circuit) of the shift register in the first embodiment.
  • FIG. 1 is a circuit diagram illustrating a configuration of a stage configuration circuit (configuration of one stage of a shift register) in the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing an overall configuration of an active matrix liquid crystal display device according to the first embodiment. It is a block diagram for demonstrating the structure of the gate
  • FIG. 6 is a diagram for describing input / output signals of an n-th stage constituent circuit of the shift register in the first embodiment. It is a signal waveform diagram about the scanning signal given to the gate bus line in the first embodiment. In the said 1st Embodiment, it is a figure for demonstrating the period when the scanning signal is a high level.
  • FIG. 6 is a diagram for explaining rising of a scanning signal in the first embodiment.
  • FIG. 3 is a signal waveform diagram of the entire liquid crystal display device during an operation period in the first embodiment.
  • FIG. 6 is a signal waveform diagram for describing an operation during a write operation period in the first embodiment.
  • FIG. 6 is a signal waveform diagram for describing an operation in a normal operation period in the first embodiment.
  • it is a figure for demonstrating the input-output signal of the n-th stage structure circuit of a shift register.
  • It is a signal waveform diagram of the whole during the operation period of the liquid crystal display device in the second embodiment.
  • FIG. 10 is a diagram for describing input / output signals of an n-th stage constituent circuit of a shift register in a third embodiment of the present invention. It is a circuit diagram which shows the structure (structure for one stage of a shift register) of the stage structure circuit in the said 3rd Embodiment.
  • it is a signal waveform diagram for demonstrating the operation
  • FIG. 25 is a signal waveform diagram for describing the operation of the stage constituent circuit having the configuration shown in FIG. 24. It is the figure which showed typically the structure of the stage structure circuit which has an output control node stabilization part. It is a circuit diagram which shows the structure of the stage structure circuit currently disclosed by the international publication 2011/067641 pamphlet.
  • FIG. 28 is a signal waveform diagram for describing the operation of the stage constituent circuit having the configuration shown in FIG. 27.
  • the gate terminal (gate electrode) of the thin film transistor corresponds to the control electrode
  • the drain terminal (drain electrode) corresponds to the first conduction terminal
  • the source terminal (source electrode) corresponds to the second conduction. Corresponds to the terminal.
  • all thin film transistors provided in the shift register are n-channel type.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 2, this liquid crystal display device is common to a power supply 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line driving circuit) 300, and a gate driver (scanning signal line driving circuit) 400. An electrode driving circuit 500 and a display unit 600 are provided. In the present embodiment, the gate driver 400 and the display unit 600 are formed on the same substrate (TFT substrate which is one of the two substrates constituting the liquid crystal panel).
  • the display unit 600 includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj, a plurality (i) of gate bus lines (scanning signal lines) GL1 to GLi, and a plurality of these.
  • a plurality of (i ⁇ j) pixel forming portions provided corresponding to the intersections of the source bus lines SL1 to SLj and the plurality of gate bus lines GL1 to GLi are formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel forming portion includes a thin film transistor (TFT) 60 which is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • a pixel electrode connected to the drain terminal of the thin film transistor 60, a common electrode Ec which is a common electrode provided in common to the plurality of pixel formation portions, and a pixel provided in common to the plurality of pixel formation portions.
  • the liquid crystal layer is sandwiched between the electrode and the common electrode Ec.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to hold the electric charge in the pixel capacitor Cp with certainty.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • the thin film transistor 60 for example, an oxide TFT (a thin film transistor using an oxide semiconductor for a channel layer) can be employed.
  • the oxide TFT for example, a thin film transistor containing InGaZnO (indium gallium zinc oxide) can be given.
  • the present invention is not limited to this.
  • a thin film transistor using amorphous silicon as a channel layer can be employed.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 500.
  • the DC / DC converter 110 generates a predetermined DC voltage for operating the source driver 300 and the gate driver 400 from the power supply voltage and supplies it to the source driver 300 and the gate driver 400.
  • the common electrode drive circuit 500 gives a predetermined potential Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 600.
  • a signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, and a gate clock signal GCK are output.
  • the gate clock signal GCK is composed of four-phase clock signals (first gate clock signal GCK1 to fourth gate clock signal GCK4).
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and drives the video signal S for driving to the source bus lines SL1 to SLj. (1) to S (j) are applied.
  • the gate driver 400 Based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 applies the active scanning signals GOUT (1) to GOUT (i) to the gate bus lines GL1 to GLi. The application is repeated with one vertical scanning period as a cycle. In the following description, when it is not necessary to distinguish the i scanning signals GOUT (1) to GOUT (i) from each other, the scanning signal is simply represented by a symbol GOUT. A detailed description of the gate driver 400 will be given later.
  • the driving video signals S (1) to S (j) are applied to the source bus lines SL1 to SLj, and the scanning signals GOUT (1) to GOUT (i) are applied to the gate bus lines GL1 to GLi. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • the gate driver 400 includes a shift register 410 having a plurality of stages.
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the shift register 410 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • the shift register 410 includes i stage configuration circuits SR (1) to SR (i). These i stage constituent circuits SR (1) to SR (i) are connected in series with each other.
  • FIG. 4 is a block diagram showing the configuration of the shift register 410 in the gate driver 400.
  • the shift register 410 includes i stage configuration circuits SR (1) to SR (i).
  • FIG. 4 shows stage configuration circuits SR (n ⁇ 2) to SR (n + 2) from the (n ⁇ 2) th stage to the (n + 2) th stage.
  • the stage constituent circuits are simply represented by the symbol SR.
  • the stage constituent circuit SR has an input terminal for receiving a clock signal CKA (hereinafter referred to as “first clock”), an input terminal for receiving a clock signal CKB (hereinafter referred to as “second clock”), and a clock.
  • An input terminal for receiving a signal CKC hereinafter referred to as “third clock”
  • an input terminal for receiving a clock signal CKD hereinafter referred to as “fourth clock”
  • a low-level DC power supply potential VSS are received.
  • An input terminal for output and an output terminal for outputting the scanning signal GOUT are provided.
  • the first to fourth gate clock signals GCK1 to GCK4 having waveforms as shown in FIG. 5 are given to the respective stages (each stage constituent circuit) of the shift register 410.
  • the first to fourth gate clock signals GCK1 to GCK4 are out of phase by 90 degrees as shown in FIG.
  • the second gate clock signal GCK2 is given as the first clock CKA
  • the first gate clock signal GCK1 is given as the second clock CKB
  • the fourth gate clock signal GCK4 is provided as the third clock CKC
  • the third gate clock signal GCK3 is provided as the fourth clock CKD.
  • the fourth gate clock signal GCK4 is supplied as the first clock CKA, and the third gate clock signal GCK3 is supplied as the second clock CKB.
  • the first gate clock signal GCK1 is given as the third clock CKC, and the second gate clock signal GCK2 is given as the fourth clock CKD.
  • the first gate clock signal GCK1 is given as the first clock CKA
  • the second gate clock signal GCK2 is given as the second clock CKB
  • the fourth gate clock signal GCK4 is provided as the fourth clock CKD.
  • the third gate clock signal GCK3 is given as the first clock CKA
  • the fourth gate clock signal GCK4 is given as the second clock CKB
  • the signal GCK2 is given as the third clock CKC
  • the first gate clock signal GCK1 is given as the fourth clock CKD.
  • the scanning signal GOUT (n ⁇ 1) output from the previous stage SR (n ⁇ 1) is the first control signal SA1 and
  • the scanning signal GOUT (n + 1) output as the set signal S and output from the next stage SR (n + 1) is supplied as the second control signal SA2, and the scanning signal GOUT output from the stage SR (n + 3) after the third stage. (N + 3) is given as the reset signal R.
  • the gate start pulse signal GSP is supplied as the first control signal SA1 and the set signal S.
  • the scanning signal GOUT (n) output from an arbitrary stage (here, the n-th stage) is applied to the corresponding gate bus line, and as a reset signal R It is given to the previous stage SR (n-3) three stages, given to the previous stage SR (n-1) as the second control signal SA2, and next stage SR (n + 1) as the first control signal SA1 and the set signal S Given to.
  • the gate clock signal Based on the clock operation of GCK (first to fourth gate clock signals GCK1 to GCK4), the shift pulse included in the scanning signal GOUT output from each stage constituent circuit SR is the first stage constituent circuit SR (1).
  • the scanning signal GOUT output from each stage constituent circuit SR is sequentially set to the high level. As a result, the scanning signal GOUT having a waveform as shown in FIG. 7 is applied to the gate bus line in the display unit 600.
  • the scanning signal GOUT (n) output from an arbitrary stage here, the n-th stage
  • the scanning signal GOUT (n ⁇ 1) output from the previous stage is also at a high level
  • Tb of the period in which the scanning signal GOUT (n) is at a high level The scanning signal GOUT (n + 1) output from is also at a high level.
  • preliminary charge to the pixel capacitor is performed in the first half period Ta, and main charge to the pixel capacitor is performed in the second half period Tb.
  • FIG. 1 is a circuit diagram showing the configuration of the stage configuration circuit SR (configuration of one stage of the shift register 410) in the present embodiment.
  • the stage configuration circuit SR includes six thin film transistors M1 to M6 and one capacitor CAP.
  • the stage configuration circuit SR has one output terminal (output node) 40 and eight input terminals 41 to 48 in addition to the input terminal for the low-level DC power supply potential VSS.
  • the input terminal that receives the first clock CKA is denoted by reference numeral 41
  • the input terminal that receives the second clock CKB is denoted by reference numeral 42
  • the input terminal that receives the third clock CKB is denoted by reference numeral 43.
  • the input terminal that receives the fourth clock CKD is denoted by reference numeral 44.
  • An input terminal that receives the set signal S is denoted by reference numeral 45
  • an input terminal that receives the reset signal R is denoted by reference numeral 46
  • an input terminal that receives the first control signal SA1 is denoted by reference numeral 47
  • the input terminal that receives the second control signal SA2 is denoted by reference numeral 48.
  • the output terminal 40 is a terminal for outputting the scanning signal GOUT.
  • the thin film transistors M1 to M6 of the stage configuration circuit SR are realized by the same type of thin film transistor (for example, a thin film transistor including InGaZnO) as the thin film transistor 60 (see FIG. 2) in the pixel formation portion described above.
  • the gate terminal of the thin film transistor M1, the source terminal of the thin film transistor M3, the drain terminal of the thin film transistor M4, the drain terminal of the thin film transistor M5, the drain terminal of the thin film transistor M6, and one end of the capacitor CAP are connected to each other via the output control node NA.
  • the gate terminal is connected to the output control node NA, the drain terminal is connected to the input terminal 41, and the source terminal is connected to the output terminal 40.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to the output terminal 40, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal and the drain terminal are connected to the input terminal 45 (that is, diode connection), and the source terminal is connected to the output control node NA.
  • the gate terminal is connected to the input terminal 46, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal 47.
  • the gate terminal is connected to the input terminal 43, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal 48.
  • the capacitor CAP has one end connected to the output control node NA and the other end connected to the output terminal 40.
  • the thin film transistor M1 applies the potential of the first clock CKA to the output terminal 40 when the potential of the output control node NA is at a high level.
  • the thin film transistor M2 changes the potential of the output terminal 40 (the potential of the scanning signal GOUT) toward the VSS potential when the second clock CKB is at a high level.
  • the thin film transistor M3 changes the potential of the output control node NA toward the high level when the set signal S is at the high level.
  • the thin film transistor M4 changes the potential of the output control node NA toward the VSS potential when the reset signal R is at a high level.
  • the thin film transistor M5 changes the potential of the output control node NA toward the VSS potential when the fourth clock CKD is at a high level during the normal operation period.
  • the thin film transistor M6 changes the potential of the output control node NA toward the VSS potential when the third clock CKC is at a high level during the normal operation period.
  • the capacitor CAP functions as a compensation capacitor for maintaining the potential of the output control node NA at a high level during the write operation period.
  • an output control switching element is realized by the thin film transistor M1, and a first output node stabilization switching element is realized by the thin film transistor M2. Further, an output control node turn-on unit is realized by the thin film transistor M3, and an output control node turn-off unit is realized by the thin film transistor M4. Further, the output control node stabilizing unit 420 is realized by the thin film transistors M5 and M6.
  • FIG. 10 is an overall signal waveform diagram during the operation period of the liquid crystal display device.
  • FIG. 11 is a signal waveform diagram for explaining the operation in the write operation period. Note that the waveforms M1 to M6 in FIG. 11 indicate whether the thin film transistors M1 to M6 are on or off.
  • the set signal S changes from low level to high level. Since the thin film transistor M3 is diode-connected as shown in FIG. 1, the thin film transistor M3 is turned on by the pulse of the set signal S. Further, at time t0, the fourth clock CKD changes from the low level to the high level. As a result, the thin film transistor M5 is turned on. At this time, the first control signal SA1 is at a high level. As described above, at time t0, the potential of the output control node NA increases and the thin film transistor M1 is turned on. Here, during the period from the time point t0 to the time point t1, the reset signal R and the third clock CKC are at a low level. Therefore, during this period, the thin film transistor M4 and the thin film transistor M6 are maintained in an off state. Therefore, the potential of the output control node NA does not decrease during this period.
  • the first clock CKA changes from low level to high level.
  • the potential of the output terminal 40 increases as the potential of the input terminal 41 increases.
  • the capacitor CAP is provided between the output control node NA and the output terminal 40, the potential of the output control node NA increases as the potential of the output terminal 40 increases (output control node). NA is bootstrapped).
  • a large voltage is applied to the gate terminal of the thin film transistor M1, and the potential of the scanning signal GOUT is brought to a level sufficient for the gate bus line connected to the output terminal 40 of the stage configuration circuit SR to be selected.
  • the thin film transistor M2 is maintained in the off state. Therefore, the potential of the scanning signal GOUT does not decrease during this period.
  • the reset signal R is at the low level, so that the thin film transistor M4 is maintained in the off state. Therefore, the potential of the output control node NA does not decrease during this period.
  • the thin film transistor M5 since the fourth clock CKD is at the high level during the period from the time point t1 to the time point t2, the thin film transistor M5 is in the on state. However, since the first control signal SA1 (scanning signal output from the previous stage) is at a high level during this period, the potential of the output control node NA is attributed to the fact that the thin film transistor M5 is on. Will not drop. Further, since the third clock CKC is at a high level during the period from the time point t2 to the time point t3, the thin film transistor M6 is in an on state. However, during this period, the second control signal SA2 (scanning signal output from the next stage) is at a high level, so that the thin film transistor M6 is in the ON state, which causes the output control node NA to The potential does not decrease.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the output terminal 40 decreases as the potential of the input terminal 41 decreases.
  • the potential of the output control node NA also decreases via the capacitor CAP.
  • the second clock CKB changes from the low level to the high level.
  • the thin film transistor M2 is turned on.
  • the potential of the scanning signal GOUT becomes a low level.
  • the reset signal R changes from low level to high level.
  • the thin film transistor M4 is turned on.
  • the fourth clock CKD changes from the low level to the high level.
  • the thin film transistor M5 is turned on.
  • the first control signal SA1 is at a low level.
  • the potential of the output control node NA becomes low level.
  • each stage configuration circuit SR By performing the operation as described above in each stage configuration circuit SR, a plurality of gate bus lines GL1 to GLi provided in the liquid crystal display device are sequentially selected, and writing to the pixel capacitors row by row. Is done.
  • FIG. 12 is a signal waveform diagram for explaining the operation in the normal operation period.
  • the scanning signal GOUT (n ⁇ 1) output from the previous stage is given to each stage configuration circuit SR as the first control signal SA1
  • the scanning signal GOUT (n + 1) output from the next stage is received.
  • This is given as the second control signal SA2.
  • the first control signal SA1 and the second control signal SA2 are maintained at a low level (VSS potential).
  • the first clock CKA changes from a low level to a high level every predetermined period during the normal operation period. Therefore, at time t11 and time t12 in FIG.
  • the potential of the output control node NA may vary due to the parasitic capacitance of the thin film transistor M1. That is, during the normal operation period, the potential of the output control node NA can be in a floating state every predetermined period. However, during the period in which the third clock CKC is at a high level, the thin film transistor M6 is turned on, so that the potential of the output control node NA is drawn to the VSS potential. Further, since the thin film transistor M5 is in the on state during the period in which the fourth clock CKD is at the high level, the potential of the output control node NA is drawn to the VSS potential.
  • the potential of the output control node NA is maintained at the VSS potential. Note that during the period in which the second clock CKB is at a high level, the thin film transistor M2 is turned on, and the potential of the output terminal 40 (the potential of the scanning signal GOUT) is pulled to the VSS potential.
  • the stage configuration circuit SR constituting the shift register 410 in the gate driver 400 has two thin film transistors (the drain terminal is connected to the output control node NA, and the fourth clock CKD is applied to the gate terminal).
  • the drain terminal is connected to the output control node NA, and the third clock CKC is connected to the gate terminal.
  • the thin film transistor M5 is configured so that the scanning signal output from the previous stage is supplied to the source terminal as the first control signal SA1. Is provided, and an output control node stabilization unit 420 configured by a thin film transistor M6) configured to supply a scanning signal output from the next stage to a source terminal as a second control signal SA2.
  • the first control signal SA1 and the second control signal SA2 are at a low level, based on the clock operations of the third clock CKC and the fourth clock CKD.
  • the thin film transistors M5 and M6 are alternately turned on.
  • the first control signal SA1 is at a high level when the fourth clock CKD is at a high level
  • the second control signal SA1 is at a high level when the third clock CKC is at a high level.
  • the control signal SA2 is at a high level. Therefore, the potential of the output control node NA does not decrease during the write operation period due to the provision of the thin film transistors M5 and M6.
  • the output control node stabilizing unit 950 is realized using a large number of thin film transistors (for example, four thin film transistors in the conventional configuration shown in FIG. 27).
  • the output control node stabilizing unit 420 is realized using only two thin film transistors M5 and M6. Therefore, the area occupied by the gate driver 400 on the TFT substrate can be reduced, and the frame can be made narrower than before.
  • the number of thin film transistors constituting the output control node stabilizing unit is reduced, the load of the thin film transistors connected to the output control node NA is reduced, and the reliability for long-term operation is improved as compared with the conventional case.
  • unlike the conventional configuration no through current flows through the thin film transistor. For this reason, power consumption is reduced as compared with the prior art.
  • a gate driver scanning signal line driving circuit that can achieve a narrow frame and low power consumption of a display device while ensuring reliability for long-term operation is realized.
  • Second Embodiment> A second embodiment of the present invention will be described. Only differences from the first embodiment will be described.
  • FIG. 13 is a block diagram showing a configuration of the shift register 410 in the gate driver 400 in the present embodiment.
  • the scanning signal output from the previous stage is given as the set signal S to each stage constituent circuit SR.
  • the scanning signal output from the previous two stages is supplied as the set signal S to each stage constituent circuit SR. That is, as shown in FIG. 14, for an arbitrary stage (here, n-th stage), the scanning signal GOUT (n ⁇ 1) output from the previous stage SR (n ⁇ 1) is used as the first control signal SA1.
  • the scanning signal GOUT (n ⁇ 2) output from the previous stage SR (n ⁇ 2) is applied as the set signal S, and the scanning signal GOUT (n + 1) output from the next stage SR (n + 1). Is provided as the second control signal SA2, and the scanning signal GOUT (n + 3) output from the stage SR (n + 3) after the third stage is provided as the reset signal R.
  • the scanning signal GOUT (n) output from an arbitrary stage here, the n-th stage
  • the scanning signal GOUT (n) output from an arbitrary stage (here, the n-th stage) is applied to the corresponding gate bus line, and as a reset signal R Is provided to the previous stage SR (n-3) as the second control signal SA2, and is provided to the previous stage SR (n + 1) as the first control signal SA1.
  • the set signal S is given to the stage SR (n + 2) after the second stage.
  • FIG. 15 is a circuit diagram showing the configuration of the stage configuration circuit SR (configuration of one stage of the shift register 410) in the present embodiment.
  • a thin film transistor M7 is provided between the output control node NA and the thin film transistor M6.
  • the gate terminal is connected to the input terminal 41
  • the drain terminal is connected to the output control node NA
  • the source terminal is connected to the drain terminal of the thin film transistor M6.
  • the drain terminal of the thin film transistor M6 is connected to the source terminal of the thin film transistor M7.
  • the scanning signal GOUT (n ⁇ 2) output from the stage SR (n ⁇ 2) preceding by two stages is supplied to the input terminal 45 as the set signal S.
  • the output control node stabilizing unit 421 is realized by the thin film transistor M5, the thin film transistor M6, and the thin film transistor M7.
  • FIG. 16 is an overall signal waveform diagram during the operation period of the liquid crystal display device.
  • FIG. 17 is a signal waveform diagram for describing the operation in the write operation period.
  • the set signal S changes from the low level to the high level. Since the thin film transistor M3 is diode-connected as shown in FIG. 15, the thin film transistor M3 is turned on by the pulse of the set signal S, and the potential of the output control node NA rises. As a result, the thin film transistor M1 is turned on.
  • the reset signal R, the fourth clock CKD, and the first clock CKA are at the low level. Therefore, during this period, the thin film transistor M4, the thin film transistor M5, and the thin film transistor M7 are maintained in an off state. Therefore, the potential of the output control node NA does not decrease during this period.
  • the fourth clock CKD changes from the low level to the high level.
  • the thin film transistor M5 is turned on.
  • the first control signal SA1 is at a high level.
  • the reset signal R and the first clock CKA are at a low level. Therefore, during this period, the thin film transistor M4 and the thin film transistor M7 are maintained in an off state. As described above, during this period, the potential of the output control node NA is maintained at the potential immediately before the time point t21.
  • the first clock CKA changes from the low level to the high level.
  • the potential of the output terminal 40 increases as the potential of the input terminal 41 increases.
  • the capacitor CAP is provided between the output control node NA and the output terminal 40, the potential of the output control node NA increases as the potential of the output terminal 40 increases (output control node). NA is bootstrapped).
  • a large voltage is applied to the gate terminal of the thin film transistor M1, and the potential of the scanning signal GOUT is brought to a level sufficient for the gate bus line connected to the output terminal 40 of the stage configuration circuit SR to be selected.
  • the thin film transistor M2 is maintained in the off state. Therefore, the potential of the scanning signal GOUT does not decrease during this period.
  • the reset signal R is at the low level, so that the thin film transistor M4 is maintained in the off state. Therefore, the potential of the output control node NA does not decrease during this period.
  • the thin film transistor M5 is in an on state.
  • the first control signal SA1 scanning signal output from the previous stage
  • the potential of the output control node NA is attributed to the fact that the thin film transistor M5 is on. Will not drop.
  • both the third clock CKC and the first clock CKA are at the high level during the period from the time point t23 to the time point t24
  • both the thin film transistor M6 and the thin film transistor M7 are in the on state.
  • the second control signal SA2 scanning signal output from the next stage
  • both the thin film transistors M6 and M7 are on. The potential of the output control node NA does not decrease.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the output terminal 40 decreases as the potential of the input terminal 41 decreases.
  • the potential of the output control node NA also decreases via the capacitor CAP.
  • the second clock CKB changes from the low level to the high level.
  • the thin film transistor M2 is turned on.
  • the potential of the scanning signal GOUT becomes a low level.
  • the reset signal R changes from low level to high level.
  • the thin film transistor M4 is turned on.
  • the fourth clock CKD changes from the low level to the high level.
  • the thin film transistor M5 is turned on.
  • the first control signal SA1 is at a low level. From the above, at time t25, the potential of the output control node NA becomes low level.
  • each stage configuration circuit SR By performing the operation as described above in each stage configuration circuit SR, a plurality of gate bus lines GL1 to GLi provided in the liquid crystal display device are sequentially selected, and writing to the pixel capacitors row by row. Is done.
  • FIG. 18 is a signal waveform diagram for explaining the operation in the normal operation period.
  • the scanning signal GOUT (n ⁇ 1) output from the previous stage is given to each stage configuration circuit SR as the first control signal SA1
  • the scanning signal GOUT (n + 1) output from the next stage is received.
  • This is given as the second control signal SA2. Therefore, as shown in FIG. 18, during the normal operation period, the first control signal SA1 and the second control signal SA2 are maintained at a low level (VSS potential).
  • the first clock CKA changes from a low level to a high level every predetermined period during the normal operation period.
  • the potential of the output control node NA may vary at time t31 or time t32 in FIG. 18 due to the parasitic capacitance of the thin film transistor M1. That is, during the normal operation period, the potential of the output control node NA can be in a floating state every predetermined period. However, during the period in which both the third clock CKC and the first clock CKA are at the high level, since both the thin film transistor M6 and the thin film transistor M7 are in the on state, the potential of the output control node NA is pulled to the VSS potential. It is. Further, since the thin film transistor M5 is in the on state during the period in which the fourth clock CKD is at the high level, the potential of the output control node NA is drawn to the VSS potential. As described above, as in the first embodiment, even if noise resulting from the clock operation of the first clock CKA enters the output control node NA during the normal operation period, the potential of the output control node NA is the VSS potential. Maintained.
  • the input terminal 48 for receiving the scanning signal GOUT (n + 1) output from the next stage and the output control node NA are electrically connected when both the thin film transistor M6 and the thin film transistor M7 are on. Connected. Therefore, even if the third clock CKC is at a high level, if the first clock CKA is at a low level, the thin film transistor M7 is turned off, so that the input terminal 48 and the output control node NA are electrically disconnected. Maintained. Since the stage configuration circuit SR has such a configuration, the period for precharging the output control node NA can be made longer than that in the first embodiment.
  • each stage configuration circuit SR it is possible to use the scanning signal GOUT (n ⁇ 2) output from the previous stage as the set signal S for precharging the output control node NA. . In this way, the precharge period of the output control node NA becomes longer, so that the reliability for long-term operation is improved.
  • the stage configuration circuit SR in the present embodiment receives an input terminal for receiving the first clock CKA, an input terminal for receiving the second clock CKB, and the third clock CKC.
  • An input terminal for receiving the fourth clock CKD an input terminal for receiving the low-level DC power supply potential VSS, an input terminal for receiving the set signal S, and a reset signal R
  • An input terminal for output and an output terminal for outputting the scanning signal GOUT are provided.
  • FIG. 20 is a circuit diagram showing the configuration of the stage configuration circuit SR (configuration of one stage of the shift register 410) in the present embodiment.
  • a thin film transistor M8 in addition to the components in the second embodiment, a thin film transistor M8, a thin film transistor M9, and a thin film transistor M10 are provided.
  • the input terminal that receives the initialization signal SP is denoted by reference numeral 51
  • the input terminal that receives the clear signal CLR is denoted by reference numeral 52.
  • the gate terminal is connected to the input terminal 51, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 52, the drain terminal is connected to the output control node NA, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 52, the drain terminal is connected to the output terminal 40, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the thin film transistor M8 changes the potential of the output control node NA toward the VSS potential when the initialization signal SP is at a high level.
  • the thin film transistor M9 changes the potential of the output control node NA toward the VSS potential when the clear signal CLR is at a high level.
  • the thin film transistor M10 changes the potential of the output terminal 40 (the potential of the scanning signal GOUT) toward the VSS potential when the clear signal CLR is at a high level.
  • the output control node stabilization unit 422 is realized by the thin film transistors M5 to M9, and the second output node stabilization switching element is realized by the thin film transistor M10.
  • the stage configuration circuit SR in the present embodiment is supplied with a signal that becomes a high level only during a predetermined period immediately after the start of the vertical scanning period as the initialization signal SP, and is set to a high level only during the predetermined period at the end of the vertical scanning period. Is given as the clear signal CLR. Accordingly, the same operation as that of the second embodiment is performed except for immediately after the start of the vertical scanning period and at the end of the vertical scanning period.
  • FIG. 21 is a signal waveform diagram for explaining the operation immediately after the start of the vertical scanning period.
  • the initialization signal SP changes from the low level to the high level immediately after the vertical scanning period is started by the rise of the gate start pulse signal GSP.
  • the thin film transistor M8 is turned on, and the potential of the output control node NA is pulled to the VSS potential.
  • the output control node NA is to be precharged based on the set signal S, it is necessary to prevent the potential of the output control node NA from being lowered via the thin film transistor M8.
  • FIG. 22 is a signal waveform diagram for explaining the operation at the end of the vertical scanning period.
  • the clear signal CLR changes from the low level to the high level. Change. Accordingly, the thin film transistor M9 and the thin film transistor M10 are turned on.
  • the thin film transistor M9 is turned on, the potential of the output control node NA is pulled to the VSS potential. Further, when the thin film transistor M10 is turned on, the potential of the output terminal 40 (the potential of the scanning signal GOUT) is pulled to the VSS potential.
  • the timing at which the initialization signal SP rises is shown in FIG. 21 as long as the increase in the potential of the output control node NA due to the rise of the first clock CKA immediately after the start of the vertical scanning period can be suppressed.
  • the timing may be different from the timing.
  • the clear signal CLR is raised at a timing different from the timing shown in FIG. 22 as long as it is before the next vertical scanning period is started after writing to the pixel capacitor in the last row. There may be.
  • each stage configuration circuit SR noise is mixed into the output control node NA by the first clock CKA rising immediately before the third clock CKC and the fourth clock CKD rise immediately after the start of the vertical scanning period. Even so, the potential of the output control node NA is pulled to the VSS potential when the thin film transistor M8 is turned on. As a result, the occurrence of an abnormal operation due to the clock operation of the first clock CKA immediately after the start of the vertical scanning period is suppressed.
  • the thin film transistor M9 and the thin film transistor M10 are turned on, so that the potential of the output control node NA and the potential of the output terminal 40 (the potential of the scanning signal GOUT) are pulled to the VSS potential. It is. As a result, the internal state of each stage constituent circuit SR is cleared for each frame, and the reliability of the liquid crystal display device is improved.
  • thin film transistors M8 to M10 are provided in addition to the components in the second embodiment (see FIG. 15).
  • the components in the first embodiment In addition to the configuration shown in FIG. 1, thin film transistors M8 to M10 may be provided.
  • the precharge period of the output control node NA cannot be lengthened. Therefore, in consideration of reliability with respect to long-term operation, it is preferable to adopt the configuration shown in FIG.
  • the thin film transistors M8 to M10 are added to the components in the first embodiment or the components in the second embodiment.
  • the structure which provides can also be employ
  • liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence).

Abstract

　長期動作に対する信頼性を確保しつつ表示装置の狭額縁化・低消費電力化を図ることのできる走査信号線駆動用のシフトレジスタを実現する。　各段構成回路内の出力制御ノード安定部（４２０）は、前段から出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する第４クロック（ＣＫＤ）がゲート端子に与えられ、出力制御ノード（ＮＡ）にドレイン端子が接続され、前段から出力される走査信号がソース端子に与えられる薄膜トランジスタ（Ｍ５）と、次段から出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する第３クロック（ＣＫＣ）がゲート端子に与えられ、出力制御ノード（ＮＡ）にドレイン端子が接続され、次段から出力される走査信号がソース端子に与えられる薄膜トランジスタ（Ｍ６）とによって構成される。

Description

シフトレジスタおよびそれを備える表示装置
　本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、アクティブマトリクス型の表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路内のシフトレジスタに関する。
　従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。
　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスラインと、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「段構成回路」という。
　図２４は、従来の最も簡単な構成の段構成回路の回路図である。この段構成回路は、４個の薄膜トランジスタＴ８１～Ｔ８４と１個のキャパシタＣＡＰとを備えている。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、１個の出力端子８０と４個の入力端子８１～８４とを有している。薄膜トランジスタＴ８１のゲート端子，薄膜トランジスタＴ８３のソース端子，および薄膜トランジスタＴ８４のドレイン端子は互いに接続されている。これらが互いに接続されている領域のことを「出力制御ノード」という。出力制御ノードには、符号ＮＡを付している。なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。また、ローレベルの直流電源電位ＶＳＳについての電位の大きさのことを便宜上「ＶＳＳ電位」という。
　出力端子８０からは、この段構成回路に接続されているゲートバスラインに与えるための走査信号ＧＯＵＴが出力される。入力端子８１には、第１クロックＣＫＡが与えられる。入力端子８２には、第２クロックＣＫＢが与えられる。なお、第１クロックＣＫＡと第２クロックＣＫＢとは位相が１８０度ずれている。入力端子８３には、前段の段構成回路から出力される走査信号がセット信号Ｓとして与えられる。入力端子８４には、次段の段構成回路から出力される走査信号がリセット信号Ｒとして与えられる。なお、以下においては、「前段の段構成回路」のことを単に「前段」と略記し、「次段の段構成回路」のことを単に「次段」と略記することもある。
　薄膜トランジスタＴ８１については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子８１に接続され、ソース端子は出力端子８０に接続されている。薄膜トランジスタＴ８２については、ゲート端子は入力端子８２に接続され、ドレイン端子は出力端子８０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８３については、ゲート端子およびドレイン端子は入力端子８３に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードＮＡに接続されている。薄膜トランジスタＴ８４については、ゲート端子は入力端子８４に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子８０に接続されている。
　次に、図２５を参照しつつ、図２４に示す構成の段構成回路の動作について説明する。なお、以下においては、各段構成回路に関し、対応するゲートバスラインに接続されている画素形成部内の画素容量への書き込み（充電）のための動作が行われる期間のことを「書込動作期間」という。また、書込動作期間以外の期間のことを「通常動作期間」という。図２５においては、時点ｔ８０～時点ｔ８２の期間が書込動作期間であり、時点ｔ８０以前の期間および時点ｔ８２以降の期間が通常動作期間である。
　まず、書込動作期間の動作について説明する。時点ｔ８０になると、入力端子８３にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ８３は図２４に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ８３はオン状態となり、キャパシタＣＡＰが充電される。これにより、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＴ８１がオン状態となる。ここで、時点ｔ８０～時点ｔ８１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、時点ｔ８０～時点ｔ８１の期間中、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴ８４はオフ状態で維持される。このため、この期間中に出力制御ノードＮＡの電位が低下することはない。
　時点ｔ８１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ８１はオン状態となっているので、入力端子８１の電位の上昇とともに出力端子８０の電位が上昇する。ここで、図２４に示すように出力制御ノードＮＡ－出力端子８０間にはキャパシタＣＡＰが設けられているので、出力端子８０の電位の上昇とともに出力制御ノードＮＡの電位も上昇する（出力制御ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ８１のゲート端子には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この段構成回路の出力端子８０に接続されているゲートバスラインが選択状態となる。なお、時点ｔ８１～時点ｔ８２の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ８２はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
　時点ｔ８２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子８１の電位の低下とともに出力端子８０の電位は低下し、キャパシタＣＡＰを介して出力制御ノードＮＡの電位も低下する。また、時点ｔ８２には、入力端子８４にリセット信号Ｒのパルスが与えられる。これにより、薄膜トランジスタＴ８４はオン状態となる。その結果、出力制御ノードＮＡの電位はハイレベルからローレベルに変化する。また、時点ｔ８２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８２はオン状態となる。その結果、走査信号ＧＯＵＴの電位はローレベルとなる。
　以上のようにして、書込動作期間のうちの後半の期間に、この段構成回路に対応するゲートバスラインにアクティブな走査信号ＧＯＵＴが与えられる。任意の段の段構成回路から出力された走査信号ＧＯＵＴは、セット信号Ｓとして次段に与えられる。これにより、液晶表示装置に設けられている複数本のゲートバスラインが順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。
　ところが、上記構成によると、通常動作期間に、クロック信号（第１クロックＣＫＡ）に起因するノイズによって、ローレベルで固定されるべき走査信号ＧＯＵＴの電位に変動が生じることがある。これについて、以下に説明する。シフトレジスタを構成する段構成回路内の薄膜トランジスタの各電極間には寄生容量が形成される。従って、図２４に示す構成においては、薄膜トランジスタＴ８１のゲート－ドレイン間やゲート－ソース間にも寄生容量が形成される。このため、第１クロックＣＫＡがローレベルからハイレベルに変化すると、寄生容量を介して薄膜トランジスタＴ８１のゲート電位が上昇する。すなわち、出力制御ノードＮＡの電位が、ローレベルで固定されるべきにもかかわらず、いくらか上昇する（出力制御ノードＮＡの電位が浮く）。これにより、薄膜トランジスタＴ８１にリーク電流が流れ、走査信号ＧＯＵＴの電位に変動が生じる。図２５から把握されるように、液晶表示装置の動作期間を通じて、第１クロックＣＫＡは所定の周期でローレベルからハイレベルに変化する。従って、通常動作期間中、所定の周期で走査信号ＧＯＵＴの電位に変動が生じる。その結果、異常動作や消費電力の増大が引き起こされる。
　そこで、一般的に、通常動作期間を通じて出力制御ノードＮＡの電位をローレベルで維持するための回路（以下、「出力制御ノード安定部」という。）が段構成回路に設けられている。図２６は、出力制御ノード安定部を有する段構成回路の構成を模式的に示した図である。図２６に示すように、段構成回路には、バッファ９１０，走査信号安定部９２０，出力制御ノードセット部９３０，出力制御ノードリセット部９４０に加えて、出力制御ノード安定部９５０が設けられている。なお、図２４における薄膜トランジスタＴ８１，薄膜トランジスタＴ８２，薄膜トランジスタＴ８３，および薄膜トランジスタＴ８４がそれぞれ図２６におけるバッファ９１０，走査信号安定部９２０，出力制御ノードセット部９３０，および出力制御ノードリセット部９４０に相当する。
　出力制御ノード安定部を有する従来の段構成回路の具体的な構成については、例えば、国際公開２０１１／０６７６４１号パンフレットに開示されている。図２７は、国際公開２０１１／０６７６４１号パンフレットに開示されている段構成回路の構成を示す回路図である。図２７に示す段構成回路は、１０個の薄膜トランジスタＴ９１～Ｔ１００と１個のキャパシタＣＡＰとを備えている。また、この段構成回路は、１個の出力端子９０と６個の入力端子９１～９６とを有している。薄膜トランジスタＴ９１のゲート端子と薄膜トランジスタＴ９２のドレイン端子と薄膜トランジスタＴ９５のソース端子と薄膜トランジスタＴ９６のゲート端子と薄膜トランジスタＴ９７のドレイン端子とは、出力制御ノードとしての第１制御ノードＮＡを介して互いに接続されている。薄膜トランジスタＴ９２のゲート端子と薄膜トランジスタＴ９３のソース端子と薄膜トランジスタＴ９４のドレイン端子と薄膜トランジスタＴ９６のドレイン端子と薄膜トランジスタＴ１００のゲート端子とは互いに接続されている。これらが互いに接続されている領域のことを「第２制御ノード」という。第２制御ノードには、符号ＮＢを付している。
　薄膜トランジスタＴ９１については、ゲート端子は第１制御ノードＮＡに接続され、ドレイン端子は入力端子９１に接続され、ソース端子は出力端子９０に接続されている。薄膜トランジスタＴ９２については、ゲート端子は第２制御ノードＮＢに接続され、ドレイン端子は第１制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９３については、ゲート端子およびドレイン端子は入力端子９３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２制御ノードＮＢに接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は第２制御ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９５については、ゲート端子およびドレイン端子は入力端子９５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１制御ノードＮＡに接続されている。薄膜トランジスタＴ９６については、ゲート端子は第１制御ノードＮＡに接続され、ドレイン端子は第２制御ノードＮＢに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９７については、ゲート端子は入力端子９６に接続され、ドレイン端子は第１制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９８については、ゲート端子は入力端子９６に接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９９については、ゲート端子は入力端子９２に接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１００については、ゲート端子は第２制御ノードＮＢに接続され、ドレイン端子は出力端子９０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子９０に接続されている。以上のような構成において、薄膜トランジスタＴ９２，Ｔ９３，Ｔ９４，およびＴ９６によって上述した出力制御ノード安定部９５０が実現されている。
　図２８は、図２７に示す構成の段構成回路の動作について説明するための信号波形図である。図２８から把握されるように、この段構成回路は、位相が９０度ずつずれた４相のクロック信号（第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤ）に基づいて動作する。図２８において、通常動作期間に着目する。通常動作期間には、第１制御ノード（出力制御ノード）ＮＡの電位はローレベルで維持されるので、薄膜トランジスタＴ９６はオフ状態で維持される。また、第３クロックＣＫＣがハイレベルかつ第４クロックＣＫＤがローレベルとなっている期間には、薄膜トランジスタＴ９３はオン状態かつ薄膜トランジスタＴ９４はオフ状態となる。また、第３クロックＣＫＣがローレベルかつ第４クロックＣＫＤがハイレベルとなっている期間には、薄膜トランジスタＴ９３はオフ状態かつ薄膜トランジスタＴ９４はオン状態となる。以上より、図２８に示すように、通常動作期間には所定期間毎に第２制御ノードＮＢの電位がハイレベルとなる。これにより、通常動作期間には、所定期間毎に薄膜トランジスタＴ９２がオン状態となり、第１制御ノードＮＡの電位がＶＳＳ電位へと引き込まれる。以上のようにして、通常動作期間に出力制御ノードＮＡの電位が浮くことが防止され、異常動作を引き起こすことのないモノリシックゲートドライバが実現されている。なお、薄膜トランジスタＴ９６については、書込動作期間中に第２制御ノードＮＢの電位がハイレベルとなるのを防ぐために設けられている。
国際公開２０１１／０６７６４１号パンフレット
　上述のような液晶表示装置などの表示装置に関し、近年、小型化への要求が高まっている。そこで、表示装置の小型化を実現するために、狭額縁化が図られている。しかしながら、図２７から把握されるように、従来の構成によれば、シフトレジスタを構成する各段構成回路には多数の薄膜トランジスタが含まれている。このため、ＴＦＴ基板上におけるゲートドライバの占有面積が大きくなり、狭額縁化が困難である。また、出力制御ノードＮＡに接続されている薄膜トランジスタの負荷が大きくなるので、長期動作に対する信頼性が低下する。さらに、図２８において第３クロックＣＫＣがハイレベルかつ第１制御ノードＮＡの電位がハイレベルとなる期間には、薄膜トランジスタＴ９３および薄膜トランジスタＴ９６の双方がオン状態となるので、薄膜トランジスタＴ９３および薄膜トランジスタＴ９６に貫通電流が流れる。その結果、消費電力が増大する。以上のように、従来の構成によれば、狭額縁化や低消費電力化を図ることや長期動作に対する信頼性を確保することが困難である。
　そこで本発明は、長期動作に対する信頼性を確保しつつ表示装置の狭額縁化・低消費電力化を図ることのできる走査信号線駆動用のシフトレジスタを実現することを目的とする。
　本発明の第１の局面は、第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて動作する複数の段で構成された、表示装置の走査信号線を駆動するためのシフトレジスタであって、
　前記複数の段の各段を構成する段構成回路は、
　　前記走査信号線に走査信号を出力するための出力ノードと、
　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第１の出力ノード安定用スイッチング素子と
　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用スイッチング素子と、
　　前記出力制御用スイッチング素子の制御端子に接続された出力制御ノードと、
　　一段以上前の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をセット信号として受け取り、前記セット信号に基づいて前記出力制御ノードのレベルをオンレベルに向けて変化させるための出力制御ノードターンオン部と、
　　一段以上後の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をリセット信号として受け取り、前記リセット信号に基づいて前記出力制御ノードのレベルをオフレベルに向けて変化させるための出力制御ノードターンオフ部と、
　　前記出力制御ノードのレベルがオフレベルで維持されるべき期間に前記出力制御ノードのレベルの変動を防止するための出力制御ノード安定部と
を備え、
　前記出力制御ノード安定部は、
　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前段の出力ノードから出力される走査信号が第２の導通端子に与えられる第１の出力制御ノード安定用スイッチング素子と、
　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち次段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに直接または他のスイッチング素子を介して第１の導通端子が接続され、次段の出力ノードから出力される走査信号が第２の導通端子に与えられる第２の出力制御ノード安定用スイッチング素子と
を含むことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記出力制御ノード安定部は、前記第１の出力制御ノード安定用スイッチング素子および前記第２の出力制御ノード安定用スイッチング素子のみからなり、
　前記第２の出力制御ノード安定用スイッチング素子の第１導通端子は、前記出力制御ノードに直接に接続されていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、前記出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前記第２の出力制御ノード安定用スイッチング素子の第１の導通端子に第２の導通端子が接続された第３の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記出力制御ノードターンオン部は、二段前の段の出力ノードから出力される走査信号を前記セット信号として受け取ることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第４の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第５の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記段構成回路は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第２の出力ノード安定用スイッチング素子を更に備えることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記段構成回路は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第２の出力ノード安定用スイッチング素子を更に備え、
　前記出力制御ノード安定部は、
　　制御端子，第１の導通端子，および第２の導通端子を有し、前記出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前記第２の出力制御ノード安定用スイッチング素子の第１の導通端子に第２の導通端子が接続された第３の出力制御ノード安定用スイッチング素子と、
　　制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第４の出力制御ノード安定用スイッチング素子と、
　　制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第５の出力制御ノード安定用スイッチング素子と
を更に含むことを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする。
　本発明の第１０の局面は、本発明の第９の局面において、
　前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
　本発明の第１１の局面は、表示装置であって、
　複数の走査信号線が配設された表示部と、
　前記複数の走査信号線と１対１で対応するように設けられている複数の段で構成された本発明の第１から第１０までのいずれかの局面に係るシフトレジスタと
を備えることを特徴とする。
　本発明の第１の局面によれば、シフトレジスタを構成する段構成回路には、２個のスイッチング素子（前段から出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、出力制御ノードに第１の導通端子が接続され、前段から出力される走査信号が第２の導通端子に与えられる第１の出力制御ノード安定用スイッチング素子、および、次段から出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、出力制御ノードに直接または他のスイッチング素子を介して第１の導通端子が接続され、次段から出力される走査信号が第２の導通端子に与えられる第２の出力制御ノード安定用スイッチング素子）によって構成された出力制御ノード安定部が設けられている。このような構成において、通常動作期間（各段構成回路に対応する行で画素容量への書き込み（充電）のための動作が行われる書込動作期間以外の期間）には、第１の出力制御ノード安定用スイッチング素子の第２の導通端子の電位および第２の出力制御ノード安定用スイッチング素子の第２の導通端子の電位がオフレベルとなっている状態で、第１の出力制御ノード安定用スイッチング素子と第２の出力制御ノード安定用スイッチング素子とが交互にオン状態となる。これにより、通常動作期間中、クロック信号のクロック動作に起因するノイズが出力制御ノードに混入しても、当該出力制御ノードの電位は充分なオフレベルへと引き込まれる。以上のように、通常動作期間を通じて出力制御ノードの電位をオフレベルで維持するための出力制御ノード安定部が、従来よりも少ない数のスイッチング素子を用いて実現される。このため、このシフトレジスタを用いる表示装置において、パネル基板上における走査信号線駆動回路の占有面積を小さくすることができ、従来よりも狭額縁化を図ることが可能となる。また、出力制御ノード安定部を構成するスイッチング素子の数が少なくなることから、出力制御ノードに接続されているスイッチング素子の負荷が小さくなり、従来よりも長期動作に対する信頼性が向上する。さらに、従来の構成とは異なり、スイッチング素子に貫通電流が流れることはない。このため、従来よりも消費電力が低減される。以上より、表示装置内の走査信号線駆動回路にこのシフトレジスタを用いることによって、長期動作に対する信頼性を確保しつつ表示装置の狭額縁化・低消費電力化を図ることが可能となる。
　本発明の第２の局面によれば、出力制御ノード安定部は、わずか２個のスイッチング素子を用いて実現される。このため、表示装置内の走査信号線駆動回路にこのシフトレジスタを用いることによって、パネル基板上における走査信号線駆動回路の占有面積を顕著に小さくすることができ、従来よりも顕著に狭額縁化を図ることが可能となる。また、出力制御ノードに接続されているスイッチング素子の負荷が顕著に小さくなり、従来よりも長期動作に対する信頼性が顕著に向上する。
　本発明の第３の局面によれば、第２の出力制御ノード安定用スイッチング素子の第２の導通端子と出力制御ノードとは、第２の出力制御ノード安定用スイッチング素子および第３の出力制御ノード安定用スイッチング素子の双方がオン状態になっているときに電気的に接続される。第２の出力制御ノード安定用スイッチング素子の制御端子に与えられるクロック信号がオンレベルとなっていても第３の出力制御ノード安定用スイッチング素子の制御端子に与えられるクロック信号がオフレベルになっていれば、第３の出力制御ノード安定用スイッチング素子がオフ状態となるので、第２の出力制御ノード安定用スイッチング素子の第２の導通端子と出力制御ノードとは電気的に切り離された状態で維持される。段構成回路がこのような構成となっているので、出力制御ノードをプリチャージするための期間を長くすることが可能となる。これにより、長期動作に対する信頼性が向上する。
　本発明の第４の局面によれば、出力制御ノードは二段前の段の出力ノードから出力される走査信号に基づいてオフレベルからオンレベルに変化するので、本発明の第３の局面の効果を確実に達成することができる。
　本発明の第５の局面によれば、各段構成回路において、垂直走査期間の開始直後に出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号が立ち上がることによって出力制御ノードにノイズが混入しても、第４の出力制御ノード安定用スイッチング素子がオン状態となることによって出力制御ノードの電位はオフレベルの電源電位へと引き込まれる。これにより、出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号の垂直走査期間開始直後のクロック動作に起因する異常動作の発生が抑制される。
　本発明の第６の局面によれば、各段構成回路において、垂直走査期間の終了の際には、第５の出力制御ノード安定用スイッチング素子がオン状態となることによって、出力制御ノードの電位はオフレベルの電源電位へと引き込まれる。これにより、フレーム毎に各段構成回路内の出力制御ノードの状態がクリアされ、信頼性が向上する。
　本発明の第７の局面によれば、各段構成回路において、垂直走査期間の終了の際には、第２の出力ノード安定用スイッチング素子がオン状態となることによって、出力ノードの電位はオフレベルの電源電位へと引き込まれる。これにより、フレーム毎に各段構成回路内の出力ノードの状態がクリアされ、信頼性が向上する。
　本発明の第８の局面によれば、垂直走査期間開始直後のクロック動作に起因する異常動作の発生が抑制されるとともに、長期動作に対する信頼性が向上する。
　本発明の第９の局面によれば、酸化物半導体を含む薄膜トランジスタが用いられる。酸化物半導体は移動度が高いため、より表示装置の狭額縁化が可能となる。
　本発明の第１０の局面によれば、酸化物半導体として酸化インジウムガリウム亜鉛が用いられるので、本発明の第９の局面の効果を確実に達成することができる。
　本発明の第１１の局面によれば、本発明の第１から第１０までのいずれかの局面と同様の効果が得られるシフトレジスタを備えた表示装置が実現される。
本発明の第１の実施形態に係る液晶表示装置における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態におけるシフトレジスタの各段（各段構成回路）に与えられるゲートクロック信号についての信号波形図である。 上記第１の実施形態において、シフトレジスタのｎ段目の段構成回路の入出力信号について説明するための図である。 上記第１の実施形態におけるゲートバスラインに与えられる走査信号についての信号波形図である。 上記第１の実施形態において、走査信号がハイレベルになっている期間について説明するための図である。 上記第１の実施形態において、走査信号の立ち上がりについて説明するための図である。 上記第１の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第１の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第１の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第２の実施形態におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第２の実施形態において、シフトレジスタのｎ段目の段構成回路の入出力信号について説明するための図である。 上記第２の実施形態における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第２の実施形態における液晶表示装置の動作期間中の全体の信号波形図である。 上記第２の実施形態において、書込動作期間の動作について説明するための信号波形図である。 上記第２の実施形態において、通常動作期間の動作について説明するための信号波形図である。 本発明の第３の実施形態において、シフトレジスタのｎ段目の段構成回路の入出力信号について説明するための図である。 上記第３の実施形態における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第３の実施形態において、垂直走査期間の開始直後の動作について説明するための信号波形図である。 上記第３の実施形態において、垂直走査期間の終了の際の動作について説明するための信号波形図である。 上記第３の実施形態の変形例における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 従来の最も簡単な構成の段構成回路の回路図である。 図２４に示す構成の段構成回路の動作について説明するための信号波形図である。 出力制御ノード安定部を有する段構成回路の構成を模式的に示した図である。 国際公開２０１１／０６７６４１号パンフレットに開示されている段構成回路の構成を示す回路図である。 図２７に示す構成の段構成回路の動作について説明するための信号波形図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御電極に相当し、ドレイン端子（ドレイン電極）は第１の導通端子に相当し、ソース端子（ソース電極）は第２の導通端子に相当する。また、シフトレジスタ内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
＜１．第１の実施形態＞
＜１．１　全体構成および動作＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。
　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それら複数本のソースバスラインＳＬ１～ＳＬｊと複数本のゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
　ところで、薄膜トランジスタ６０としては、例えば、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）を採用することができる。酸化物ＴＦＴとしては、例えば、ＩｎＧａＺｎＯ（酸化インジウムガリウム亜鉛）を含む薄膜トランジスタが挙げられる。但し、本発明は、これに限定されない。例えば、アモルファスシリコンをチャネル層に用いた薄膜トランジスタを採用することもできる。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，およびゲートクロック信号ＧＣＫとを出力する。なお、本実施形態においては、ゲートクロック信号ＧＣＫは、４相のクロック信号（第１ゲートクロック信号ＧＣＫ１～第４ゲートクロック信号ＧＣＫ４）で構成されている。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、以下においては、ｉ個の走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）を互いに区別する必要がない場合には走査信号を単に符号ＧＯＵＴで表す。このゲートドライバ４００についての詳しい説明は後述する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
＜１．２　ゲートドライバの構成および動作＞
　次に、図３～図９を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の段構成回路ＳＲ（１）～ＳＲ（ｉ）が含まれている。それらｉ個の段構成回路ＳＲ（１）～ＳＲ（ｉ）は互いに直列に接続されている。
　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の段構成回路ＳＲ（１）～ＳＲ（ｉ）で構成されている。なお、図４には、（ｎ－２）段目から（ｎ＋２）段目までの段構成回路ＳＲ（ｎ－２）～ＳＲ（ｎ＋２）を示している。以下においては、ｉ個の段構成回路ＳＲ（１）～ＳＲ（ｉ）を互いに区別する必要がない場合には段構成回路を単に符号ＳＲで表す。
　段構成回路ＳＲには、クロック信号ＣＫＡ（以下「第１クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＣ（以下「第３クロック」という。）を受け取るための入力端子と、クロック信号ＣＫＤ（以下「第４クロック」という。）を受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、第１の制御信号ＳＡ１を受け取るための入力端子と、第２の制御信号ＳＡ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
　シフトレジスタ４１０の各段（各段構成回路）には、図５に示すような波形の第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４が与えられる。第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４については、図５に示すように位相が９０度ずつずれている。（ｎ－２）段目の段構成回路ＳＲ（ｎ－２）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第４ゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第３ゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。（ｎ－１）段目の段構成回路ＳＲ（ｎ－１）については、第４ゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第１ゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。ｎ段目の段構成回路ＳＲ（ｎ）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第４ゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。（ｎ＋１）段目の段構成回路ＳＲ（ｎ＋１）については、第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第２ゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第１ゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。シフトレジスタ４１０の全ての段を通して、（ｎ－２）段目から（ｎ＋１）段目までの構成と同様の構成が４段ずつ繰り返される。なお、ローレベルの直流電源電位ＶＳＳについては、全ての段構成回路ＳＲ（１）～ＳＲ（ｉ）に共通的に与えられる。
　また、図６に示すように、任意の段（ここではｎ段目とする）について、前段ＳＲ（ｎ－１）から出力される走査信号ＧＯＵＴ（ｎ－１）が第１の制御信号ＳＡ１およびセット信号Ｓとして与えられ、次段ＳＲ（ｎ＋１）から出力される走査信号ＧＯＵＴ（ｎ＋１）が第２の制御信号ＳＡ２として与えられ、３段後の段ＳＲ（ｎ＋３）から出力される走査信号ＧＯＵＴ（ｎ＋３）がリセット信号Ｒとして与えられる。但し、１段目については、ゲートスタートパルス信号ＧＳＰが第１の制御信号ＳＡ１およびセット信号Ｓとして与えられる。
　また、図６に示すように、任意の段（ここではｎ段目とする）から出力される走査信号ＧＯＵＴ（ｎ）は、対応するゲートバスラインに与えられるのに加えて、リセット信号Ｒとして３段前の段ＳＲ（ｎ－３）に与えられ、第２の制御信号ＳＡ２として前段ＳＲ（ｎ－１）に与えられ、第１の制御信号ＳＡ１およびセット信号Ｓとして次段ＳＲ（ｎ＋１）に与えられる。
　以上のような構成において、シフトレジスタ４１０の１段目の段構成回路ＳＲ（１）に第１の制御信号ＳＡ１およびセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＧＣＫ（第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４）のクロック動作に基づいて、各段構成回路ＳＲから出力される走査信号ＧＯＵＴに含まれるシフトパルスが１段目の段構成回路ＳＲ（１）からｉ段目の段構成回路ＳＲ（ｉ）へと順次に転送される。そして、このシフトパルスの転送に応じて、各段構成回路ＳＲから出力される走査信号ＧＯＵＴが順次にハイレベルとなる。これにより、図７に示すような波形の走査信号ＧＯＵＴが、表示部６００内のゲートバスラインに与えられる。
　ところで、任意の段（ここではｎ段目とする）から出力される走査信号ＧＯＵＴ（ｎ）に着目すると、図８に示すように、走査信号ＧＯＵＴ（ｎ）がハイレベルになっている期間の前半の期間Ｔａには前段から出力される走査信号ＧＯＵＴ（ｎ－１）もハイレベルとなっており、走査信号ＧＯＵＴ（ｎ）がハイレベルになっている期間の後半の期間Ｔｂには次段から出力される走査信号ＧＯＵＴ（ｎ＋１）もハイレベルとなっている。これに関し、走査信号ＧＯＵＴ（ｎ）が与えられる行において、前半の期間Ｔａには画素容量への予備充電が行われ、後半の期間Ｔｂには画素容量への本充電が行われる。これにより、充分な充電時間が確保され、画素容量への充電不足に起因する表示品位の低下が抑制されている。また、図９に示すように仮に走査信号ＧＯＵＴの立ち上がりが遅くても（走査信号ＧＯＵＴの立ち上がりの際に波形なまりが生じていても）充電期間を充分に確保することができる。
＜１．３　段構成回路の構成＞
　図１は、本実施形態における段構成回路ＳＲの構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この段構成回路ＳＲは、６個の薄膜トランジスタＭ１～Ｍ６と１個のキャパシタＣＡＰとを備えている。また、この段構成回路ＳＲは、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、１個の出力端子（出力ノード）４０と８個の入力端子４１～４８とを有している。ここで、第１クロックＣＫＡを受け取る入力端子には符号４１を付し、第２クロックＣＫＢを受け取る入力端子には符号４２を付し、第３クロックＣＫＣを受け取る入力端子には符号４３を付し、第４クロックＣＫＤを受け取る入力端子には符号４４を付している。また、セット信号Ｓを受け取る入力端子には符号４５を付し、リセット信号Ｒを受け取る入力端子には符号４６を付し、第１の制御信号ＳＡ１を受け取る入力端子には符号４７を付し、第２の制御信号ＳＡ２を受け取る入力端子には符号４８を付している。出力端子４０は、走査信号ＧＯＵＴを出力するための端子である。なお、段構成回路ＳＲの薄膜トランジスタＭ１～Ｍ６は、上述した画素形成部内の薄膜トランジスタ６０（図２参照）と同じ種類の薄膜トランジスタ（例えば、ＩｎＧａＺｎＯを含む薄膜トランジスタ）で実現される。
　次に、この段構成回路ＳＲ内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のゲート端子，薄膜トランジスタＭ３のソース端子，薄膜トランジスタＭ４のドレイン端子，薄膜トランジスタＭ５のドレイン端子，薄膜トランジスタＭ６のドレイン端子，およびキャパシタＣＡＰの一端は出力制御ノードＮＡを介して互いに接続されている。
　薄膜トランジスタＭ１については、ゲート端子は出力制御ノードＮＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４０に接続されている。薄膜トランジスタＭ２については、ゲート端子は入力端子４２に接続され、ドレイン端子は出力端子４０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ３については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は出力制御ノードＮＡに接続されている。薄膜トランジスタＭ４については、ゲート端子は入力端子４６に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ５については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は入力端子４７に接続されている。薄膜トランジスタＭ６については、ゲート端子は入力端子４３に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は入力端子４８に接続されている。キャパシタＣＡＰについては、一端は出力制御ノードＮＡに接続され、他端は出力端子４０に接続されている。
　次に、各構成要素のこの段構成回路ＳＲにおける機能について説明する。薄膜トランジスタＭ１は、出力制御ノードＮＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子４０に与える。薄膜トランジスタＭ２は、第２クロックＣＫＢがハイレベルになっているときに、出力端子４０の電位（走査信号ＧＯＵＴの電位）をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ３は、セット信号Ｓがハイレベルになっているときに、出力制御ノードＮＡの電位をハイレベルに向けて変化させる。薄膜トランジスタＭ４は、リセット信号Ｒがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ５は、通常動作期間において、第４クロックＣＫＤがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ６は、通常動作期間において、第３クロックＣＫＣがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。キャパシタＣＡＰは、書込動作期間中に出力制御ノードＮＡの電位をハイレベルに維持するための補償容量として機能する。
　なお、本実施形態においては、薄膜トランジスタＭ１によって出力制御用スイッチング素子が実現され、薄膜トランジスタＭ２によって第１の出力ノード安定用スイッチング素子が実現されている。また、薄膜トランジスタＭ３によって出力制御ノードターンオン部が実現され、薄膜トランジスタＭ４によって出力制御ノードターンオフ部が実現されている。また、薄膜トランジスタＭ５および薄膜トランジスタＭ６によって出力制御ノード安定部４２０が実現されている。
＜１．４　段構成回路の動作＞
　次に、本実施形態における段構成回路ＳＲの動作について説明する。まず、図１，図１０，および図１１を参照しつつ、書込動作期間の動作について説明する。図１０は、液晶表示装置の動作期間中の全体の信号波形図である。図１１は、書込動作期間における動作について説明するための信号波形図である。なお、図１１のＭ１～Ｍ６の波形は、薄膜トランジスタＭ１～Ｍ６がオン状態であるかオフ状態であるかを示している。
　時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ３は図１に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＭ３はオン状態となる。また、時点ｔ０には、第４クロックＣＫＤがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ５がオン状態となる。このとき第１の制御信号ＳＡ１はハイレベルとなっている。以上より、時点ｔ０になると、出力制御ノードＮＡの電位が上昇し、薄膜トランジスタＭ１がオン状態となる。ここで、時点ｔ０～時点ｔ１の期間中、リセット信号Ｒおよび第３クロックＣＫＣはローレベルとなっている。このため、この期間中、薄膜トランジスタＭ４および薄膜トランジスタＭ６はオフ状態で維持される。従って、この期間中に出力制御ノードＮＡの電位が低下することはない。
　時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ１はオン状態となっているので、入力端子４１の電位の上昇とともに出力端子４０の電位も上昇する。ここで、図１に示すように出力制御ノードＮＡ－出力端子４０間にはキャパシタＣＡＰが設けられているので、出力端子４０の電位の上昇とともに出力制御ノードＮＡの電位も上昇する（出力制御ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＭ１のゲート端子には大きな電圧が印加され、この段構成回路ＳＲの出力端子４０に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで走査信号ＧＯＵＴの電位が上昇する。ここで、時点ｔ１～時点ｔ３の期間中、第２クロックＣＫＢはローレベルとなっているので薄膜トランジスタＭ２はオフ状態で維持される。従って、この期間中に走査信号ＧＯＵＴの電位が低下することはない。また、時点ｔ１～時点ｔ３の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＭ４はオフ状態で維持される。従って、この期間中に出力制御ノードＮＡの電位が低下することはない。
　ところで、時点ｔ１～時点ｔ２の期間には、第４クロックＣＫＤがハイレベルとなっているので、薄膜トランジスタＭ５がオン状態となっている。しかしながら、この期間中、第１の制御信号ＳＡ１（前段から出力される走査信号）はハイレベルとなっているので、薄膜トランジスタＭ５がオン状態となっていることに起因して出力制御ノードＮＡの電位が低下することはない。また、時点ｔ２～時点ｔ３の期間には、第３クロックＣＫＣがハイレベルとなっているので、薄膜トランジスタＭ６がオン状態となっている。しかしながら、この期間中、第２の制御信号ＳＡ２（次段から出力される走査信号）はハイレベルとなっているので、薄膜トランジスタＭ６がオン状態となっていることに起因して出力制御ノードＮＡの電位が低下することはない。
　時点ｔ３になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに出力端子４０の電位は低下する。出力端子４０の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２がオン状態となる。その結果、走査信号ＧＯＵＴの電位はローレベルとなる。
　時点ｔ４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ４がオン状態となる。また、時点ｔ４には、第４クロックＣＫＤがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ５がオン状態となる。このとき、第１の制御信号ＳＡ１はローレベルとなっている。以上より、時点ｔ４になると、出力制御ノードＮＡの電位はローレベルとなる。
　以上のような動作が各段構成回路ＳＲで行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。
　次に、図１，図１０，および図１２を参照しつつ、通常動作期間の動作について説明する。図１２は、通常動作期間における動作について説明するための信号波形図である。上述したように、各段構成回路ＳＲには、前段から出力される走査信号ＧＯＵＴ（ｎ－１）が第１の制御信号ＳＡ１として与えられ、次段から出力される走査信号ＧＯＵＴ（ｎ＋１）が第２の制御信号ＳＡ２として与えられる。従って、図１２に示すように、通常動作期間中、第１の制御信号ＳＡ１および第２の制御信号ＳＡ２はローレベル（ＶＳＳ電位）で維持される。ところで、第１クロックＣＫＡについては、通常動作期間中、所定期間毎にローレベルからハイレベルに変化する。従って、図１２における時点ｔ１１や時点ｔ１２に、薄膜トランジスタＭ１の寄生容量に起因して、出力制御ノードＮＡの電位に変動が生じ得る。すなわち、通常動作期間中、所定期間毎に、出力制御ノードＮＡの電位が浮いた状態となり得る。しかしながら、第３クロックＣＫＣがハイレベルとなっている期間には、薄膜トランジスタＭ６がオン状態となるので、出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。また、第４クロックＣＫＤがハイレベルとなっている期間には、薄膜トランジスタＭ５がオン状態となるので、出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。以上より、通常動作期間中、第１クロックＣＫＡのクロック動作に起因するノイズが出力制御ノードＮＡに混入しても、当該出力制御ノードＮＡの電位はＶＳＳ電位で維持される。なお、第２クロックＣＫＢがハイレベルとなっている期間には、薄膜トランジスタＭ２がオン状態となり、出力端子４０の電位（走査信号ＧＯＵＴの電位）がＶＳＳ電位へと引き込まれる。
＜１．５　効果＞
　本実施形態によれば、ゲートドライバ４００内のシフトレジスタ４１０を構成する段構成回路ＳＲには、２個の薄膜トランジスタ（出力制御ノードＮＡにドレイン端子が接続され、ゲート端子に第４クロックＣＫＤが与えられ、前段から出力される走査信号が第１の制御信号ＳＡ１としてソース端子に与えられるように構成された薄膜トランジスタＭ５、および、出力制御ノードＮＡにドレイン端子が接続され、ゲート端子に第３クロックＣＫＣが与えられ、次段から出力される走査信号が第２の制御信号ＳＡ２としてソース端子に与えられるように構成された薄膜トランジスタＭ６）によって構成された出力制御ノード安定部４２０が設けられている。このような構成において、通常動作期間には、第１の制御信号ＳＡ１および第２の制御信号ＳＡ２がローレベルとなっている状態で、第３クロックＣＫＣおよび第４クロックＣＫＤのクロック動作に基づいて薄膜トランジスタＭ５と薄膜トランジスタＭ６とが交互にオン状態となる。これにより、通常動作期間中、クロック信号（第１クロックＣＫＡ）のクロック動作に起因するノイズが出力制御ノードＮＡに混入しても、当該出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。なお、書込動作期間には、第４クロックＣＫＤがハイレベルになっている時には第１の制御信号ＳＡ１がハイレベルとなっており、第３クロックＣＫＣがハイレベルになっている時には第２の制御信号ＳＡ２がハイレベルとなっている。従って、薄膜トランジスタＭ５，Ｍ６が設けられていることに起因して書込動作期間中に出力制御ノードＮＡの電位が低下することはない。
　ところで、従来技術によれば、多数の薄膜トランジスタ（例えば、図２７に示す従来の構成においては４個の薄膜トランジスタ）を用いて出力制御ノード安定部９５０が実現されていた。この点、本実施形態においては、図１に示すように、２個の薄膜トランジスタＭ５，Ｍ６のみを用いて出力制御ノード安定部４２０が実現されている。従って、ＴＦＴ基板上におけるゲートドライバ４００の占有面積を小さくすることができ、従来よりも狭額縁化を図ることが可能となる。また、出力制御ノード安定部を構成する薄膜トランジスタの数が少なくなることから、出力制御ノードＮＡに接続されている薄膜トランジスタの負荷が小さくなり、従来よりも長期動作に対する信頼性が向上する。さらに、従来の構成とは異なり、薄膜トランジスタに貫通電流が流れることはない。このため、従来よりも消費電力が低減される。
　以上のように、本実施形態によれば、長期動作に対する信頼性を確保しつつ表示装置の狭額縁化・低消費電力化を図ることのできるゲートドライバ（走査信号線駆動回路）が実現される。
＜２．第２の実施形態＞
　本発明の第２の実施形態について説明する。なお、上記第１の実施形態と異なる点についてのみ説明する。
＜２．１　全体構成およびゲートドライバの構成＞
　全体構成については、上記第１の実施形態における構成（図２参照）と同様であるので、説明を省略する。図１３は、本実施形態におけるゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上記第１の実施形態においては、各段構成回路ＳＲには、前段から出力される走査信号がセット信号Ｓとして与えられていた。これに対して、本実施形態においては、各段構成回路ＳＲには、２段前の段から出力される走査信号がセット信号Ｓとして与えられる。すなわち、図１４に示すように、任意の段（ここではｎ段目とする）について、前段ＳＲ（ｎ－１）から出力される走査信号ＧＯＵＴ（ｎ－１）が第１の制御信号ＳＡ１として与えられ、２段前の段ＳＲ（ｎ－２）から出力される走査信号ＧＯＵＴ（ｎ－２）がセット信号Ｓとして与えられ、次段ＳＲ（ｎ＋１）から出力される走査信号ＧＯＵＴ（ｎ＋１）が第２の制御信号ＳＡ２として与えられ、３段後の段ＳＲ（ｎ＋３）から出力される走査信号ＧＯＵＴ（ｎ＋３）がリセット信号Ｒとして与えられる。また、図１４に示すように、任意の段（ここではｎ段目とする）から出力される走査信号ＧＯＵＴ（ｎ）は、対応するゲートバスラインに与えられるのに加えて、リセット信号Ｒとして３段前の段ＳＲ（ｎ－３）に与えられ、第２の制御信号ＳＡ２として前段ＳＲ（ｎ－１）に与えられ、第１の制御信号ＳＡ１として次段ＳＲ（ｎ＋１）に与えられ、セット信号Ｓとして２段後の段ＳＲ（ｎ＋２）に与えられる。
＜２．２　段構成回路の構成＞
　図１５は、本実施形態における段構成回路ＳＲの構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１５および図１から把握されるように、本実施形態においては、上記第１の実施形態における構成要素に加えて、出力制御ノードＮＡと薄膜トランジスタＭ６との間に薄膜トランジスタＭ７が設けられている。その薄膜トランジスタＭ７については、ゲート端子は入力端子４１に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は薄膜トランジスタＭ６のドレイン端子に接続されている。また、本実施形態においては、薄膜トランジスタＭ６のドレイン端子は、薄膜トランジスタＭ７のソース端子に接続されている。また、本実施形態においては、入力端子４５には、２段前の段ＳＲ（ｎ－２）から出力される走査信号ＧＯＵＴ（ｎ－２）がセット信号Ｓとして与えられる。
　なお、本実施形態においては、薄膜トランジスタＭ５，薄膜トランジスタＭ６，および薄膜トランジスタＭ７によって出力制御ノード安定部４２１が実現されている。
＜２．３　段構成回路の動作＞
　次に、本実施形態における段構成回路ＳＲの動作について説明する。まず、図１５，図１６，および図１７を参照しつつ、書込動作期間の動作について説明する。図１６は、液晶表示装置の動作期間中の全体の信号波形図である。図１７は、書込動作期間における動作について説明するための信号波形図である。
　時点ｔ２０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＭ３は図１５に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＭ３はオン状態となり、出力制御ノードＮＡの電位が上昇する。これにより、薄膜トランジスタＭ１がオン状態となる。ここで、時点ｔ２０～時点ｔ２１の期間中、リセット信号Ｒ，第４クロックＣＫＤ，および第１クロックＣＫＡはローレベルとなっている。このため、この期間中、薄膜トランジスタＭ４，薄膜トランジスタＭ５，および薄膜トランジスタＭ７はオフ状態で維持される。従って、この期間中に出力制御ノードＮＡの電位が低下することはない。
　時点ｔ２１になると、第４クロックＣＫＤがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ５がオン状態となる。このとき第１の制御信号ＳＡ１はハイレベルとなっている。また、時点ｔ２１～時点ｔ２２の期間中、リセット信号Ｒおよび第１クロックＣＫＡはローレベルとなっている。このため、この期間中、薄膜トランジスタＭ４および薄膜トランジスタＭ７はオフ状態で維持される。以上より、この期間中、出力制御ノードＮＡの電位は、時点ｔ２１直前の電位で維持される。
　時点ｔ２２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＭ１はオン状態となっているので、入力端子４１の電位の上昇とともに出力端子４０の電位も上昇する。ここで、図１５に示すように出力制御ノードＮＡ－出力端子４０間にはキャパシタＣＡＰが設けられているので、出力端子４０の電位の上昇とともに出力制御ノードＮＡの電位も上昇する（出力制御ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＭ１のゲート端子には大きな電圧が印加され、この段構成回路ＳＲの出力端子４０に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで走査信号ＧＯＵＴの電位が上昇する。ここで、時点ｔ２２～時点ｔ２４の期間中、第２クロックＣＫＢはローレベルとなっているので薄膜トランジスタＭ２はオフ状態で維持される。従って、この期間中に走査信号ＧＯＵＴの電位が低下することはない。また、時点ｔ２２～時点ｔ２４の期間中、リセット信号Ｒはローレベルとなっているので薄膜トランジスタＭ４はオフ状態で維持される。従って、この期間中に出力制御ノードＮＡの電位が低下することはない。
　ところで、時点ｔ２２～時点ｔ２３の期間には、第４クロックＣＫＤがハイレベルとなっているので、薄膜トランジスタＭ５がオン状態となっている。しかしながら、この期間中、第１の制御信号ＳＡ１（前段から出力される走査信号）はハイレベルとなっているので、薄膜トランジスタＭ５がオン状態となっていることに起因して出力制御ノードＮＡの電位が低下することはない。また、時点ｔ２３～時点ｔ２４の期間には、第３クロックＣＫＣおよび第１クロックＣＫＡの双方がハイレベルとなっているので、薄膜トランジスタＭ６および薄膜トランジスタＭ７の双方がオン状態となっている。しかしながら、この期間中、第２の制御信号ＳＡ２（次段から出力される走査信号）はハイレベルとなっているので、薄膜トランジスタＭ６および薄膜トランジスタＭ７の双方がオン状態となっていることに起因して出力制御ノードＮＡの電位が低下することはない。
　時点ｔ２４になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに出力端子４０の電位は低下する。出力端子４０の電位が低下すると、キャパシタＣＡＰを介して、出力制御ノードＮＡの電位も低下する。また、時点ｔ２４には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ２がオン状態となる。その結果、走査信号ＧＯＵＴの電位はローレベルとなる。
　時点ｔ２５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ４がオン状態となる。また、時点ｔ２５には、第４クロックＣＫＤがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ５がオン状態となる。このとき、第１の制御信号ＳＡ１はローレベルとなっている。以上より、時点ｔ２５になると、出力制御ノードＮＡの電位はローレベルとなる。
　以上のような動作が各段構成回路ＳＲで行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ１～ＧＬｉが順次に選択状態となり、１行ずつ画素容量への書き込みが行われる。
　次に、図１５，図１６，および図１８を参照しつつ、通常動作期間の動作について説明する。図１８は、通常動作期間における動作について説明するための信号波形図である。上述したように、各段構成回路ＳＲには、前段から出力される走査信号ＧＯＵＴ（ｎ－１）が第１の制御信号ＳＡ１として与えられ、次段から出力される走査信号ＧＯＵＴ（ｎ＋１）が第２の制御信号ＳＡ２として与えられる。従って、図１８に示すように、通常動作期間中、第１の制御信号ＳＡ１および第２の制御信号ＳＡ２はローレベル（ＶＳＳ電位）で維持される。ところで、第１クロックＣＫＡについては、通常動作期間中、所定期間毎にローレベルからハイレベルに変化する。従って、図１８における時点ｔ３１や時点ｔ３２に、薄膜トランジスタＭ１の寄生容量に起因して、出力制御ノードＮＡの電位に変動が生じ得る。すなわち、通常動作期間中、所定期間毎に、出力制御ノードＮＡの電位が浮いた状態となり得る。しかしながら、第３クロックＣＫＣおよび第１クロックＣＫＡの双方がハイレベルとなっている期間には、薄膜トランジスタＭ６および薄膜トランジスタＭ７の双方がオン状態となるので、出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。また、第４クロックＣＫＤがハイレベルとなっている期間には、薄膜トランジスタＭ５がオン状態となるので、出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。以上より、上記第１の実施形態と同様、通常動作期間中、第１クロックＣＫＡのクロック動作に起因するノイズが出力制御ノードＮＡに混入しても、当該出力制御ノードＮＡの電位はＶＳＳ電位で維持される。
＜２．４　効果＞
　本実施形態によれば、上記第１の実施形態と同様の効果が得られるのに加えて、以下のような効果が得られる。本実施形態においては、次段から出力される走査信号ＧＯＵＴ（ｎ＋１）を受け取るための入力端子４８と出力制御ノードＮＡとは、薄膜トランジスタＭ６および薄膜トランジスタＭ７の双方がオン状態になっているときに電気的に接続される。従って、第３クロックＣＫＣがハイレベルとなっていても第１クロックＣＫＡがローレベルになっていれば、薄膜トランジスタＭ７がオフ状態となるので、入力端子４８と出力制御ノードＮＡとは電気的に切り離された状態で維持される。段構成回路ＳＲがこのような構成となっているので、出力制御ノードＮＡをプリチャージするための期間を上記第１の実施形態と比較して長くすることが可能となる。具体的には、各段構成回路ＳＲにおいて、２段前の段から出力される走査信号ＧＯＵＴ（ｎ－２）を出力制御ノードＮＡをプリチャージするためのセット信号Ｓとして用いることが可能となる。このようにして出力制御ノードＮＡのプリチャージ期間が長くなるので、長期動作に対する信頼性が向上する。
＜３．第３の実施形態＞
＜３．１　構成＞
　本発明の第３の実施形態について説明する。全体構成については、上記第１の実施形態における構成（図２参照）と同様であるので、説明を省略する。ゲートドライバ４００内のシフトレジスタ４１０の構成については、初期化信号（垂直走査期間の開始直後に各段構成回路ＳＲの内部状態を初期化するための信号）ＳＰを受け取るための入力端子およびクリア信号（垂直走査期間の終了の際に各段構成回路ＳＲの内部状態をクリアするための信号）ＣＬＲを受け取るための入力端子が各段構成回路ＳＲに設けられているという点で上記第２の実施形態と異なっている。すなわち、本実施形態における段構成回路ＳＲには、図１９に示すように、第１クロックＣＫＡを受け取るための入力端子と、第２クロックＣＫＢを受け取るための入力端子と、第３クロックＣＫＣを受け取るための入力端子と、第４クロックＣＫＤを受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、第１の制御信号ＳＡ１を受け取るための入力端子と、第２の制御信号ＳＡ２を受け取るための入力端子と、初期化信号ＳＰを受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。
　図２０は、本実施形態における段構成回路ＳＲの構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図２０および図１５から把握されるように、本実施形態においては、上記第２の実施形態における構成要素に加えて、薄膜トランジスタＭ８，薄膜トランジスタＭ９，および薄膜トランジスタＭ１０が設けられている。なお、図２０において、初期化信号ＳＰを受け取る入力端子には符号５１を付し、クリア信号ＣＬＲを受け取る入力端子には符号５２を付している。
　薄膜トランジスタＭ８については、ゲート端子は入力端子５１に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ９については、ゲート端子は入力端子５２に接続され、ドレイン端子は出力制御ノードＮＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＭ１０については、ゲート端子は入力端子５２に接続され、ドレイン端子は出力端子４０に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。
　薄膜トランジスタＭ８は、初期化信号ＳＰがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ９は、クリア信号ＣＬＲがハイレベルになっているときに、出力制御ノードＮＡの電位をＶＳＳ電位に向けて変化させる。薄膜トランジスタＭ１０は、クリア信号ＣＬＲがハイレベルになっているときに、出力端子４０の電位（走査信号ＧＯＵＴの電位）をＶＳＳ電位に向けて変化させる。
　なお、本実施形態においては、薄膜トランジスタＭ５～Ｍ９によって出力制御ノード安定部４２２が実現され、薄膜トランジスタＭ１０によって第２の出力ノード安定用スイッチング素子が実現されている。
＜３．２　動作＞
　次に、本実施形態における段構成回路ＳＲの動作について説明する。本実施形態における段構成回路ＳＲには、垂直走査期間の開始直後の所定期間にのみハイレベルとなる信号が初期化信号ＳＰとして与えられ、垂直走査期間の終了の際の所定期間にのみハイレベルとなる信号がクリア信号ＣＬＲとして与えられる。従って、垂直走査期間の開始直後および終了の際を除いて、上記第２の実施形態と同様の動作が行われる。
　図２１は、垂直走査期間の開始直後の動作について説明するための信号波形図である。本実施形態においては、図２１に示すように、ゲートスタートパルス信号ＧＳＰが立ち上がることによって垂直走査期間が開始された直後に、初期化信号ＳＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ８がオン状態となり、出力制御ノードＮＡの電位がＶＳＳ電位へと引き込まれる。なお、セット信号Ｓに基づいて出力制御ノードＮＡのプリチャージが行われるべき段については、薄膜トランジスタＭ８を介して出力制御ノードＮＡの電位が低下しないようにする必要がある。
　図２２は、垂直走査期間の終了の際の動作について説明するための信号波形図である。本実施形態においては、図２２に示すように、各垂直走査期間において全てのゲートバスラインＧＬ１～ＧＬｉにアクティブな走査信号ＧＯＵＴが順次に印加された後、クリア信号ＣＬＲがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＭ９および薄膜トランジスタＭ１０がオン状態となる。薄膜トランジスタＭ９がオン状態となることによって、出力制御ノードＮＡの電位がＶＳＳ電位へと引き込まれる。また、薄膜トランジスタＭ１０がオン状態となることによって、出力端子４０の電位（走査信号ＧＯＵＴの電位）がＶＳＳ電位へと引き込まれる。
　なお、初期化信号ＳＰを立ち上げるタイミングについては、垂直走査期間開始直後の第１クロックＣＫＡの立ち上がりに起因する出力制御ノードＮＡの電位の上昇を抑制することができるのであれば、図２１に示すタイミングとは異なるタイミングであっても良い。また、クリア信号ＣＬＲを立ち上げるタイミングについては、最後の行において画素容量への書き込みが行われてから次の垂直走査期間が開始される前であれば、図２２に示すタイミングとは異なるタイミングであっても良い。
＜３．３　効果＞
　本実施形態によれば、各段構成回路ＳＲにおいて、垂直走査期間の開始直後に第３クロックＣＫＣや第４クロックＣＫＤが立ち上がる前に第１クロックＣＫＡが立ち上がることによって出力制御ノードＮＡにノイズが混入しても、薄膜トランジスタＭ８がオン状態となることによって出力制御ノードＮＡの電位はＶＳＳ電位へと引き込まれる。これにより、垂直走査期間開始直後の第１クロックＣＫＡのクロック動作に起因する異常動作の発生が抑制される。また、垂直走査期間の終了の際には、薄膜トランジスタＭ９および薄膜トランジスタＭ１０がオン状態となることによって、出力制御ノードＮＡの電位および出力端子４０の電位（走査信号ＧＯＵＴの電位）はＶＳＳ電位へと引き込まれる。これにより、フレーム毎に各段構成回路ＳＲの内部状態がクリアされ、この液晶表示装置の信頼性が向上する。
＜３．４　変形例＞
　本実施形態においては上記第２の実施形態における構成要素（図１５参照）に加えて薄膜トランジスタＭ８～Ｍ１０が設けられているが、図２３に示すように、上記第１の実施形態における構成要素（図１参照）に加えて薄膜トランジスタＭ８～Ｍ１０を設ける構成としても良い。但し、図２３に示す構成の場合、出力制御ノードＮＡのプリチャージ期間を長くすることができない。従って、長期動作に対する信頼性を考慮すると、図２０に示す構成を採用する方が好ましい。
　また、上記第３の実施形態よりも効果は劣るが、上記第１の実施形態における構成要素または上記第２の実施形態における構成要素に加えて薄膜トランジスタＭ８～Ｍ１０のうちの１個または２個だけを設ける構成を採用することもできる。
＜４．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　４０…（段構成回路の）出力端子
　４１～４８，５１，５２…（段構成回路の）入力端子
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０…シフトレジスタ
　６００…表示部
　ＳＲ，ＳＲ（１）～ＳＲ（ｉ）…段構成回路
　ＣＡＰ…キャパシタ（容量素子）
　Ｍ１～Ｍ１０…薄膜トランジスタ
　ＮＡ…出力制御ノード
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　ＧＣＫ…ゲートクロック信号
　ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　ＳＡ１…第１の制御信号
　ＳＡ２…第２の制御信号
　ＧＯＵＴ，ＧＯＵＴ（１）～（ｉ）…走査信号
　ＶＳＳ…ローレベルの直流電源電位

Claims (11)

  1. 　第１のレベルと第２のレベルとを周期的に繰り返す複数のクロック信号に基づいて動作する複数の段で構成された、表示装置の走査信号線を駆動するためのシフトレジスタであって、
    　前記複数の段の各段を構成する段構成回路は、
    　　前記走査信号線に走査信号を出力するための出力ノードと、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第１の出力ノード安定用スイッチング素子と
    　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前記出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が第１の導通端子に与えられ、前記出力ノードに第２の導通端子が接続された出力制御用スイッチング素子と、
    　　前記出力制御用スイッチング素子の制御端子に接続された出力制御ノードと、
    　　一段以上前の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をセット信号として受け取り、前記セット信号に基づいて前記出力制御ノードのレベルをオンレベルに向けて変化させるための出力制御ノードターンオン部と、
    　　一段以上後の段の出力ノードから出力される走査信号のうち前記出力制御ノードがオンレベルからオフレベルに変化すべきタイミングでオフレベルからオンレベルに変化する走査信号をリセット信号として受け取り、前記リセット信号に基づいて前記出力制御ノードのレベルをオフレベルに向けて変化させるための出力制御ノードターンオフ部と、
    　　前記出力制御ノードのレベルがオフレベルで維持されるべき期間に前記出力制御ノードのレベルの変動を防止するための出力制御ノード安定部と
    を備え、
    　前記出力制御ノード安定部は、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち前段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前段の出力ノードから出力される走査信号が第２の導通端子に与えられる第１の出力制御ノード安定用スイッチング素子と、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、前記複数のクロック信号のうち次段の出力ノードから出力される走査信号がオフレベルからオンレベルに変化すべきタイミングでオフレベルからオンレベルに変化するクロック信号が制御端子に与えられ、前記出力制御ノードに直接または他のスイッチング素子を介して第１の導通端子が接続され、次段の出力ノードから出力される走査信号が第２の導通端子に与えられる第２の出力制御ノード安定用スイッチング素子と
    を含むことを特徴とする、シフトレジスタ。
  2. 　前記出力制御ノード安定部は、前記第１の出力制御ノード安定用スイッチング素子および前記第２の出力制御ノード安定用スイッチング素子のみからなり、
    　前記第２の出力制御ノード安定用スイッチング素子の第１導通端子は、前記出力制御ノードに直接に接続されていることを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、前記出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前記第２の出力制御ノード安定用スイッチング素子の第１の導通端子に第２の導通端子が接続された第３の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  4. 　前記出力制御ノードターンオン部は、二段前の段の出力ノードから出力される走査信号を前記セット信号として受け取ることを特徴とする、請求項３に記載のシフトレジスタ。
  5. 　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第４の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  6. 　前記出力制御ノード安定部は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第５の出力制御ノード安定用スイッチング素子を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  7. 　前記段構成回路は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第２の出力ノード安定用スイッチング素子を更に備えることを特徴とする、請求項１に記載のシフトレジスタ。
  8. 　前記段構成回路は、制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第２の出力ノード安定用スイッチング素子を更に備え、
    　前記出力制御ノード安定部は、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、前記出力制御用スイッチング素子の第１の導通端子に与えられるクロック信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、前記第２の出力制御ノード安定用スイッチング素子の第１の導通端子に第２の導通端子が接続された第３の出力制御ノード安定用スイッチング素子と、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の開始直後にオフレベルからオンレベルに変化する初期化信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第４の出力制御ノード安定用スイッチング素子と、
    　　制御端子，第１の導通端子，および第２の導通端子を有し、垂直走査期間の終了の際にオフレベルからオンレベルに変化するクリア信号が制御端子に与えられ、前記出力制御ノードに第１の導通端子が接続され、オフレベルの電源電位が第２の導通端子に与えられる第５の出力制御ノード安定用スイッチング素子と
    を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  9. 　前記段構成回路に含まれるスイッチング素子は、酸化物半導体を含む薄膜トランジスタであることを特徴とする、請求項１に記載のシフトレジスタ。
  10. 　前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項９に記載のシフトレジスタ。
  11. 　複数の走査信号線が配設された表示部と、
    　前記複数の走査信号線と１対１で対応するように設けられている複数の段で構成された請求項１から１０までのいずれか１項に記載のシフトレジスタと
    を備えることを特徴とする、表示装置。
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