CN103928001B - 一种栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及显示装置，用以在栅极驱动电路被配置了多个时钟信号的情况下，避免由于栅极驱动器的输出端输出电压的交叠而导致的能量消耗。所述栅极驱动电路包括：多条栅极扫描线；级联的N级栅极驱动器；其中，所述第m级栅极驱动器的输出端与所述第m级栅级扫描线的一端相连，用于提供栅极扫描信号；所述第m级栅极驱动器的输出端还与所述第m‑1级栅极驱动器的复位端相连，用于提供复位信号，N、m均为正整数，且m<N。

Description

一种栅极驱动电路和显示装置
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种栅极驱动电路和显示装置。
背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display，TFT-LCD）驱动器主要包括栅极驱动器和数据驱动器，其中，栅极驱动器将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。
如图1所示，现有技术的非晶硅栅极驱动电路（Amorphous Silicon Gate，ASG）包括级联的多个栅极驱动器，其中，每个栅极驱动器的输出端均连接到相应的栅极线以输出栅极驱动信号，对于图1中由四相时钟信号控制的栅极驱动电路，第n级栅极驱动器中的复位（Reset）信号输入端均与第n+2级栅极驱动器的输出端相连，如：第一级栅极驱动器中的Reset信号输入端与第三级栅极驱动器的输出端G3相连。对于图2中由八相时钟信号控制的栅极驱动电路，第n级栅极驱动器中的Reset信号输入端均与第n+4级栅极驱动器的输出端相连。
如图3所示，当ASG电路由八相时钟信号控制时，每一级栅极驱动器在Reset信号复位前，相邻四级的栅极驱动器的输出端Gate n-3、Gate n-2、Gate n-1和Gate n输出的电压如图所示，栅极驱动器的输出端Gate n-3、Gate n-2、Gaten-1和Gate n输出的电压之间存在交叠区域，而当电压之间存在交叠时会出现不必要的像素充电30，其中31为正常的像素充电。由于当ASG电路打开时，液晶分子会被充电和放电，而充电和放电的过程是需要消耗能量的，因此，不必要的充电和放电会导致能量的消耗。
综上所述，现有技术中当栅极驱动电路被配置了多个时钟信号时，栅极驱动器的输出端输出的电压之间存在交叠区域，会导致不必要的像素充电，从而导致能量的消耗。
发明内容
有鉴于此，本发明实施例提供的一种栅极驱动电路和显示装置。
一种栅极驱动电路，所述栅极驱动电路包括：多条栅极扫描线；级联的N级栅极驱动器；其中，所述第m级栅极驱动器的输出端与所述第m级栅级扫描线的一端相连，用于提供栅极扫描信号；所述第m级栅极驱动器的输出端还与所述第m-1级栅极驱动器的复位端相连，用于提供复位信号，N、m均为正整数，且m<N。
本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。
由本发明实施例提供的栅极驱动电路，由于所述第m级栅极驱动器的输出端与所述第m级栅级扫描线的一端相连，用于提供栅极扫描信号；所述第m级栅极驱动器的输出端还与所述第m-1级栅极驱动器的复位端相连，用于提供复位信号，因此本发明实施例提供的栅极驱动电路在栅极驱动电路被配置了多个时钟信号的情况下，可以有效的避免由于栅极驱动器的输出端输出电压的交叠而导致的能量消耗。
附图说明
图1为现有技术中栅极驱动器组成的四相ASG电路的连接示意图；
图2为现有技术中栅极驱动器组成的八相ASG电路的连接示意图；
图3为现有技术中八相ASG电路中相邻的栅极驱动器的输出端输出的电压信号示意图；
图4为本发明实施例提供的一种栅极驱动器组成的四相ASG电路的连接示意图；
图5为本发明实施例提供的一种栅极驱动器组成的八相ASG电路的连接示意图；
图6为本发明实施例提供的一种八相ASG电路中相邻的栅极驱动器的输出端输出的电压信号示意图；
图7为本发明实施例提供的一种栅极驱动器的结构示意图；
图8为图7的栅极驱动器的时序图；
图9为本发明实施例提供的一种显示装置示意图。
具体实施方式
本发明实施例提供了一种栅极驱动电路、显示装置，用以在栅极驱动电路被配置了多个时钟信号的情况下，避免由于栅极驱动器的输出端输出电压的交叠而导致的功耗。
本发明提供了一种栅极驱动电路，所述栅极驱动电路包括：多条栅极扫描线；级联的N级栅极驱动器；其中，所述第m级栅极驱动器的输出端与所述第m级栅级扫描线的一端相连，用于提供栅极扫描信号；所述第m级栅极驱动器的输出端还与所述第m-1级栅极驱动器的复位端相连，用于提供复位信号，N、m均为正整数，且m<N。
下面给出本发明实施例提供的技术方案的详细介绍。
如图4所示，本发明具体实施例提供的栅极驱动电路配置两个时钟信号控制器，四条时钟信号线。四条时钟信号线分别为第一时钟信号线CK1L、第二时钟信号线CKB1L、第三时钟信号线CK2L和第四时钟信号线CKB2L。其中，第一时钟信号线CK1L和第二时钟信号线CKB1L为连接第一时钟信号控制器的周期相同相位相反的时钟信号线；第三时钟信号线CK2L和第四时钟信号线CKB2L为连接第二时钟信号控制器的周期相同相位相反的时钟信号线。
如图4所示，本发明具体实施例中将与第一时钟信号控制器控制的时钟信号线连接的栅极驱动器定义为第一栅极驱动器集合；将与第二时钟信号控制器控制的时钟信号线连接的栅极驱动器定义为第二栅极驱动器集合。本发明具体实施例提供的栅极驱动电路中的N级栅极驱动器包括第一栅极驱动器集合，其输出端分别与奇数级栅极扫描线的一端电连接，如G1、G3等，和第二栅极驱动器集合，其输出端分别与偶数级栅极扫描线的一端电连接，如G2、G4等，以及第一触发信号线STP1L和第二触发信号线STP2L；其中，第一栅极驱动器集合中的第一级栅极驱动器41的触发信号输入端连接所述栅极驱动电路的第一触发信号线STP1L，第二栅极驱动器集合中的第一级栅极驱动器42的触发信号输入端连接栅极驱动电路的第二触发信号线STP2L；从图中可以看出，ASG电路的第m级栅极驱动器的输出端与第m+2级栅极驱动器的触发信号输入端连接，第m级栅极驱动器的输出端还与第m-1级栅极驱动器的复位信号输入端连接，如：第二级栅极驱动器42的输出端与第一级栅极驱动器41的复位信号输入端连接，第三级栅极驱动器43的输出端与第二级栅极驱动器42的复位信号输入端连接，第四级栅极驱动器44的输出端与第三级栅极驱动器43的复位信号输入端连接，所述栅极驱动电路还包括预先设置的虚拟栅极驱动器，所述栅极驱动器中的最后一级栅极驱动器的复位信号输入端连接预先设置的虚拟栅极驱动器的输出端，其中，虚拟栅极驱动器参见图5所示。
如图4所示，第一栅极驱动器集合中的奇数级栅极驱动器，如第一级栅极驱动器41的第一时钟信号输入端CK连接第一时钟信号线CK1L，第二时钟信号输入端CKB连接第二时钟信号线CKB1L，偶数级栅极驱动器，如第二级栅极驱动器43的第一时钟信号输入端CK连接第二时钟信号线CKB1L，第二时钟信号输入端CKB连接第一时钟信号线CK1L。本发明具体实施例并不对第一栅极驱动器集合中的栅极驱动器的第一时钟信号输入端和第二时钟信号输入端与第一时钟信号线CK1L和第二时钟信号线CKB1L的连接作限定，如：第一栅极驱动器集合中的第一级栅极驱动器41的第一时钟信号输入端CK连接第二时钟信号线CKB1L，第二时钟信号输入端CKB连接第一时钟信号线CK1L；第二级栅极驱动器43的第一时钟信号输入端CK连接第一时钟信号线CK1L，第二时钟信号输入端CKB连接第二时钟信号线CKB1L。本发明具体实施例中的第一栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
第二栅栅极驱动器集合中的奇数级，如第一级栅极驱动器42的第一时钟信号输入端CK连接第三时钟信号线CK2L，第二时钟信号输入端CKB连接第四时钟信号线CKB2L，偶数级，如第二级栅极驱动器44的第一时钟信号输入端CK连接第四时钟信号线CKB2L，第二时钟信号输入端CKB连接第三时钟信号线CK2L。同理，本发明具体实施例并不对第二栅极驱动器集合中的栅极驱动器的第一时钟信号输入端和第二时钟信号输入端与第三时钟信号线CK2L和第四时钟信号线CKB2L的连接作限定。本发明具体实施例中的第二栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
如图5所示，本发明具体实施例提供的栅极驱动电路配置四个时钟信号控制器，八条时钟信号线。八条时钟信号线包括第一时钟信号线CK1L、第二时钟信号线CKB1L、第三时钟信号线CK1R、第四时钟信号线CKB1R、第五时钟信号线CK2L、第六时钟信号线CKB2L、第七时钟信号线CK2R、第八时钟信号线CKB2R。其中，第一时钟信号线CK1L和第二时钟信号线CKB1L为连接第一时钟信号控制器的周期相同相位相反的时钟信号线；所述第三时钟信号线CK1R和第四时钟信号线CKB1R为连接第二时钟信号控制器的周期相同相位相反的时钟信号线；所述第五时钟信号线CK2L和第六时钟信号线CKB2L为连接第三时钟信号控制器的周期相同相位相反的时钟信号线；所述第七时钟信号线CK2R和第八时钟信号线CKB2R为连接第四时钟信号控制器的周期相同相位相反的时钟信号线。
如图5所示，本发明具体实施例中将与第一时钟信号控制器控制的时钟信号线连接的栅极驱动器命名为第一栅极驱动器集合；将与第二时钟信号控制器控制的时钟信号线连接的栅极驱动器命名为第二栅极驱动器集合；将与第三时钟信号控制器控制的时钟信号线连接的栅极驱动器命名为第三栅极驱动器集合；将与第四时钟信号控制器控制的时钟信号线连接的栅极驱动器命名为第四栅极驱动器集合。本发明具体实施例提供的栅极驱动电路中的N级栅极驱动器包括第一栅极驱动器集合，其输出端分别与第一组栅极扫描线的一端电连接，如G1、G5等、第二栅极驱动器集合，其输出端分别与第二组栅极扫描线的一端电连接，如G2、G6等、第三栅极驱动器集合，其输出端分别与第三组栅极扫描线的一端电连接，如G3、G7等、第四栅极驱动器集合，其输出端分别与第四组栅极扫描线的一端电连接，如G4、G8等，以及第一触发信号线STP1L、第二触发信号线STP1R、第三触发信号线STP2L、第四触发信号线STP2R；其中，第一栅极驱动器集合中的第一级栅极驱动器51的触发信号输入端连接所述栅极驱动电路的第一触发信号线STP1L，第二栅极驱动器集合中的第一级栅极驱动器52的触发信号输入端连接所述栅极驱动电路的第二触发信号线STP1R，第三栅极驱动器集合中的第一级栅极驱动器53的触发信号输入端连接所述栅极驱动电路的第三触发信号线STP2L，第四栅极驱动器集合中的第一级栅极驱动器54的触发信号输入端连接所述栅极驱动电路的第四触发信号线STP2R。
如图5所示，ASG电路的第m级栅极驱动器的输出端与第m+4级栅极驱动器的触发信号输入端连接，第m级栅极驱动器的输出端还与第m-1级栅极驱动器的复位信号输入端连接，如：第一级栅极驱动器51的复位信号输入端连接第二级栅极驱动器52的输出端，第二级栅极驱动器52的复位信号输入端连接第三级栅极驱动器53的输出端，第三级栅极驱动器53的复位信号输入端连接第四级栅极驱动器54的输出端。所述栅极驱动电路还包括预先设置的虚拟Dummy栅极驱动器，栅极驱动器中的最后一级栅极驱动器的复位信号输入端连接预先设置的虚拟栅极驱动器的输出端。
如图5所示，第一栅极驱动器集合中的奇数级栅极驱动器，如第一级栅极驱动器51的第一时钟信号输入端CK连接第一时钟信号线CK1L，第二时钟信号输入端CKB连接第二时钟信号线CKB1L，偶数级栅极驱动器，如第二级栅极驱动器55的第一时钟信号输入端CK连接第二时钟信号线CKB1L，第二时钟信号输入端CKB连接第一时钟信号线CK1L。本发明具体实施例中的第一栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
第二栅极驱动器集合中的奇数级栅极驱动器，如第一级栅极驱动器52的第一时钟信号输入端CK连接第三时钟信号线CK1R，第二时钟信号输入端CKB连接第四时钟信号线CKB1R，偶数级栅极驱动器，如第二级栅极驱动器56的第一时钟信号输入端CK连接第四时钟信号线CKB1R，第二时钟信号输入端CKB连接第三时钟信号线CK1R。本发明具体实施例中的第二栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
第三栅极驱动器集合中的奇数级栅极驱动器，如第一级栅极驱动器53的第一时钟信号输入端CK连接第五时钟信号线CK2L，第二时钟信号输入端CKB连接第六时钟信号线CKB2L，偶数级栅极驱动器，如第二级栅极驱动器57的第一时钟信号输入端CK连接第六时钟信号线CKB2L，第二时钟信号输入端CKB连接第五时钟信号线CK2L。本发明具体实施例中的第三栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
第四栅极驱动器集合中的奇数级栅极驱动器，如第一级栅极驱动器54的第一时钟信号输入端CK连接第七时钟信号线CK2R，第二时钟信号输入端CKB连接第八时钟信号线CKB2R，偶数级栅极驱动器，如第二级栅极驱动器58的第一时钟信号输入端CK连接第八时钟信号线CKB2R，第二时钟信号输入端CKB连接第七时钟信号线CK2R。本发明具体实施例中的第四栅极驱动器集合中相邻两级栅极驱动器中的第一时钟信号输入端分别连接周期相同相位相反的时钟信号线，第二时钟信号输入端分别连接周期相同相位相反的时钟信号线。
由图5可以看到，第一级栅极驱动器51的复位端与第二级栅极驱动器52的输出端相连，第二级栅极驱动器52的复位端与第三级栅极驱动器53的输出端相连，依此类推，每一级栅极驱动器的复位端均与下一级栅极驱动器的输出端相连，这样下一级栅极驱动器能够对上一级栅极驱动器进行复位，故此时每一级栅极驱动器输出的电压信号不存在交叠区域，如图6所示，由于被复位的栅极驱动器关闭，不会对像素进行充电，因此消除了不必要的像素充电，降低了栅极驱动电路的能量消耗。
如图7所示，本发明具体实施例提供的栅极驱动器包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第一电容C1和第二电容C2。第一晶体管M1的栅极与触发信号输入端STP连接，源极与第二晶体管M2的漏极连接，漏极与高电平信号VGH输入端连接；第二晶体管M2的栅极与第一复位信号2_Reset输入端连接，源极与低电平VGL信号输入端连接；第三晶体管M3的栅极与第六晶体管M6的栅极连接，漏极与第二晶体管M2的漏极连接，源极与低电平VGL信号输入端连接；第四晶体管M4的栅极与第一复位信号2_Reset输入端连接，源极与低电平VGL信号输入端连接，漏极与输出端Gout连接；第五晶体管M5的栅极与第二电下一级栅极驱动器对上一级栅极驱动器进行复位容C2连接，源极与第六晶体管M6的漏极连接，漏极与第一时钟信号CLKB输入端连接；第六晶体管M6的栅极与第三晶体管M3的栅极连接，源极与低电平VGL信号输入端连接，漏极与第七晶体管M7的漏极连接；第七晶体管M7的栅极与第二时钟信号CLK输入端连接，源极与低电平VGL信号输入端连接；第八晶体管M8的栅极与第二复位信号G-reset输入端连接，源极与低电平VGL信号输入端连接，漏极与第二电容C2连接；第九晶体管M9的栅极与第二复位信号G-reset输入端连接，源极与低电平VGL信号输入端连接，漏极与第五晶体管M5的栅极连接；第十晶体管M10的栅极与第一晶体管M1的源极连接，源极与低电平VGL信号输入端连接，漏极与第一电容C1连接。其中，图中的实心圆点表示两条相交线相交，曲线表示两条相交线不相交。
其中，第m级栅极驱动器的输出端电连接第m-1级栅极驱动器的第一复位信号2_Reset输入端，第二复位信号G-reset在一帧时间内为整个栅极驱动电路同时提供复位信号。
图8为图5和图7所示电路的时序图，由于图5的栅极驱动电路配置四个时钟信号控制器，八条时钟信号线，故每一个时钟周期包括四个水平时间的高电平和四个水平时间的低电平，其中，以第一栅极驱动器集合和第二栅极驱动器集合中的相邻两级栅极驱动器为例说明下一级栅极驱动器对上一级栅极驱动器进行复位的过程。第一触发信号线STP1L对应的信号为高电平，第一时钟信号线CK1L对应的信号为高电平VGH，第一晶体管M1和第七晶体管M7打开，此时对第二电容C2进行充电，即上拉信号Q被第一次充电；第一触发信号线STP1L对应的信号为低电平VGL，第一时钟信号线CK1L对应的信号为低电平，第一晶体管M1和第七晶体管M7关闭，由于上拉信号Q电压仍为VGH，故第五晶体管M5打开，第二时钟信号线CKB1L对应的信号为高电平VGH，通过第五晶体管M5对第二电容C2两端再次充电，此时上拉信号Q再次充电，第一栅极驱动器集合中的第n级栅极驱动器的输出端Gate n输出高电平。在第二个时钟周期的第二水平时间内，第四时钟信号线CKB1R对应的信号为高电平VGH，第二栅极驱动器集合中的第n+1级栅极驱动器的输出端Gaten+1输出高电平VGH，由于栅极驱动电路中第n+1级栅极驱动器的输出端连接第n级栅极驱动器提供复位端，当第n+1级栅极驱动器的输出端Gate n+1输出高电平VGH，对应图7中的第一复位信号2_Reset为高电平信号，此时图7中的第二晶体管M2和第四晶体管M4打开，由于第二晶体管M2的源极与低电平VGL信号输入端相连，故上拉信号Q被拉为低电平，与上拉信号Q连接的第二电容C2的电压降低，同时，由于第四晶体管M4的源极也与低电平VGL信号输入端相连，这时与第二电容C2和第四晶体管M4的漏极连接的第n级栅极驱动器的输出端Gate n输出低电压，这样，实现了下一级栅极驱动器对上一级栅极驱动器的复位。
本发明具体实施例还提供了一种显示装置，该显示装置包括上面所述的栅极驱动电路，本发明具体实施例提供的显示装置可以是手机，如图9所示，也可以是电脑、液晶电视等显示装置。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
多条栅极扫描线；
级联的N级栅极驱动器；
其中，第m级栅极驱动器的输出端与第m级栅级扫描线的一端相连，用于提供栅极扫描信号；第m-1级栅极驱动器包括第一复位信号输入端和第二复位信号输入端，所述第m级栅极驱动器的输出端与第m-1级栅极驱动器的第一复位信号输入端相连，用于对所述第m-1级栅极驱动器进行复位，第二复位信号用于在一帧时间内为整个栅极驱动电路提供复位信号，其中N、m均为正整数，且m<N；
所述栅极驱动电路还包括预先设置的虚拟栅极驱动器，所述栅极驱动器中的最后一级栅极驱动器的第一复位信号输入端连接预先设置的虚拟栅极驱动器的输出端。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述N级栅极驱动器包括第一栅极驱动器集合和第二栅极驱动器集合、时钟信号线、以及第一触发信号线和第二触发信号线；其中，第一栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的所述第一触发信号线，第二栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的第二触发信号线；第m级栅极驱动器的输出端与第m+2级栅极驱动器的触发信号输入端连接，第m级栅极驱动器的输出端还与第m-1级栅极驱动器的复位信号输入端连接，所述栅极驱动电路还包括预先设置的虚拟栅极驱动器，所述栅极驱动器中的最后一级栅极驱动器的复位信号输入端连接预先设置的虚拟栅极驱动器的输出端。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线；
所述第一栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第一时钟信号线，第二时钟信号输入端连接第二时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第二时钟信号线，第二时钟信号输入端连接第一时钟信号线；
所述第二栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第三时钟信号线，第二时钟信号输入端连接第四时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第四时钟信号线，第二时钟信号输入端连接第三时钟信号线。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一时钟信号线和第二时钟信号线为连接第一时钟信号控制器的周期相同相位相反的时钟信号线；所述第三时钟信号线和第四时钟信号线为连接第二时钟信号控制器的周期相同相位相反的时钟信号线。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述N级栅极驱动器包括第一栅极驱动器集合、第二栅极驱动器集合、第三栅极驱动器集合、第四栅极驱动器集合、时钟信号线、以及第一触发信号线、第二触发信号线、第三触发信号线、第四触发信号线；其中，第一栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的所述第一触发信号线，第二栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的第二触发信号线，第三栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的第三触发信号线，第四栅极驱动器集合中的第一级栅极驱动器的触发信号输入端连接所述栅极驱动电路的第四触发信号线；第m级栅极驱动器的输出端与第m+4级栅极驱动器的触发信号输入端连接，第m级栅极驱动器的输出端还与第m-1级栅极驱动器的复位信号输入端连接，所述栅极驱动电路还包括预先设置的虚拟栅极驱动器，所述栅极驱动器中的最后一级栅极驱动器的复位信号输入端连接预先设置的虚拟栅极驱动器的输出端。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述时钟信号线包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、第五时钟信号线、第六时钟信号线、第七时钟信号线、第八时钟信号线；
所述第一栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第一时钟信号线，第二时钟信号输入端连接第二时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第二时钟信号线，第二时钟信号输入端连接第一时钟信号线；
所述第二栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第三时钟信号线，第二时钟信号输入端连接第四时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第四时钟信号线，第二时钟信号输入端连接第三时钟信号线；
所述第三栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第五时钟信号线，第二时钟信号输入端连接第六时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第六时钟信号线，第二时钟信号输入端连接第五时钟信号线；
所述第四栅极驱动器集合中的奇数级栅极驱动器的第一时钟信号输入端连接第七时钟信号线，第二时钟信号输入端连接第八时钟信号线，偶数级栅极驱动器的第一时钟信号输入端连接第八时钟信号线，第二时钟信号输入端连接第七时钟信号线。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一时钟信号线和第二时钟信号线为连接第一时钟信号控制器的周期相同相位相反的时钟信号线；所述第三时钟信号线和第四时钟信号线为连接第二时钟信号控制器的周期相同相位相反的时钟信号线；所述第五时钟信号线和第六时钟信号线为连接第三时钟信号控制器的周期相同相位相反的时钟信号线；所述第七时钟信号线和第八时钟信号线为连接第四时钟信号控制器的周期相同相位相反的时钟信号线。
8.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第一电容和第二电容；
所述第一晶体管的栅极与触发信号输入端连接，源极与第二晶体管的漏极连接，漏极与高电平信号输入端连接；
所述第二晶体管的栅极与第一复位信号输入端连接，源极与低电平信号输入端连接；
所述第三晶体管的栅极与第六晶体管的栅极连接，漏极与第二晶体管的漏极连接，源极与低电平信号输入端连接；
所述第四晶体管的栅极与第一复位信号输入端连接，源极与低电平信号输入端连接，漏极与输出端连接；
所述第五晶体管的栅极与第二电容连接，源极与第六晶体管的漏极连接，漏极与第一时钟信号输入端连接；
所述第六晶体管的栅极与第三晶体管的栅极连接，源极与低电平信号输入端连接，漏极与第七晶体管的漏极连接；
所述第七晶体管的栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接；
所述第八晶体管的栅极与第二复位信号输入端连接，源极与低电平信号输入端连接，漏极与第二电容连接；
所述第九晶体管的栅极与第二复位信号输入端连接，源极与低电平信号输入端连接，漏极与第五晶体管的栅极连接；
所述第十晶体管的栅极与第一晶体管的源极连接，源极与低电平信号输入端连接，漏极与第一电容连接。
9.一种显示装置，其特征在于，所述装置包括权利要求1-8任一权项所述的栅极驱动电路。
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