CN105513522B - 移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器及其驱动方法、驱动电路和显示装置，所述移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本发明提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。

Description

移位寄存器及其驱动方法、驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、驱动电路和显示装置。

背景技术

现有的内嵌式触控显示面板分为In Cell触控和On Cell触控。On Cell触控显示面板将传感器设置在显示面板的外侧，然后贴附保护玻璃。Hybrid In Cell或者Full InCell将传感器设置在阵列基板侧，或者阵列基板和彩膜基板侧，然后形成显示面板，从而实现触摸功能。目前，In Cell触控显示面板通过扫描方式进行数据传输，以实现触控功能。然而，驱动信号与触控信号可能相互干扰，从而影响触控功能。

发明内容

为解决上述问题，本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装置，用于解决现有技术中驱动信号与触控信号相互干扰，从而影响触控功能的问题。

为此，本发明提供一种移位寄存器，包括：

上拉单元，分别与输入端、第一电压端、第二电压端、第三电压端、第二信号端、复位端、输出端、下拉节点以及上拉节点连接，用于根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；

下拉单元，分别与第一信号端、第三电压端、上拉节点以及下拉节点连接，用于根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位；

输出单元，分别与第三电压端、第一信号端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。

可选的，所述上拉单元包括：

输入模块，分别与输入端、第一电压端以及上拉节点连接，用于根据所述输入端的输入信号控制所述上拉节点的电位；

上拉模块，分别与第三电压端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第二信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；

复位模块，分别与第二电压端、复位端以及上拉节点连接，用于根据所述复位端的输入信号控制所述上拉节点的电位。

可选的，所述下拉单元包括第六晶体管和第二电容；

所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的第二极与所述第三电压端连接；

所述第二电容并联于所述下拉节点与所述第一信号端之间。

可选的，所述输出单元包括第三晶体管、第四晶体管与第五晶体管；

所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第一极与所述第一信号端连接，所述第三晶体管的第二极与所述输出端连接；

所述第四晶体管的栅极与所述第二信号端连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第三电压端连接；

所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述输出端连接，所述第五晶体管的第二极与所述第三电压端连接。

可选的，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述输入端连接，所述第一晶体管的第一极与所述第一电压端连接，所述第一晶体管的第二极与所述上拉节点连接。

可选的，所述复位模块包括第二晶体管，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第二电压端连接。

可选的，所述输入模块包括第二晶体管，所述第二晶体管的栅极与所述输入端连接，所述第二晶体管的第一极与所述第一电压端连接，所述第二晶体管的第二极与所述上拉节点连接。

可选的，所述复位模块包括第一晶体管，所述第一晶体管的栅极与所述复位端连接，所述第一晶体管的第一极与所述上拉节点连接，所述第一晶体管的第二极与所述第二电压端连接。

可选的，所述上拉模块包括第七晶体管、第八晶体管、第九晶体管以及第一电容；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三电压端连接，所述第七晶体管的第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第九晶体管的第一极连接，所述第八晶体管的第一极与所述上拉节点连接，所述第八晶体管的第二极与所述第二信号端连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第二极与所述第二信号端连接；

所述第一电容并联于所述上拉节点与所述输出端之间。

可选的，所述上拉模块包括第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第一电容；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三电压端连接，所述第七晶体管的第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第九晶体管的第一极连接，所述第八晶体管的第一极与所述第十晶体管的第二极连接，所述第八晶体管的第二极与所述第二信号端连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第二极与所述第二信号端连接；

所述第十晶体管的栅极与所述第九晶体管的第一极连接，所述第十晶体管的第一极与所述上拉节点连接；

所述第一电容并联于所述上拉节点与所述输出端之间。

本发明还提供一种移位寄存器的驱动方法，所述移位寄存器包括上述任一移位寄存器，所述第一电压端为高电平，所述第二电压端为低电平，所述第三电压端为低电平，所述驱动方法包括：

第一阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为高电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第二阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第三阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为高电平，所述第二信号端的输入信号为低电平；

第四阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第五阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

可选的，所述第一阶段与所述第二阶段之间包括：

触控阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为高电平。

本发明还提供一种驱动电路，包括多级上述任一移位寄存器；

除第一级移位寄存器之外，其余所述移位寄存器的输入端与上一级移位寄存器的输出端连接，所述移位寄存器的输出端与上一级移位寄存器的复位端连接；

除最后一级移位寄存器之外，其余所述移位寄存器的输出端与下一级移位寄存器的输入端连接，所述移位寄存器的复位端与下一级移位寄存器的输出端连接。

本发明还提供一种显示装置，包括上述驱动电路。

本发明具有下述有益效果：

本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置之中，所述移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本发明提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本发明提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

附图说明

图1为本发明实施例一提供的一种移位寄存器的结构示意图；

图2为图1所示移位寄存器的第一种具体结构示意图；

图3为图1所示移位寄存器的第二种具体结构示意图；

图4为图1所示移位寄存器的第三种具体结构示意图；

图5为图1所示移位寄存器的第四种具体结构示意图；

图6为本发明实施例二提供的一种移位寄存器的驱动方法的流程图；

图7为本发明实施例二提供的一种移位寄存器的工作时序图；

图8为现有技术之中移位寄存器的工作时序图；

图9为本发明实施例二提供的另一种移位寄存器的工作时序图；

图10为本发明实施例三提供的一种驱动电路的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置进行详细描述。

实施例一

图1为本发明实施例一提供的一种移位寄存器的结构示意图。如图1所示，所述移位寄存器包括上拉单元101、下拉单元102和输出单元103，所述上拉单元101分别与输入端Input、第一电压端VDD、第二电压端VSS、第三电压端VGL、第二信号端SW、复位端Reset、输出端Output、下拉节点PD以及上拉节点PU连接，所述下拉单元102分别与第一信号端CLK、第三电压端VGL、上拉节点PU以及下拉节点PD连接，所述输出单元103分别与第三电压端VGL、第一信号端CLK、第二信号端SW、输出端Output、下拉节点PD以及上拉节点PU连接。所述上拉单元101根据所述输入端Input、所述第二信号端SW和所述复位端Reset的输入信号以及所述下拉节点PD的电位控制所述上拉节点PU的电位，所述下拉单元102根据所述第一信号端CLK的输入信号和所述上拉节点PU的电位控制所述下拉节点PD的电位，所述输出单元103根据所述第一信号端CLK和所述第二信号端SW的输入信号以及所述下拉节点PD和所述上拉节点PU的电位控制所述输出端Output的输出信号。本实施例提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本实施例提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

图2为图1所示移位寄存器的第一种具体结构示意图。如图2所示，所述上拉单元101包括输入模块104、上拉模块105和复位模块106，所述输入模块104分别与输入端Input、第一电压端VDD以及上拉节点PU连接，所述上拉模块105分别与第三电压端VGL、第二信号端SW、输出端Output、下拉节点PD以及上拉节点PU连接，所述复位模块106分别与第二电压端VSS、复位端Reset以及上拉节点PU连接。所述输入模块104根据所述输入端Input的输入信号控制所述上拉节点PU的电位，上拉模块105根据所述第二信号端SW的输入信号以及所述下拉节点PD的电位控制所述上拉节点PU的电位，复位模块106根据所述复位端Reset的输入信号控制所述上拉节点PU的电位。

本实施例中，所述下拉单元102包括第六晶体管M6和第二电容C2。所述第六晶体管M6的栅极与所述上拉节点PU连接，所述第六晶体管M6的第一极与所述下拉节点PD连接，所述第六晶体管M6的第二极与所述第三电压端VGL连接，所述第二电容C2并联于所述下拉节点PD与所述第一信号端CLK之间。可选的，所述输出单元103包括第三晶体管M3、第四晶体管M4与第五晶体管M5。所述第三晶体管M3的栅极与所述上拉节点PU连接，所述第三晶体管M3的第一极与所述第一信号端CLK连接，所述第三晶体管M3的第二极与所述输出端Output连接，所述第四晶体管M4的栅极与所述第二信号端SW连接，所述第四晶体管M4的第一极与所述输出端Output连接，所述第四晶体管M4的第二极与所述第三电压端VGL连接，所述第五晶体管M5的栅极与所述下拉节点PD连接，所述第五晶体管M5的第一极与所述输出端Output连接，所述第五晶体管M5的第二极与所述第三电压端VGL连接。

参见图2，所述输入模块104包括第一晶体管M1，所述第一晶体管M1的栅极与所述输入端Input连接，所述第一晶体管M1的第一极与所述第一电压端VDD连接，所述第一晶体管M1的第二极与所述上拉节点PU连接。所述复位模块106包括第二晶体管M2，所述第二晶体管M2的栅极与所述复位端Reset连接，所述第二晶体管M2的第一极与所述上拉节点PU连接，所述第二晶体管M2的第二极与所述第二电压端VSS连接。

本实施例中，所述上拉模块105包括第七晶体管M7、第八晶体管M8、第九晶体管M9以及第一电容C1。所述第七晶体管M7的栅极与所述下拉节点PD连接，所述第七晶体管M7的第一极与所述第三电压端VGL连接，所述第七晶体管M7的第二极与所述上拉节点PU连接，所述第八晶体管M8的栅极与所述第九晶体管M9的第一极连接，所述第八晶体管M8的第一极与所述上拉节点PU连接，所述第八晶体管M8的第二极与所述第二信号端SW连接，所述第九晶体管M9的栅极与所述上拉节点PU连接，所述第九晶体管M9的第二极与所述第二信号端SW连接，所述第一电容C1并联于所述上拉节点PU与所述输出端Output之间。

图3为图1所示移位寄存器的第二种具体结构示意图。如图3所示，所述输入模块104包括第二晶体管M2，所述第二晶体管M2的栅极与所述输入端Input连接，所述第二晶体管M2的第一极与所述第一电压端VDD连接，所述第二晶体管M2的第二极与所述上拉节点PU连接。所述复位模块106包括第一晶体管M1，所述第一晶体管M1的栅极与所述复位端Reset连接，所述第一晶体管M1的第一极与所述上拉节点PU连接，所述第一晶体管M1的第二极与所述第二电压端VSS连接。

图4为图1所示移位寄存器的第三种具体结构示意图，图5为图1所示移位寄存器的第四种具体结构示意图。图4示出的移位寄存器与图2示出的移位寄存器之间的区别在于，图4示出的移位寄存器增加了第十晶体管M10。同理，图5示出的移位寄存器与图3示出的移位寄存器之间的区别在于，图5示出的移位寄存器增加了第十晶体管M10。具体来说，所述上拉模块105包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10以及第一电容C1。所述第七晶体管M7的栅极与所述下拉节点PD连接，所述第七晶体管M7的第一极与所述第三电压端VGL连接，所述第七晶体管M7的第二极与所述上拉节点PU连接，所述第八晶体管M8的栅极与所述第九晶体管M9的第一极连接，所述第八晶体管M8的第一极与所述第十晶体管M10的第二极连接，所述第八晶体管M8的第二极与所述第二信号端SW连接，所述第九晶体管M9的栅极与所述上拉节点PU连接，所述第九晶体管M9的第二极与所述第二信号端SW连接，所述第十晶体管M10的栅极与所述第九晶体管M9的第一极连接，所述第十晶体管M10的第一极与所述上拉节点PU连接，所述第一电容C1并联于所述上拉节点PU与所述输出端Output之间。所述第十晶体管M10的作用是避免或减小第二信号端SW的输入信号变化时产生的耦合作用对上拉节点PU的电位的影响。

本实施例提供的移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本实施例提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本实施例提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

实施例二

图6为本发明实施例二提供的一种移位寄存器的驱动方法的流程图。如图6所示，所述移位寄存器包括实施例一提供的移位寄存器，具体内容可参照实施例一的描述，此处不再赘述。本实施例以图2所示的移位寄存器为例进行详细说明，图3-5所示的移位寄存器的工作原理与图2所示的移位寄存器基本相同。

本实施例中，所述第一电压端VDD的输入信号为高电平，所述第二电压端VSS的输入信号为低电平，所述第三电压端VGL的输入信号为低电平，所述移位寄存器的驱动方法包括：

步骤1001、第一阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为高电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

图7为本发明实施例二提供的一种移位寄存器的工作时序图。如图7所示，第一信号端CLK的输入信号为低电平，输入端Input的输入信号为高电平，复位端Reset的输入信号为低电平，第二信号端SW的输入信号为低电平。此时，第一晶体管M1导通，第一电压端VDD通过第一晶体管M1给第一电容C1充电，使得上拉节点PU拉高为高电平。上拉节点PU为高电平，使得第六晶体管M6导通，第三电压端VGL将下拉节点PD下拉为低电平。下拉节点PD为低电平使得第五晶体管M5和第七晶体管M7断开，从而保证信号输出的稳定性。

步骤1002、第二阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

本实施例中，第一信号端CLK的输入信号为高电平，输入端Input的输入信号为低电平，复位端Reset的输入信号为低电平，第二信号端SW的输入信号为低电平。此时，第八晶体管M8、第四晶体管M4以及第一晶体管M1断开，上拉节点PU继续保持高电平，第三晶体管M3保持导通状态。由于第一信号端CLK为高电平，此时上拉节点PU由于自举效应(bootstrapping)放大上拉节点PU的电压，输出端Output输出高电平。此时，上拉节点PU点为高电位，第六晶体管M6仍处于导通状态，使得第五晶体管M5和第七晶体管M7断开，从而保证信号输出的稳定性。

步骤1003、第三阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为高电平，所述第二信号端的输入信号为低电平。

本实施例中，第一信号端CLK的输入信号为低电平，输入端Input的输入信号为低电平，复位端Reset的输入信号为高电平，第二信号端SW的输入信号为低电平。此时，第二晶体管M2导通，第二电压端VSS的低电平将上拉节点PU拉低为低电平，第三晶体管M3断开。

步骤1004、第四阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

本实施例中，第一信号端CLK的输入信号为高电平，输入端Input的输入信号为低电平，复位端Reset的输入信号为低电平，第二信号端SW的输入信号为低电平。此时，上拉节点PU为低电平，第六晶体管M6断开，使得下拉节点PD拉高为高电平，第五晶体管M5导通，从而对输出端Output进行放噪。同时，下拉节点PD为高电平，第七晶体管M7导通，从而对上拉节点PU进行放噪。通过上述放噪行为，使得第一信号端CLK产生的耦合噪声电压得以消除，从而实现输出端Output的低电平输出，保证信号输出的稳定性。

步骤1005、第五阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

本实施例中，第一信号端CLK的输入信号为低电平，输入端Input的输入信号为低电平，复位端Reset的输入信号为低电平，第二信号端SW的输入信号为低电平。此时，第六晶体管M6断开，下拉节点PD为低电平，第七晶体管M7和第五晶体管M5断开，从而保证信号输出的稳定性。

图8为现有技术之中移位寄存器的工作时序图。如图8所示，现有的工作时序为：第一信号端CLK的输入信号为低电平，输入端Input的输入信号为低电平，复位端Reset的输入信号为低电平，第二信号端SW的输入信号为低电平。此时，上拉节点PU为高电平，下拉节点PD为低电平，第二晶体管M2和第七晶体管M7断开，但是第二晶体管M2和第七晶体管M7存在漏电现象，这种漏电现象会拉低上拉节点PU的电压，可能导致移位寄存器出现无输出电压或者输出电压过低的问题。为此，本实施例在第二信号端SW提供高电平对第一电容C1进行补充充电。图9为本发明实施例二提供的另一种移位寄存器的工作时序图。如图9所示，所述第一阶段与所述第二阶段之间包括：触控阶段，所述第一信号端CLK的输入信号为低电平，所述输入端Input的输入信号为低电平，复位端Reset的输入信号为低电平，所述第二信号端SW的输入信号为高电平。此时，上拉节点PU为高电平，第八晶体管M8与第九晶体管M9导通，第二信号端SW的高电平对第一电容C1进行补充充电，从而避免第二晶体管M2和第七晶体管M7的漏电现象拉低上拉节点PU的电压，导致移位寄存器出现无输出电压或者输出电压过低的问题。

本实施例中，触控信号在触控阶段进行传输，上拉节点PU为高电平，下拉节点PD为低电平，由于第二信号端SW为高电平，第四晶体管M4导通，从而对输出端Output进行放噪，此时触控信号进行传输，没有驱动信号进行传输，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。

本实施例提供的移位寄存器的驱动方法之中，所述移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本实施例提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本实施例提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

实施例三

图10为本发明实施例三提供的一种驱动电路的结构示意图。如图10所示，所述驱动电路包括多级实施例一提供的移位寄存器，具体内容可参照实施例一的描述，此处不再赘述。

本实施例中，除第一级移位寄存器之外，其余所述移位寄存器的输入端与上一级移位寄存器的输出端连接，所述移位寄存器的输出端与上一级移位寄存器的复位端连接。除最后一级移位寄存器之外，其余所述移位寄存器的输出端与下一级移位寄存器的输入端连接，所述移位寄存器的复位端与下一级移位寄存器的输出端连接。

本实施例提供的驱动电路之中，所述移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本实施例提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本实施例提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

实施例四

本实施例提供一种显示装置，包括实施例三提供的驱动电路，具体内容可参照实施例一的描述，此处不再赘述。

本实施例提供的显示装置之中，所述移位寄存器包括上拉单元、下拉单元和输出单元，所述上拉单元根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位，所述下拉单元根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位，所述输出单元根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号。本实施例提供的技术方案在触控信号进行传输时，驱动信号进行存储，在触控信号完成传输之后，驱动信号继续进行扫描，从而避免触控信号与驱动信号相互干扰。因此，本实施例提供的技术方案可以兼容In Cell触控显示面板的阵列基板行驱动功能和传统的阵列基板行驱动功能，从而保证触控显示面板在实现高分辨率显示功能的前提下，还能够实现高精度的触控功能。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：

上拉单元，分别与输入端、第一电压端、第二电压端、第三电压端、第二信号端、复位端、输出端、下拉节点以及上拉节点连接，用于根据所述输入端、所述第二信号端和所述复位端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；

下拉单元，分别与第一信号端、第三电压端、上拉节点以及下拉节点连接，用于根据所述第一信号端的输入信号和所述上拉节点的电位控制所述下拉节点的电位；

输出单元，分别与第三电压端、第一信号端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第一信号端和所述第二信号端的输入信号以及所述下拉节点和所述上拉节点的电位控制所述输出端的输出信号，

所述上拉单元包括：

输入模块，分别与输入端、第一电压端以及上拉节点连接，用于根据所述输入端的输入信号控制所述上拉节点的电位；

上拉模块，分别与第三电压端、第二信号端、输出端、下拉节点以及上拉节点连接，用于根据所述第二信号端的输入信号以及所述下拉节点的电位控制所述上拉节点的电位；

复位模块，分别与第二电压端、复位端以及上拉节点连接，用于根据所述复位端的输入信号控制所述上拉节点的电位；

所述上拉模块包括第七晶体管、第八晶体管、第九晶体管、第十晶体管以及第一电容；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三电压端连接，所述第七晶体管的第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第九晶体管的第一极连接，所述第八晶体管的第一极与所述第十晶体管的第二极连接，所述第八晶体管的第二极与所述第二信号端连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第二极与所述第二信号端连接；

所述第十晶体管的栅极与所述第九晶体管的第一极连接，所述第十晶体管的第一极与所述上拉节点连接；

所述第一电容并联于所述上拉节点与所述输出端之间。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉单元包括第六晶体管和第二电容；

所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的第二极与所述第三电压端连接；

所述第二电容并联于所述下拉节点与所述第一信号端之间。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输出单元包括第三晶体管、第四晶体管与第五晶体管；

所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第一极与所述第一信号端连接，所述第三晶体管的第二极与所述输出端连接；

所述第四晶体管的栅极与所述第二信号端连接，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的第二极与所述第三电压端连接；

所述第五晶体管的栅极与所述下拉节点连接，所述第五晶体管的第一极与所述输出端连接，所述第五晶体管的第二极与所述第三电压端连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述输入端连接，所述第一晶体管的第一极与所述第一电压端连接，所述第一晶体管的第二极与所述上拉节点连接。

5.根据权利要求4所述的移位寄存器，其特征在于，所述复位模块包括第二晶体管，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第二电压端连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第二晶体管，所述第二晶体管的栅极与所述输入端连接，所述第二晶体管的第一极与所述第一电压端连接，所述第二晶体管的第二极与所述上拉节点连接。

7.根据权利要求6所述的移位寄存器，其特征在于，所述复位模块包括第一晶体管，所述第一晶体管的栅极与所述复位端连接，所述第一晶体管的第一极与所述上拉节点连接，所述第一晶体管的第二极与所述第二电压端连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括第七晶体管、第八晶体管、第九晶体管以及第一电容；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与所述第三电压端连接，所述第七晶体管的第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第九晶体管的第一极连接，所述第八晶体管的第一极与所述上拉节点连接，所述第八晶体管的第二极与所述第二信号端连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第二极与所述第二信号端连接；

所述第一电容并联于所述上拉节点与所述输出端之间。

9.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括权利要求1-8任一所述的移位寄存器，所述第一电压端为高电平，所述第二电压端为低电平，所述第三电压端为低电平；

所述移位寄存器的驱动方法包括：

第一阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为高电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第二阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第三阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为高电平，所述第二信号端的输入信号为低电平；

第四阶段，所述第一信号端的输入信号为高电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平；

第五阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为低电平。

10.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，所述第一阶段与所述第二阶段之间包括：

触控阶段，所述第一信号端的输入信号为低电平，所述输入端的输入信号为低电平，复位端的输入信号为低电平，所述第二信号端的输入信号为高电平。

11.一种驱动电路，其特征在于，包括多级权利要求1-8任一所述的移位寄存器；

除第一级移位寄存器之外，其余所述移位寄存器的输入端与上一级移位寄存器的输出端连接，所述移位寄存器的输出端与上一级移位寄存器的复位端连接；

除最后一级移位寄存器之外，其余所述移位寄存器的输出端与下一级移位寄存器的输入端连接，所述移位寄存器的复位端与下一级移位寄存器的输出端连接。

12.一种显示装置，其特征在于，包括权利要求11所述的驱动电路。