CN103996367B - 移位寄存器、栅极驱动电路和显示装置 - Google Patents

移位寄存器、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路和显示装置，属于显示技术领域，该移位寄存器包括：预充复位模块、上拉模块、下拉模块和截止模块，预充复位模块、上拉模块和下拉模块连接于第一节点，截止模块连接在第一节点和预充复位模块之间，本发明通过设置截止模块以在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块进行放电，有效防止了移位寄存器的内部放电现象的发生，保证了移位寄存器的输出端的输出信号的正常输出，提升了移位寄存器的稳定性，进而使得该栅极驱动电路能稳定输出扫描信号，提升了显示装置的性能。

Description

移位寄存器、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及移位寄存器、栅极驱动电路和显示装置。
背景技术
随着平板显示的发展，高分辨率、窄边框成为发展的潮流，而在显示面板上集成栅极驱动电路是实现高分辨率、窄边框显示最重要的解决办法。
图1为现有技术提供的移位寄存器的电路图，图2为图1所示移位寄存器内各信号的时序图，如图1所示，该移位寄存器包括：预充晶体管T100、复位晶体管T200、上拉晶体管T300、下拉晶体管400和自举电容C100，其中第一节点PU1为自举电容C100和上拉晶体管T300的栅极的连接点，STV为与预充晶体管T100的栅极连接的起始信号端输出的起始信号，RESET为复位晶体管T200的栅极连接的复位信号端输出的复位信号，OUTPUT为移位寄存器的输出端输出的信号，VGH表示高电平的电压，VGL表示低电平的电压。
a-si（非晶硅）和p-si（多晶硅）制成的薄膜晶体管为增强型薄膜晶体管，当使用增强型TFT技术制作该基本的移位寄存器电路时，图1中所示的移位寄存器可以正常工作（如图2的实线部分所示）。
近年来，氧化物薄膜晶体管作为一种非常有潜力的半导体技术，相比于p-si工艺更简单，成本更低，相比于a-si迁移率更高，因而越来越受到重视，未来很可能是各种显示面板、尤其是OLED（有机发光二极管）和柔性显示的主流背板驱动技术。然而氧化物薄膜晶体管具有耗尽型的特点，如图2中虚线部分所示，将耗尽型薄膜晶体管的氧化物薄膜晶体管直接应用于图1中所示的电路时，并不能正常工作。下面将结合附图对耗尽型薄膜晶体管造成图1所示的电路不能正常工作的原因进行详细的描述。
图3为增强型薄膜晶体管的特性曲线图，图4为耗尽型薄膜晶体管的特性曲线图，如图3和图4所示，其中在图3和图4中纵轴为薄膜晶体管漏极的电流，横轴为栅源极的电压，从图3中可以看出，当Vgs（栅源电压）电压为零时，id(漏极电流)为零，则表明增强型薄膜晶体管在栅源电压为0时完全截止；然而从图4中可以看出，当Vgs为零时，id远大于零，当Vgs为一定的负电压时，id才为零，则表明耗尽型薄膜晶体管而只有在栅源电压为一定的负值时完全截止。
当图1中的预充晶体管T100和复位晶体管T200采用耗尽型薄膜晶体管时，在上拉阶段，第一节点可以通过预充晶体管T100和复位晶体管T200进行放电，从而导致PU1点的电压下降，该移位寄存器不能正常输出，栅极驱动电路的驱动功能失效。
发明内容
本发明提供一种移位寄存器、栅极驱动电路和显示装置，可有效解决移位寄存器耗尽型薄膜晶体管时所产生的漏电问题。
为实现上述目的，本发明提供一种移位寄存器，包括：
预充复位模块,用于根据起始信号输入端输入的起始信号和所述复位信号输入端输入的复位信号对上拉模块进行预充或复位；
上拉模块，用于将本级移位寄存器的输出端输出的信号上拉；
第一电容，用于在上拉阶段提升所述上拉模块控制端的电压；
下拉模块，用于将本级移位寄存器的输出端输出的信号下拉；
截止模块，用于在上拉阶段断开所述预充复位模块与所述上拉模块之间的电连接；
所述预充复位模块与第一电源和第二电源连接，所述上拉模块与第一时钟信号端连接，所述第一电容的第一端与所述上拉模块的控制端连接，所述第一电容的第二端与本级移位寄存器的输出端连接，所述下拉模块与第三电源连接，所述预充复位模块、所述上拉模块和所述下拉模块连接于第一节点，所述截止模块连接在所述第一节点和所述预充复位模块之间。
可选地，所述第二电源输出第二电源信号，所述第三电源输出第三电源信号，所述第二电源信号的电压为VGL，所述第三电源信号的电压为VGL1，VGL与VGL1的满足：VGL1≤VGL。
可选地，所述截止模块包括：第九薄膜晶体管、第十薄膜晶体管、第三电容和第四电源；
所述第九薄膜晶体管的栅极与所述第四电源连接，所述第九薄膜晶体管的源极与所述预充复位模块连接，所述第九薄膜晶体管的漏极与所述第十薄膜晶体管的源极连接；
所述第十薄膜晶体管的栅极与所述第四电源连接，所述第十薄膜晶体管的源极与所述第三电容的第一端连接，所述第十薄膜晶体管的漏极与所述第一节点连接；
所述第三电容的第二端与本级移位寄存器的输出端、上一级移位寄存器的起始信号输入端或下一级移位寄存器的起始信号输入端连接；
可选地，所述第一电源输出第一电源信号，所述第四电源输出第四电源信号，所述第一电源信号的电压VGH与所述第四电源信号的电压VGH1满足：VGH1≥VGH。
可选地，所述第一时钟信号端输出第一时钟信号，所述第一时钟信号处于高电平时的电压与所述第四电源输出的第四电源信号的电压相等，所述第一时钟信号处于低电平时的电压与所述第三电源输出的第三电源信号的电压相等。
可选地，所述截止模块还包括：第四电容；
所述第四电容的第一端与所述第三电容的第一端连接，所述第四电容的第二端与所述第三电源连接。
可选地，所述上拉模块包括：第四薄膜晶体管和第八薄膜晶体管；
所述第三薄膜晶体管的栅极与所述第一节点连接，所述第三薄膜晶体管的源极与所述第一时钟信号端连接，所述第三薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第八薄膜晶体管的栅极与所述截止模块连接，所述第八薄膜晶体管的源极与所述第一时钟信号端连接，所述第八薄膜晶体管的漏极与下一级移位寄存器的起始信号输入端连接。
可选地，所述下拉模块包括：第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管、第二电容和第五电源；
所述第四薄膜晶体管的栅极与第二时钟信号端连接，所述第四薄膜晶体管的源极与第三电源连接，所述第四薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第五薄膜晶体管的栅极与第一节点连接，所述第五薄膜晶体管的源极与所述第五电源连接，所述第五薄膜晶体管的漏极与第二电容的第二端连接；
所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的漏极连接，所述第六薄膜晶体管的源极与第三电源连接，所述第六薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第七薄膜晶体管的栅极与所述第五薄膜晶体管的漏极连接，所述第七薄膜晶体管的源极与第三电源连接，所述第七薄膜晶体管的漏极与所述第一节点连接；
所述第二电容的第一端与所述第一时钟信号端连接；
所述第二时钟信号端输出的第二时钟信号与所述第一时钟信号端输出的第一时钟信号相反。
可选地，所述第二电源输出第二电源信号，所述第三电源输出第三电源信号，所述第五电源提供第五电源信号，所述第二电源信号的电压为VGL、所述第三电源信号的电压为VGL1，所述第五电源信号的电压为VGL2，VGL、VGL1和VGL2满足：VGL2≤VGL1≤VGL。
为实现上述目的，本发明还提供一种栅极驱动电路，包括：多级移位寄存器，所述移位寄存器采用上述的移位寄存器，本级所述移位寄存器的输出端与上一级所述移位寄存器的复位信号输入端和下一级所述移位寄存器的起始信号输入端连接。
为实现上述目的，本发明还提供一种显示装置，包括：栅极驱动电路，所述栅极驱动采用上述的栅极驱动电路。
本发明具有以下有益效果：
本发明提供了一种移位寄存器、栅极驱动电路和显示装置，其中，在移位寄存器内设置有截止模块，截止模块位于预充复位模块和上拉模块之间用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块进行放电，有效防止了移位寄存器的内部放电现象，进而保证了移位寄存器的输出端的输出信号的正常输出，提升了移位寄存器的稳定性。
附图说明
图1为现有技术提供的移位寄存器的电路图；
图2为图1所示移位寄存器内各信号的时序图；
图3为增强型薄膜晶体管的特性曲线图；
图4为耗尽型薄膜晶体管的特性曲线图；
图5为本发明实施例一提供的移位寄存器的示意图；
图6为本发明实施例二提供的移位寄存器的示意图；
图7为图6所示的移位寄存器内各信号的时序图；
图8为本发明实施例三提供的移位寄存器的示意图；
图9为图8所示的移位寄存器内各信号的时序图；
图10为图8所示的移位寄存器处于预充阶段的等效电路图；
图11为图8所示的移位寄存器处于上拉阶段的等效电路图；
图12为图8所示的移位寄存器处于复位阶段的等效电路图；
图13为本发明实施例四提供的栅极驱动电路的电路结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的移位寄存器、栅极驱动电路和显示装置进行详细描述。
实施例一
图5为本发明实施例一提供的移位寄存器的示意图，如图5所示，该移位寄存器，包括：预充复位模块1、上拉模块2、第一电容C1、下拉模块3和截止模块4，预充复位模块1与第一电源5和第二电源6连接，上拉模块2与第一时钟信号端连接，下拉模块3与第三电源7连接，预充复位模块1、上拉模块2和下拉模块3连接于第一节点PU1，第一电容C1的第一端与上拉模块2的控制端连接，第一电容C1的第二端与本级移位寄存器的输出端OUTPUT连接，截止模块4连接在第一节点PU1和预充复位模块1之间，预充复位模块1用于根据起始信号输入端输入的起始信号STV和复位信号输入端输入的复位信号RESET对上拉模块2进行预充或复位，上拉模块2用于将本级移位寄存器的输出端OUTPUT输出的信号上拉，第一电容C1用于在上拉阶段提升上拉模块2控制端的电压，下拉模块3用于将本级移位寄存器的输出端OUTPUT输出的信号下拉，截止模块4用于在上拉阶段断开预充复位模块1与上拉模块2之间的电连接。
其中，第二电源6输出第二电源信号，第三电源7输出第三电源信号，第二电源信号的电压为VGL，第三电源信号的电压为VGL1，VGL与VGL1的满足：VGL1≤VGL。本实施中，设置第三电源7的目的是为了在复位阶段使得本级移位寄存器的输出端OUTPUT输出的信号的电压小于或等于VGL。作为一种可选方案，当VGL1=VGL时，第二电源6和第三电源7可以为同一个电源。
本发明的原理在于，无论预充复位模块1中的薄膜晶体管为增强型薄膜晶体管，还是耗尽型薄膜晶体管，当本级移位寄存器处于上拉阶段时，截止模块4断开预充复位模块1与上拉模块2之间的电连接，从而使得第一节点PU1无法通过预充复位模块1进行放电，进而保证了本级移位寄存器的输出端OUTPUT的输出信号的正常输出。
本发明实施例一提供了一种移位寄存器，在该移位寄存器内设置有截止模块，截止模块位于预充复位模块和上拉模块之间用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块1进行放电，有效防止了移位寄存器的内部放电现象，进而保证了移位寄存器的输出端OUTPUT的输出信号的正常输出，提升了移位寄存器的稳定性。
实施例二
图6为本发明实施例二提供的移位寄存器的示意图，图7为图6所示的移位寄存器内各信号的时序图，如图6和图7所示，该位移寄存器包括：预充复位模块1、上拉模块2、下拉模块3和截止模块4，其中截止模块4包括：第九薄膜晶体管T9、第十薄膜晶体管T10、第三电容C3和第四电源8，第九薄膜晶体管T9的栅极与第四电源8连接，第九薄膜晶体管T9的源极与预充复位模块1连接，第九薄膜晶体管T9的漏极与第十薄膜晶体管T10的源极连接，第十薄膜晶体管T10的栅极与第四电源8连接，第十薄膜晶体管T10的源极与第三电容C3的第一端连接于第二节点PU2，第十薄膜晶体管T10的漏极与第一节点PU1连接，第三电容C3的第二端与本级移位寄存器的输出端OUTPUT、上一级移位寄存器的起始信号输入端或下一级移位寄存器的起始信号输入端连接。需要说明的是，图6仅示出了第三电容C3的第二端与本级移位寄存器的输出端OUTPUT连接的情况。
其中，第一电源5输出第一电源信号，第四电源8输出第四电源信号，第一电源信号的电压VGH与第四电源信号的电压VGH1满足：VGH1≥VGH。其中，第四电源信号的电压大于等于第一电源信号的电压是为了保证在第九薄膜晶体管T9和第十薄膜晶体管T10在预充电阶段和复位阶段的正常导通。第一时钟信号端输出第一时钟信号CLK，第一时钟信号CLK处于高电平时的电压与第四电源8输出的第四电源信号的电压相等（都为VGH1），第一时钟信号CLK处于低电平时的电压与第三电源7输出的第三电源信号的电压相等（都为VGL1）。
下面结合图6和图7来对本发明的发明原理进行详细的说明。
在该移位寄存器处于预充阶段时，起始信号STV为高电平信号，复位信号RESET为低电平信号，第一时钟信号CLK处于低电平且电压为VGL1，第四电源8提供的电压为VGH1，本级移位寄存器的输出端OUTPUT输出低电平且电压为VGL1。第九薄膜晶体管T9的栅极电压为VGH1，第九薄膜晶体管T9的源极电压为VGH，第九薄膜晶体管T9的栅源电压为VGH1-VGH，则第九薄膜晶体管T9导通。而第九薄膜晶体管T9的导通使得第十薄膜晶体管T10的源极电压即为VGH，同时，第十薄膜晶体管的栅极电压为VGH1，因此第十薄膜晶体管T10的栅源电压为VGH1-VGH，则第十薄膜晶体管导通。相应地，第一节点PU1的电压值为VGH，第二节点PU2的电压值为VGH。第一电容C1和第三电容C3均进行充电，且第一电容C1和第三电容C3两端的电压差都为VGH-VGL1。
在该移位寄存器处于上拉阶段时，起始信号STV为低电平信号，复位信号RESET为低电平信号，第一时钟信号CLK处于高电平且电压为VGH1,本级移位寄存器的输出端OUTPUT输出高电平且电压为VGH1。此时第一电容C1和第三电容C3（连接在本级移位寄存器的输出端）的第二端的电压都发生变化，第一节点PU1的电压在第一电容C1的耦合作用下升高至VGH1+VGH-VGL1，第二节点PU2的电压在第三电容C3的耦合作用下升高至VGH1+VGH-VGL1。此时，第十薄膜晶体管T10的栅极电压为VGH1，第十薄膜晶体管T10的源极电压与第二节点PU2相同为VGH1+VGH-VGL1，因此第十薄膜晶体管的栅源电压为VGL1-VGH。根据实际情况，VGL1取值约为-10V，VGH取值约为15V，第十薄膜晶体管T10的阈值电压约为-6V，而第十薄膜晶体管T10的栅源电压通过计算约为-25V，小于其自身的阈值电压。因此，第十薄膜晶体管T10将处于深度截止状态（完全关断），从而有效防止了第一节点PU1电压被下拉，解决了预充复位模块1内氧化物薄膜晶体管的漏电问题，保证了本级移位寄存器的输出端OUTPUT的输出信号的正常输出。
需要说明的是，在上拉阶段中，第九薄膜晶体管T9将处于截止状态或微漏电状态，从而有效的控制第二节点PU2通过预充复位模块1放电的现象，有效的减少了漏电流。
在该移位寄存器处于复位阶段时，起始信号STV为低电平信号，复位信号RESET为高电平信号，第一时钟信号CLK处于低电平且电压为VGL1,本级移位寄存器的输出端OUTPUT输出低电平且电压为VGL1。第一节点PU1和第二节点PU2的电压被下拉，第九薄膜晶体管T9和第十薄膜晶体管均导通。
需要说明的是，本发明中对预充复位模块1、上拉模块2和下拉模块3的具体结构没有限制，预充复位模块1、上拉模块2和下拉模块3的具体结构可以根据实际情况进行相应的变化。
本实施例中，可选地，截止模块4还包括：第四电容C4，第四电容C4的第一端与第三电容C3的第一端连接，第四电容C4的第二端与第三电源7连接。通过设置第四电容C4，可以对第二节点PU2的电压起到稳定的作用。虽然在上拉阶段中，第二节点PU2会对第四电容C4充电，使得第二节点PU2的电压略小于VGH1+VGH-VGL1，但是第十薄膜晶体管的栅源电压仍是小于其阈值电压的，第十薄膜晶体管处于深度截止状态。
本发明实施例二提供了一种移位寄存器，在该移位寄存器内设置有截止模块，截止模块位于预充复位模块和上拉模块之间用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块进行放电，有效防止了移位寄存器的内部放电现象，进而保证了移位寄存器的输出端的输出信号的正常输出，提升了移位寄存器的稳定性。
实施例三
图8为本发明实施例三提供的移位寄存器的示意图，图9为图8所示的移位寄存器内各信号的时序图，如图8和图9所示，该移位寄存器包括：预充复位模块1、上拉模块2、下拉模块3和截止模块4，截止模块4的具体结构与上述实施例二中的截止模块4的结构相同，具体可参照上述实施二中的描述。需要说明的是，本实施例中图8示出了第三电容C3的第二端与下一级移位寄存器的起始信号输入端OUTPUT_STV连接的情况，而第三电容C3的第二端与上一级移位寄存器的起始信号输入端连接的情况与本实施例类似，因此没有给出相应的附图。
预充复位模块1包括：第一薄膜晶体管T1和第二薄膜晶体管T2，第一薄膜晶体管T1的栅极与起始信号输入端连接，第一薄膜晶体管T1的源极与第一电源5连接，第一薄膜晶体管T1的漏极与截止模块4连接，第二薄膜晶体管T2的栅极与复位信号输入端连接，第二薄膜晶体管T2的源极与第二电源6连接，第二薄膜晶体管T2的漏极与截止模块4连接。
上拉模块2包括：第三薄膜晶体管T3和第八薄膜晶体管T8，第三薄膜晶体管T3的栅极与第一节点PU1连接，第三薄膜晶体管T3的源极与第一时钟信号端连接，第三薄膜晶体管T3的漏极与本级移位寄存器的输出端OUTPUT连接；第八薄膜晶体管T8的栅极与截止模块4连接，第八薄膜晶体管T8的源极与第一时钟信号端连接，第八薄膜晶体管T8的漏极与下一级移位寄存器的起始信号输入端连接。
下拉模块3包括：第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7、第二电容C2和第五电源9，第四薄膜晶体管T4的栅极与第二时钟信号端连接，第四薄膜晶体管T4的源极与第三电源7连接，第四薄膜晶体管T4的漏极与本级移位寄存器的输出端OUTPUT连接，第五薄膜晶体管T5的栅极与第一节点PU1连接，第五薄膜晶体管T5的源极与第五电源9连接，第五薄膜晶体管T5的漏极与第二电容C2的第二端连接，第六薄膜晶体管T6的栅极与第五薄膜晶体管T5的漏极连接，第六薄膜晶体管T6的源极与第三电源7连接，第六薄膜晶体管T6的漏极与本级移位寄存器的输出端OUTPUT连接，第七薄膜晶体管T7的栅极与第五薄膜晶体管T5的漏极连接，第七薄膜晶体管T7的源极与第三电源7连接，第七薄膜晶体管T7的漏极与第一节点PU1连接，第二电容C2的第一端与第一时钟信号端连接，第二时钟信号端输出的第二时钟信号CLKB与第一时钟信号端输出的第一时钟信号CLK相反，即第二时钟信号CLKB与第一时钟信号CLK具有180度的相位差。其中第五电源9输出第五电源信号。
本实施例中，第一电源信号的电压为VGH，第二电源信号的电压为VGL，第三电源信号的电压为VGL1，第四电源信号的电压为VGH1，第五电源信号的电压为VGL2，第一时钟信号CLK处于低电平时的电压为VGL1，第一时钟信号CLK处于高电平时的电压为VGH1，第二时钟信号CLKB处于低电平时的电压为VGL1，第二时钟信号CLKB处于高电平时的电压为VGH1，VGH和VGH1的大小满足VGH1≥VGH，VGL、VGL1和VGL2的大小满足：VGL2≤VGL1≤VGL，本实施例中提供一种可选方案，其中VGH=VGH1=15V，VGL=VGL1=-10V，VGL2=-12V。
下面结合附图来对本发明的发明原理进行详细的说明，其中图10为图8所示的移位寄存器处于预充阶段的等效电路图；图11为图8所示的移位寄存器处于上拉阶段的等效电路图；图12为图8所示的移位寄存器处于复位阶段的等效电路图。需要说明的是，本实施例中的，第一薄膜晶体管T1和第二薄膜晶体管T2都为P型薄膜晶体管。
参考图10，在该移位寄存器处于预充阶段时，起始信号STV为高电平信号，复位信号RESET为低电平信号，第一时钟信号CLK处于低电平且电压为VGL1，第二时钟信号CLKB处于高电平且电压为VGH1，本级移位寄存器的输出端OUTPUT输出低电平且电压为VGL1，下一级移位寄存器的起始信号输入端OUTPUT_STV输出低电平且为VGL1。此时，第一薄膜晶体管T1、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第八薄膜晶体管T8、第九薄膜晶体管T9和第十薄膜晶体管T10均处于导通状态，第二薄膜晶体管T2、第六薄膜晶体管T6和第七薄膜晶体管T7均处于截止状态。第一节点PU1点处的电压为VGH，第二节点PU2点处的电压为VGH，第一电容C1和第三电容C3均进行充电，且第一电容C1和第三电容C3两端的电压差都为VGH-VGL1。
参考图11，在该移位寄存器处于上拉阶段时，起始信号STV为低电平信号，复位信号RESET为低电平信号，第一时钟信号CLK处于高电平且电压为VGH1，第二时钟信号CLKB处于低电平且电压为VGL1，本级移位寄存器的输出端OUTPUTT输出高电平且电压为VGH1，下一级移位寄存器的起始信号输入端OUTPUT_STV输出高电平且为VGH1。此时，第三薄膜晶体管T3、第五薄膜晶体管T5和第八薄膜晶体管T8均处于导通状态，第一薄膜晶体管T1、第二薄膜晶体管T2、第四薄膜晶体管T4、第六薄膜晶体管T6、第七薄膜晶体管T7、第九薄膜晶体管T9和第十薄膜晶体管T10均处于截止状态。其中，此时第一电容C1的第二端（与本级移位寄存器的输出端OUTPUT连接）和第三电容C3的第二端（与下一级移位寄存器的起始信号输入端OUTPUT_STV连接）的电压都发生变化，第一节点PU1的电压在第一电容C1的耦合作用下升高至VGH1+VGH-VGL1，第二节点PU2的电压在第三电容C3的耦合作用下升高至VGH1+VGH-VGL1。此时，第十薄膜晶体管T10的栅极电压为VGH1，第十薄膜晶体管T10的源极电压与第二节点PU2相同为VGH1+VGH-VGL1，因此第十薄膜晶体管T10的栅源电压为VGL1-VGH。其中，VGL1=-10V，VGH=15V，第十薄膜晶体管T10的阈值电压约为-6，而第十薄膜晶体管T10的栅源电压通过计算为-25V，小于其自身的阈值电压。因此，第十薄膜晶体管T10将处于深度截止状态（完全关断），从而有效防止了第一节点PU1电压被下拉，解决了预充复位模块1内氧化物薄膜晶体管的漏电问题，保证了本级移位寄存器的输出端OUTPUT的输出信号的正常输出。
需要说明的是，在上拉阶段时，第六薄膜晶体管T6的栅源电压和第七薄膜晶体的栅源电压均为VGL2-VGL1，本实施例中VGL、VGL1和VGL2满足VGL2≤VGL1≤VGL，可使得第六薄膜晶体管T6和第七薄膜晶体在上拉阶段时也处于深度截止状态，从而可避免第一节点PU1通过第六薄膜晶体管T6和第七薄膜晶体放电现象的产生，进一步的减少了移位寄存器的内部漏电现象。
参考图12，在该移位寄存器处于复位阶段时，起始信号STV为低电平信号，复位信号RESET为高电平信号，第一时钟信号CLK处于低电平且电压为VGL1，第二时钟信号CLKB处于高电平且电压为VGH1，本级移位寄存器的输出端OUTPUT输出低电平且电压为VGL1，下一级移位寄存器的起始信号输入端OUTPUT_STV输出低电平且为VGL1。其中，第二薄膜晶体管T2、第四薄膜晶体管T4、第六薄膜晶体管T6、第七薄膜晶体管T7、第九薄膜晶体管T9和第十薄膜晶体管T10均处于导通状态，第一薄膜晶体管T1、第三薄膜晶体管T3、第五薄膜晶体管T5、第八薄膜晶体管T8均处于截止状态。第一节点PU1和第二节点PU2的电压被下拉。
需要说明的是，本实施例中，预充复位模块1、上拉模块2和下拉模块3的具体结构仅仅是为了起到示意性的作用，对本发明的技术方案并不产生限制。
本发明实施例三提供了一种移位寄存器，在该移位寄存器内设置有截止模块，截止模块位于预充复位模块和上拉模块之间用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块1进行放电，有效防止了移位寄存器的内部放电现象，进而保证了移位寄存器的输出端的输出信号的正常输出，提升了移位寄存器的稳定性。
实施例四
图13为本发明实施例四提供的栅极驱动电路的电路结构示意图，如图13所示，该栅极驱动电路包括：多级的移位寄存器，移位寄存器采用上述实施一至实施三中提供的移位寄存器，每一级移位寄存器SR的输出端OUT输出本级的行扫描信号(例如OUTPUT_1)，每个移位寄存器都有一个第一时钟信号CLK输入和第二时钟信号CLKB输入；第二时钟信号CLKB与第一时钟信号CLK具有180度的相位差，并且第一时钟信号CLK和第二时钟信号CLKB均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平，此外相邻的两个移位寄存器的第一时钟信号CLK具有180度相位差，相邻的两个移位寄存器的第二时钟信号CLKB具有180度相位差。除第一级移位寄存器单元SR_1外，其余每个移位寄存器单元的本级信号输出端与其相邻的上一级移位寄存器的复位信号输入端连连接，除最后一级移位寄存器单元SR_N外，其余每个移位寄存器单元的输出端与其相邻的下一级移位寄存器的起始信号输入端连接。
本发明实施四提供了一种栅极驱动电路，该栅极驱动电路中的移位寄存内设置有截止模块，截止模块位于预充复位模块和上拉模块之间用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而使得第一节点无法通过预充复位模块进行放电，有效防止了移位寄存器的内部放电现象，进而保证了移位寄存器的输出端的输出信号的正常输出，提升了移位寄存器的稳定性，使得该栅极驱动电路能稳定输出扫描信号。
实施例五
本发明实施例五提供了一种显示装置，该显示装置包括栅极驱动电路，该栅极驱动电路采用上述实施例四提供的栅极驱动电路，具体地内容可参见上述实施例四的描述，此处不再赘述。
本发明实施例五提供了一种显示装置，该显示装置包括栅极驱动电路，该栅极驱动电路包括多级的移位寄存器，该移位寄存器中设置有截止模块用于在上拉阶段断开预充复位模块与上拉模块之间的电连接，从而避免了在上拉阶段中移位寄存内的漏电现象，提升了移位寄存器的稳定性，进而使得该栅极驱动电路能稳定输出扫描信号，有效提升了显示装置的性能。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (11)

1.一种移位寄存器，其特征在于，包括：
预充复位模块,用于根据起始信号输入端输入的起始信号和复位信号输入端输入的复位信号对上拉模块进行预充或复位；
上拉模块，用于将本级移位寄存器的输出端输出的信号上拉；
第一电容，用于在上拉阶段提升所述上拉模块控制端的电压；
下拉模块，用于将本级移位寄存器的输出端输出的信号下拉；
截止模块，用于在上拉阶段断开所述预充复位模块与所述上拉模块之间的电连接；
所述预充复位模块与第一电源和第二电源连接，所述上拉模块与第一时钟信号端连接，所述第一电容的第一端与所述上拉模块的控制端连接，所述第一电容的第二端与本级移位寄存器的输出端连接，所述下拉模块与第三电源连接，所述预充复位模块、所述上拉模块和所述下拉模块连接于第一节点，所述截止模块连接在所述第一节点和所述预充复位模块之间。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二电源输出第二电源信号，所述第三电源输出第三电源信号，所述第二电源信号的电压为VGL，所述第三电源信号的电压为VGL1，VGL与VGL1的满足：VGL1≤VGL。
3.根据权利要求1所述的移位寄存器，其特征在于，所述截止模块包括：第九薄膜晶体管、第十薄膜晶体管、第三电容和第四电源；
所述第九薄膜晶体管的栅极与所述第四电源连接，所述第九薄膜晶体管的源极与所述预充复位模块连接，所述第九薄膜晶体管的漏极与所述第十薄膜晶体管的源极连接；
所述第十薄膜晶体管的栅极与所述第四电源连接，所述第十薄膜晶体管的源极与所述第三电容的第一端连接，所述第十薄膜晶体管的漏极与所述第一节点连接；
所述第三电容的第二端与本级移位寄存器的输出端、上一级移位寄存器的起始信号输入端或下一级移位寄存器的起始信号输入端连接。
4.根据权利要求3所述的移位寄存器，其特征在于，所述第一电源输出第一电源信号，所述第四电源输出第四电源信号，所述第一电源信号的电压VGH与所述第四电源信号的电压VGH1满足：VGH1≥VGH。
5.根据权利要求3所述的移位寄存器，其特征在于，所述第一时钟信号端输出第一时钟信号，所述第一时钟信号处于高电平时的电压与所述第四电源输出的第四电源信号的电压相等，所述第一时钟信号处于低电平时的电压与所述第三电源输出的第三电源信号的电压相等。
6.根据权利要求3所述的移位寄存器，其特征在于，所述截止模块还包括：第四电容；
所述第四电容的第一端与所述第三电容的第一端连接，所述第四电容的第二端与所述第三电源连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括：第三薄膜晶体管和第八薄膜晶体管，
所述第三薄膜晶体管的栅极与所述第一节点连接，所述第三薄膜晶体管的源极与所述第一时钟信号端连接，所述第三薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第八薄膜晶体管的栅极与所述截止模块连接，所述第八薄膜晶体管的源极与所述第一时钟信号端连接，所述第八薄膜晶体管的漏极与下一级移位寄存器的起始信号输入端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管、第二电容和第五电源；
所述第四薄膜晶体管的栅极与第二时钟信号端连接，所述第四薄膜晶体管的源极与第三电源连接，所述第四薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第五薄膜晶体管的栅极与第一节点连接，所述第五薄膜晶体管的源极与所述第五电源连接，所述第五薄膜晶体管的漏极与第二电容的第二端连接；
所述第六薄膜晶体管的栅极与所述第五薄膜晶体管的漏极连接，所述第六薄膜晶体管的源极与第三电源连接，所述第六薄膜晶体管的漏极与本级移位寄存器的输出端连接；
所述第七薄膜晶体管的栅极与所述第五薄膜晶体管的漏极连接，所述第七薄膜晶体管的源极与第三电源连接，所述第七薄膜晶体管的漏极与所述第一节点连接；
所述第二电容的第一端与所述第一时钟信号端连接；
所述第二时钟信号端输出的第二时钟信号与所述第一时钟信号端输出的第一时钟信号相反。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第二电源输出第二电源信号，所述第三电源输出第三电源信号，所述第五电源提供第五电源信号，所述第二电源信号的电压为VGL、所述第三电源信号的电压为VGL1，所述第五电源信号的电压为VGL2，VGL、VGL1和VGL2满足：VGL2≤VGL1≤VGL。
10.一种栅极驱动电路，包括：多级的移位寄存器，其特征在于，所述移位寄存器采用权利要求1至9中任一所述的移位寄存器，本级所述移位寄存器的输出端与上一级所述移位寄存器的复位信号输入端和下一级所述移位寄存器的起始信号输入端连接。
11.一种显示装置，其特征在于，包括：栅极驱动电路，所述栅极驱动电路采用权利要求10所述的栅极驱动电路。
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