CN105609135B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

Info

Publication number
CN105609135B
CN105609135B CN201511029520.6A CN201511029520A CN105609135B CN 105609135 B CN105609135 B CN 105609135B CN 201511029520 A CN201511029520 A CN 201511029520A CN 105609135 B CN105609135 B CN 105609135B
Authority
CN
China
Prior art keywords
pull
clock signal
node
shift register
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511029520.6A
Other languages
English (en)
Other versions
CN105609135A (zh
Inventor
郝学光
先建波
吴新银
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201511029520.6A priority Critical patent/CN105609135B/zh
Publication of CN105609135A publication Critical patent/CN105609135A/zh
Priority to PCT/CN2016/104590 priority patent/WO2017113984A1/zh
Priority to US15/533,042 priority patent/US10224112B2/en
Priority to TW105142645A priority patent/TWI619104B/zh
Application granted granted Critical
Publication of CN105609135B publication Critical patent/CN105609135B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：第一上拉节点控制单元；第二上拉节点控制单元，在下拉保持阶段在第一时钟信号的控制下控制上拉节点的电位为第一电平；第一下拉节点控制单元，在下拉保持阶段在第一时钟信号的控制下控制所述下拉节点的电位为第二电平；第二下拉节点控制单元；栅极驱动信号输出单元，在上拉节点和下拉节点的控制下控制栅极驱动信号输出端输出栅极驱动信号；以及，进位信号输出单元，在上拉节点和下拉节点的控制下控制进位信号输出端输出进位信号。本发明解决薄膜晶体管在长时间或高温信赖性工作条件下阈值电压发生较大漂移以及响应速度慢的问题。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的应用于显示装置的栅极驱动电路包括多级移位寄存器单元。所述移位寄存器单元包括上拉节点控制单元、下拉节点控制单元和栅极驱动信号输出单元，所述上拉节点控制单元与上拉节点连接，用于控制上拉节点的电位；所述下拉节点控制单元与下拉节点连接，用于控制下拉节点的电位；所述栅极驱动信号输出单元用于根据所述上拉节点的电位和所述下拉节点的电位控制输出栅极驱动信号，该栅极驱动信号同时作为相邻移位寄存器单元的进位信号，从而相应速度比较慢。并且，现有的移位寄存器单元中的主要器件是薄膜晶体管，薄膜晶体管在长期被直流电压驱动时或在高温工作条件下其阈值电压会发生较大漂移从而导致信赖性低，并且当该薄膜晶体管多晶硅薄膜晶体管时，其停止工作后具有较大的漏电流，使得漏电严重功耗增加，甚至有可能影响移位寄存器单元的正常工作。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，解决现有技术中薄膜晶体管在长时间或高温工作条件下阈值电压发生较大漂移以及响应速度慢的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端和进位信号输入端，所述移位寄存器单元还包括：
第一上拉节点控制单元，与上拉节点和进位信号输入端连接；
第二上拉节点控制单元，与所述上拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在第一时钟信号的控制下控制所述上拉节点的电位为第一电平；
第一下拉节点控制单元，与下拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平；
第二下拉节点控制单元，与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的电位为第二电平时控制所述下拉节点的电位为第一电平；
栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述栅极驱动信号输出端输出栅极驱动信号；以及，
进位信号输出单元，分别与所述上拉节点、所述下拉节点和所述进位信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号。
实施时，所述第一上拉节点控制单元用于在输入阶段在进位信号的控制下控制所述上拉节点的电位为第二电平，在输出阶段维持所述上拉节点的电位为第二电平。
实施时，所述进位信号输入端包括第一进位信号输入端和第二进位信号输入端；
在正向扫描时，所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接；
在反向扫描时，所述第二进位信号输入端与相邻下一级移位寄存器单元的进位信号输出端连接。
实施时，所述第一上拉节点控制单元包括：
第一输入模块，与所述上拉节点连接，并通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，用于当正向扫描时，在所述输入阶段在第一进位信号的控制下控制所述上拉节点的电位为第二电平；以及，
第二输入模块，与所述上拉节点连接，并通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，用于当反向扫描时，在所述输入阶段在第二进位信号的控制下控制所述上拉节点的电位为第二电平。
实施时，所述第一输入模块包括：第一晶体管，栅极和第一极都通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，第二极与所述上拉节点连接；
所述第二输入模块包括：第二晶体管，栅极和第二极都通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述上拉节点连接。
实施时，所述第一上拉节点控制单元还包括：
第一存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；和/或
第二存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
实施时，在所述下拉保持阶段最开始的一段时间所述第一时钟信号为第二电平，之后每间隔预定时间所述第一时钟信号为第二电平，在该预定时间内所述第一时钟信号为第一电平。
实施时，本发明所述的移位寄存器单元还包括第二时钟信号输入端；
所述栅极驱动信号输出单元，还接入第一电平，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控制所述栅极驱动信号输出端输出第二时钟信号，在下拉保持阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第一电平；
所述进位信号输出单元，还接入第一电平，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控制所述进位信号输出端输出所述第二时钟信号，在下拉保持阶段在所述下拉节点的控制下控制所述进位信号输出端输出第一电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为第一电平；在所述输出阶段，所述第二时钟信号为第二电平。
实施时，所述第一时钟信号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
实施时，所述预定时间为三个时间单元。
实施时，所述第一电平为低电平，所述第二电平为高电平；或者，
所述第一电平为高电平，所述第二电平为低电平。
实施时，所述第二上拉节点控制单元还与所述下拉节点连接，还用于当所述下拉节点的电位为第二电平时控制所述上拉节点的电位为第一电平。
实施时，所述第二上拉节点控制单元包括：
第三晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极接入第一电平；以及，
第四晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第一电平。
实施时，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉节点连接。
实施时，所述第二下拉节点控制单元，还与相邻下一级移位寄存器单元的进位信号输出端连接，还用于当所述相邻下一级移位寄存器单元的进位信号输出端输出第二电平时，控制所述下拉节点的电位为第一电平。
实施时，所述第二下拉节点控制单元包括：
第六晶体管，栅极通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述下拉节点连接，第二极接入第一电平；以及，
第七晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第一电平。
实施时，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一电平；
所述进位信号输出单元包括：
第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述进位信号输出端连接；以及，
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一电平。
本发明还提供了一种移位寄存器单元的驱动方法，包括：
在输入阶段，第二下拉节点控制单元在上拉节点的控制下控制所述下拉节点的电位为第一电平，第一上拉节点控制单元控制上拉节点的电位为第二电平；
在输出阶段，第一上拉节点控制单元控制所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉阶段，所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉保持阶段，第二上拉节点控制单元在第一时钟信号的控制下控制上拉节点的电位为第一电平，第一下拉节点控制单元在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平。
实施时，在输入阶段，所述第一上拉节点控制单元控制所述上拉节点的电位为第二电平步骤包括：
当正向扫描时，所述第一上拉节点控制单元在所述第一进位信号的控制下控制所述上拉节点的电位为第二电平，所述第一进位信号为相邻上一级移位寄存器单元输出的进位信号；
当反向扫描时，所述第一上拉节点控制单元在所述第二进位信号的控制下控制所述上拉节点的电位为第二电平，所述第二进位信号为相邻下一级移位寄存器单元输出的进位信号。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制所述进位信号输出端输出进位信号。
实施时，所述在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制所述进位信号输出端输出进位信号步骤包括：
在输入阶段、输出阶段和下拉阶段，所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端输出第二时钟信号；所述进位信号输出单元在所述上拉节点的控制下控制进位信号输出端输出所述第二时钟信号；
在下拉保持阶段，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第一电平，所述进位信号输出单元在所述下拉节点的控制下控制所述进位信号输出端输出第一电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为第一电平；在所述输出阶段，所述第二时钟信号为第二电平。
实施时，所述第一时钟信号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
本发明还提供了一种栅极驱动电路，其特征在于，包括多级上述的移位寄存器单元；
奇数行移位寄存器单元设置于显示面板左侧，偶数行移位寄存器单元设置于显示面板右侧；或者，
偶数行移位寄存器单元设置于显示面板左侧，奇数行移位寄存器单元设置于显示面板右侧。
本发明还提供了一种栅极驱动电路，包括多级移位寄存器单元；
第8n-7级移位寄存器单元的第二时钟信号输入端接入第一左侧时钟信号或第一右侧时钟信号；
第8n-5级移位寄存器单元的第二时钟信号输入端接入第二左侧时钟信号或第二右侧时钟信号；
第8n-7级移位寄存器单元的第一时钟信号输入端接入第三左侧时钟信号或第三右侧时钟信号；
第8n-5级移位寄存器单元的第一时钟信号输入端接入第四左侧时钟信号或第四右侧时钟信号；
第8n-6级移位寄存器单元的第二时钟信号输入端接入第一右侧时钟信号或第一左侧时钟信号；
第8n-4级移位寄存器单元的第二时钟信号输入端接入第二右侧时钟信号或第二左侧时钟信号；
第8n-6级移位寄存器单元的第一时钟信号输入端接入第三右侧时钟信号或第三左侧时钟信号；
第8n-4级移位寄存器单元的第一时钟信号输入端接入第四右侧时钟信号或第四左侧时钟信号；
第8n-3级移位寄存器单元的第二时钟信号输入端接入第三左侧时钟信号或第三右侧时钟信号；
第8n-1级移位寄存器单元的第二时钟信号输入端接入第四左侧时钟信号或第四右侧时钟信号；
第8n-3级移位寄存器单元的第一时钟信号输入端接入第一左侧时钟信号或第一右侧时钟信号；
第8n-1级移位寄存器单元的第一时钟信号输入端接入第二左侧时钟信号或第二右侧时钟信号；
第8n-2级移位寄存器单元的第二时钟信号输入端接入第三右侧时钟信号或第三左侧时钟信号；
第8n级移位寄存器单元的第二时钟信号输入端接入第四右侧时钟信号或第四左侧时钟信号；
第8n-2级移位寄存器单元的第一时钟信号输入端接入第一右侧时钟信号或第一左侧时钟信号；
第8n级移位寄存器单元的第一时钟信号输入端接入第二右侧时钟信号或第二左侧时钟信号；
n为正整数；
第二左侧时钟信号比第一左侧时钟信号延迟一个时间单元，第三左侧时钟信号比第二左侧时钟信号延迟一个时间单元，第四左侧时钟信号比第三左侧时钟信号延迟一个时间单元；
第二右侧时钟信号比第一右侧时钟信号延迟一个时间单元，第三右侧时钟信号比第二右侧时钟信号延迟一个时间单元，第四右侧时钟信号比第三右侧时钟信号延迟一个时间单元；
第一右侧时钟信号比第一左侧时钟信号延迟0.5个时间单元；
所有的时钟信号的占空比都为0.25，所有的时钟信号持续为第一电平的时间为三个时间单元，所有的时钟信号持续为第二电平的时间为一个时间单元；
除了左侧第一行移位寄存器单元之外，左侧每一行移位寄存器单元的第一进位信号输入端都与左侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了右侧第一行移位寄存器单元之外，右侧每一行移位寄存器单元的第一进位信号输入端都与右侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了左侧最后一行移位寄存器单元之外，左侧每一行移位寄存器单元的第二进位信号输入端都与左侧相邻下一行移位寄存器单元的进位信号输出端连接；
除了右侧最后一行移位寄存器单元之外，右侧每一行移位寄存器单元的第二进位信号输入端都与右侧相邻下一行移位寄存器单元的进位信号输出端连接。
本发明还提供了一种显示装置，包括显示面板和上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置通过控制第一上拉节点控制单元、第二上拉节点控制单元、第一下拉节点控制单元和第二下拉节点控制单元均工作在交流电压驱动下，抑制了多晶硅薄膜晶体管的漏电流，避免了薄膜晶体管在长时间或高温工作条件下阈值电压发生较大漂移的问题；并且本发明实施例所述的移位寄存器单元采用进位信号与栅极驱动信号分立输出的方式，提高了非晶硅薄膜晶体管的响应速度。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是图1所示的移位寄存器单元的工作时序图；
图3A是本发明另一实施例所述的移位寄存器单元的结构图；
图3B是本发明该实施例所述的移位寄存器单元的工作时序图；
图4是本发明又一实施例所述的移位寄存器单元的结构图；
图5是第一时钟信号CKB和所述第二时钟信号CK的波形图；
图6是本发明另一实施例所述的移位寄存器单元的结构图；
图7是本发明又一实施例所述的移位寄存器单元的结构图；
图8是本发明所述的移位寄存器单元的一具体实施例的电路图；
图9是本发明如图8所示的移位寄存器单元的具体实施例的工作时序图；
图10是本发明实施例所述的栅极驱动电路接入的8个时钟信号的波形图；
图11是本发明所述的栅极驱动电路的一具体实施例的结构图；
图12是本发明所述的栅极驱动电路的该具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元包括栅极驱动信号输出端OUT_N、进位信号输出端STV_N、输入第一时钟信号CKB的第一时钟信号输入端和进位信号输入端SI；
所述移位寄存器单元还包括：
第一上拉节点控制单元11，与上拉节点PU和所述进位信号输入端连接；
第二上拉节点控制单元12，与所述上拉节点PU连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在第一时钟信号CKB的控制下控制所述上拉节点PU的电位为第一电平；
第一下拉节点控制单元13，与下拉节点PD连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在所述第一时钟信号CKB的控制下控制所述下拉节点PD的电位为第二电平；
第二下拉节点控制单元14，与所述上拉节点PU和所述下拉节点PD连接，用于在所述上拉节点PU的电位为第二电平时控制所述下拉节点PD的电位为第一电平；
栅极驱动信号输出单元15，分别与所述上拉节点PU、所述下拉节点PD和所述栅极驱动信号输出端OUT_N连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUT_N输出栅极驱动信号；以及，
进位信号输出单元16，分别与所述上拉节点PU、所述下拉节点PD和所述进位信号输出端STV_N连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述进位信号输出端STV_N输出进位信号。
在实际操作时，在输出阶段和下拉保持阶段之间还包括下拉阶段，在下拉阶段上拉节点的电位维持为第二电平，本发明所述的移位寄存器单元在输入阶段、输出阶段、下拉阶段和下拉保持阶段的具体工作过程会在后续详细记载。
具体的，所述第一电平可以为低电平，所述第二电平可以为高电平；或者，第一电平可以为高电平，第二电平可以为低电平，下面的图2是以第一电平为低电平而第二电平为高电平来具体绘制的，但并不以图2对本发明实施例所述的移位寄存器单元的工作时序进行限定。
图2是如图1所示的移位寄存器单元在工作时的时序图，在图2中，T1标示输入阶段，T2标示输出阶段，T3标示下拉阶段，T4标示下拉保持阶段。
本发明实施例所述的移位寄存器单元通过控制第一上拉节点控制单元、第二上拉节点控制单元、第一下拉节点控制单元和第二下拉节点控制单元均工作在交流电压驱动下，抑制了多晶硅薄膜晶体管的漏电流，避免了薄膜晶体管在长时间或高温信赖性工作条件下阈值电压发生较大漂移而导致无法保持低电平和高电平的问题；并且本发明实施例所述的移位寄存器单元采用进位信号与栅极驱动信号分立输出的方式，提高了非晶硅薄膜晶体管的响应速度。
在实际操作时，所述第一上拉节点控制单元用于在输入阶段在进位信号的控制下控制所述上拉节点的电位为第二电平，在输出阶段维持所述上拉节点的电位为第二电平。
具体的，所述进位信号输入端包括第一进位信号输入端和第二进位信号输入端；由所述第一进位信号输入端输入第一进位信号，由所述第二进位信号输入端输入第二进位信号；
在正向扫描时，所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，所述第一进位信号为相邻上一级移位寄存器单元输出的进位信号，在对本发明实施例所述的移位寄存器单元进行正向扫描时，所述第一上拉节点控制单元具体用于在输入阶段在所述第一进位信号的控制下控制所述上拉节点的电位为第二电平；
在反向扫描时，所述第二进位信号输入端与相邻下一级移位寄存器单元的进位信号输出端连接，所述第二进位信号为相邻下一级移位寄存器单元输出的进位信号，在对本发明实施例所述的移位寄存器单元进行反向扫描时，所述第一上拉节点控制单元具体用于在输入阶段在所述第而进位信号的控制下控制所述上拉节点的电位为第二电平。
具体的，所述进位信号输入端可以包括第一进位信号输入端和第二进位信号输入端；
如图3A所示，由所述第一进位信号输入端输入相邻上一级移位寄存器单元的进位信号输出端STV_N-1输出的进位信号；
由所述第二进位信号输入端输入相邻下一级移位寄存器单元的进位信号输出端STV_N+1输出的进位信号；
所述第一上拉节点控制单元包括：
第一输入模块111，与所述上拉节点PU连接，并通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端STV_N-1连接，用于当正向扫描时在所述输入阶段在第一进位信号的控制下控制所述上拉节点PU的电位为第二电平；以及，
第二输入模块112，与所述上拉节点PU连接，并通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端STV_N+1连接，用于当反向扫描时在所述输入阶段在第二进位信号的控制下控制所述上拉节点PU的电位为第二电平；
所述第一进位信号即为相邻上一级移位寄存器单元的进位信号输出端STV_N-1输出的进位信号，当正向扫描时，在输入阶段STV_N-1输出的进位信号为第二电平；
所述第二进位信号即为相邻下一级移位寄存器单元的进位信号输出端STV_N+1输出的进位信号，当反向扫描时，在输入阶段STV_N+1输出的进位信号为第二电平。
STV_N-1输出的第一进位信号和STV_N+1输出的第二进位信号如图3B所示。
具体的，所述第一输入模块可以包括：第一晶体管，栅极和第一极都通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，第二极与所述上拉节点连接；
所述第二输入模块可以包括：第二晶体管，栅极和第二极都通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述上拉节点连接。
在实际操作时，所述第一上拉节点控制单元还可以包括：
第一存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端OUT_N连接；和/或，
第二存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端STV_N连接；
所述第一存储电容和/或所述第二存储电容用于在输出阶段自举拉升所述上拉节点PU的电位。
优选的，如图3A所示，所述第一上拉节点控制单元还包括：
第一存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUT_N连接；以及，
第二存储电容C2，第一端与所述上拉节点PU连接，第二端与所述进位信号输出端STV_N连接；
所述第一存储电容C1和所述第二存储电容C2同时在输出阶段自举拉升所述上拉节点PU的电位。
具体的，在所述下拉保持阶段最开始的一段时间所述第一时钟信号为第二电平，之后每间隔预定时间所述第一时钟信号为第二电平，在该预定时间内所述第一时钟信号为第一电平。
具体的，如图2所示，第一时钟信号CKB的波形描述如下：
在所述下拉保持阶段T4最开始的一段时间，所述第一时钟信号CKB为高电平，以控制第二上拉节点控制单元使得PD接入低电平，以拉低PD的电位，之后每间隔预定时间所述第一时钟信号CKB为高电平，在该预定时间内所述第一时钟信号CKB为低电平，以使得所述第二上拉节点控制单元被交流电压驱动。
具体的，如图4所示，本发明实施例所述的移位寄存器单元还包括输入第二时钟信号CK的第二时钟信号输入端；
所述栅极驱动信号输出单元15，还接入第一电平V1，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点PU的控制下控制所述栅极驱动信号输出端OUT_N输出第二时钟信号CK，在下拉保持阶段在所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUT_N输出第一电平V1；
所述进位信号输出单元16，还接入第一电平V1，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点PU的控制下控制所述进位信号输出端STV_N输出所述第二时钟信号CK，在下拉保持阶段在所述下拉节点PD的控制下控制所述进位信号输出端STV_N输出第一电平V1；
在所述输入阶段和所述下拉阶段，所述第二时钟信号CK为第一电平；在所述输出阶段，所述第二时钟信号CK为第二电平。如图5所示，所述第一时钟信号CKB的占空比和所述第二时钟信号CK的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号CKB比所述第二时钟信号CK延迟两个时间单元；
在图5中标示为T的为一个时间单元，此时上面提到的预定时间为三个时间单元。
图5是以第一电平为低电平而第二电平为高电平为例绘制的，在实际操作时所述第一电平也可以为高电平而所述第二电平也可以为低电平。
在实际操作时，如图6所示，所述第二上拉节点控制单元12还与所述下拉节点PD连接，还用于当所述下拉节点PD的电位为第二电平时控制所述上拉节点PU的电位为第一电平。
具体的，所述第二上拉节点控制单元包括：
第三晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极接入第一电平；以及，
第四晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第一电平。
具体的，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉节点连接。
具体的，如图7所示，所述第二下拉节点控制单元14，还与相邻下一级移位寄存器单元的进位信号输出端STV_N+1连接，还用于当所述相邻下一级移位寄存器单元的进位信号输出端STV_N+1输出第二电平时，控制所述下拉节点PD的电位为第一电平。
具体的，所述第二下拉节点控制单元包括：
第六晶体管，栅极与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述下拉节点连接，第二极接入第一电平；以及，
第七晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第一电平。
具体的，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一电平；
所述进位信号输出单元包括：
第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述进位信号输出端连接；以及，
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一电平。
在实际操作时，当本发明实施例所述的移位寄存器单元包括的栅极驱动信号输出单元包括的晶体管和进位信号输出单元包括的晶体管为n型晶体管时，第一电平可以为低电平，第二电平可以为高电平；而当本发明实施例所述的移位寄存器单元包括的栅极驱动信号输出单元包括的晶体管和进位信号输出单元包括的晶体管为p型晶体管时，第一电平可以为高电平，第二电平可以为低电平。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为将晶体管除栅极之外的两极称为第一极和第二极，其中，第一极和第二极可以随着电流流向的改变而互换，也即第一极为源极，第二极为漏极，或者，第一极为漏极，第二极为源极。本发明所述的移位寄存器单元的具体实施例包括的晶体管是n型晶体管，但是在实际操作时本发明实施例所述的移位寄存器单元包括的晶体管也可以为p型晶体管。
下面通过一具体实施例来说明本发明所述的移位寄存器单元：
如图8所示，本发明所述的移位寄存器单元的一具体实施例包括栅极驱动信号输出端OUT_N、进位信号输出端STV_N、输入第一时钟信号CKB的第一时钟信号输入端、第一进位信号输入端和第二进位信号输入端；
由所述第一进位信号输入端输入相邻上一级移位寄存器单元的进位信号输出端STV_N-1输出的进位信号；
由所述第二进位信号输入端输入相邻下一级移位寄存器单元的进位信号输出端STV_N+1输出的进位信号；
本发明所述的移位寄存器单元的该具体实施例还包括第一上拉节点控制单元11、第二上拉节点控制单元12、第一下拉节点控制单元13、第二下拉节点控制单元14、栅极驱动信号输出单元15和进位信号输出单元16；
所述第一上拉节点控制单元11包括：
第一晶体管M1，栅极和漏极都通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端STV_N-1连接，第二极与所述上拉节点PU连接；
第二晶体管M2，栅极和源极都通过所述第二进位信号输入端与相邻下一级移位寄存器单元的进位信号输出端STV_N+1连接，第一极与所述上拉节点PU连接；
第一存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUT_N连接；以及，
第二存储电容C2，第一端与所述上拉节点PU连接，第二端与所述进位信号输出端STV_N连接；
所述第二上拉节点控制单元12包括：
第三晶体管M3，栅极与输入第一时钟信号CKB的第一时钟信号输入端连接，漏极与所述上拉节点PU连接，源极接入低电平VGL；以及，
第四晶体管M4，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极接入低电平VGL；
所述第一下拉节点控制单元13包括：第五晶体管M5，栅极和漏极都与所述第一时钟信号输入端连接，源极与所述下拉节点PD连接；
所述第二下拉节点控制单元14包括：
第六晶体管M6，栅极与相邻下一级移位寄存器单元的进位信号输出端STV_N+1连接，第一极与所述下拉节点PD连接，第二极接入低电平VGL；
第七晶体管M7，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极接入低电平VGL；以及，
第八晶体管M8，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极接入低电平VGL；
所述栅极驱动信号输出单元15包括：
第一栅极驱动信号输出晶体管M9，栅极与所述上拉节点连接，漏极与输入第二时钟信号CK的第二时钟信号输入端连接，源极与所述栅极驱动信号输出端OUT_N连接；以及，
第二栅极驱动信号输出晶体管M10，栅极与所述下拉节点连接，漏极与所述栅极驱动信号输出端OUT_N连接，第二极接入低电平VGL；
所述进位信号输出单元16包括：
第一进位信号输出晶体管M11，栅极与所述上拉节点PU连接，漏极与所述第二时钟信号输入端连接，源极与所述进位信号输出端STV_N连接；以及，
第二进位信号输出晶体管M12，栅极与所述下拉节点PD连接，漏极与所述进位信号输出端STV_N连接，源极接入低电平VGL。
在图8所示的具体实施例中，所有的晶体管都是n型晶体管，第一电平为低电平，第二电平为高电平；
并且在图8所示的具体实施例中，采用了M7和M8以提高拉低PD的电位的速度。
如图9所示，本发明如图8所示的移位寄存器单元的具体实施例在工作时，在每一显示周期，
在输入阶段T1，STV_N-1输出高电平，CK为低电平，M1导通，PU的电位升高，M9和M11导通，以使得OUT_N和STV_N都输出低电平，M7和M8导通，PD的电位被拉低；
在输出阶段T2，STV_N-1输出低电平，CK为高电平，M1关闭，由于C1和C2的自举作用，PU的电位继续上升，M9和M11继续处于导通状态，OUT_N和STV_N都输出高电平；M7和M8导通，PD的电位持续被拉低；
在下拉阶段T3，CK为低电平，OUT_N和STV_N都输出低电平，由于此时C1和C2的自举功能消失，因此PU点的电位虽然维持为高电平，但是降低到初始拉高状态；
在下拉保持阶段T4:
在T4的最开始的一个时间单元，CK为低电平，CKB为高电平，M3、M4和M5都导通，以拉高PD的电位，PU的电位被拉低，M10和M12都导通，OUT_N和STV_N都输出低电平；
再经过三个时间单元，CKB再次为高电平，再一次将PD的电位拉高，使得M10和M12处于导通状态，PU的电位处于拉低状态，并OUT_N和STV_N都输出低电平，有效避免了非工作状态噪声的引入。
并由以上本发明图8所示的移位寄存器单元的具体实施例的工作过程可知，第一上拉节点控制单元11、第二上拉节点控制单元12、第一下拉节点控制单元13和第二下拉节点控制单元14均工作在交流电压驱动下，抑制了多晶硅薄膜晶体管的漏电流，避免了薄膜晶体管在长时间或高温信赖性工作条件下阈值电压发生较大漂移而导致无法保持低电平和高电平的问题；并且本发明所述的移位寄存器单元的该具体实施例采用进位信号与栅极驱动信号分立输出的方式，提高了非晶硅薄膜晶体管的响应速度。
在实际操作时，本发明实施例所述的移位寄存器单元也可以不采用第一存储电容C1和第二存储电容C2，而依靠M9的耦合电容Cgs和M11的耦合电容的自举作用将PU的电位拉高。
本发明实施例所述的移位寄存器单元的驱动方法包括：
在输入阶段，第二下拉节点控制单元在上拉节点的控制下控制所述下拉节点的电位为第一电平，第一上拉节点控制单元控制所述上拉节点的电位为第二电平；
在输出阶段，第一上拉节点控制单元控制所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉阶段，所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉保持阶段，第二上拉节点控制单元在第一时钟信号的控制下控制上拉节点的电位为第一电平，第一下拉节点控制单元在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平。
本发明实施例所述的移位寄存器单元的驱动方法通过控制第一上拉节点控制单元、第二上拉节点控制单元、第一下拉节点控制单元和第二下拉节点控制单元均工作在交流电压驱动下，抑制了多晶硅薄膜晶体管的漏电流，避免了薄膜晶体管在长时间或高温工作条件下阈值电压发生较大漂移的问题。
具体的，在输入阶段，所述第一上拉节点控制单元控制所述上拉节点的电位为第二电平步骤包括：
当正向扫描时，所述第一上拉节点控制单元在第一进位信号的控制下控制所述上拉节点的电位为第二电平，所述第一进位信号为相邻上一级移位寄存器单元输出的进位信号；
当反向扫描时，所述第一上拉节点控制单元在第二进位信号的控制下控制所述上拉节点的电位为第二电平，所述第二进位信号为相邻下一级移位寄存器单元输出的进位信号。
具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制所述进位信号输出端输出进位信号；
本发明实施例所述的移位寄存器单元采用进位信号与栅极驱动信号分立输出的方式，提高了非晶硅薄膜晶体管的响应速度。
更具体的，所述在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制所述进位信号输出端输出进位信号步骤包括：
在输入阶段、输出阶段和下拉阶段，所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端输出第二时钟信号；所述进位信号输出单元在所述上拉节点的控制下控制进位信号输出端输出所述第二时钟信号；
在下拉保持阶段，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端输出低电平，所述进位信号输出单元在所述下拉节点的控制下控制所述进位信号输出端输出低电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为低电平；在所述输出阶段，所述第二时钟信号为高电平。
具体的，所述第一时钟信号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
奇数行移位寄存器单元设置于显示面板左侧，偶数行移位寄存器单元设置于显示面板右侧；或者，
偶数行移位寄存器单元设置于显示面板左侧，奇数行移位寄存器单元设置于显示面板右侧。
本发明实施例所述的栅极驱动电路在显示面板的左侧和右侧交错设置移位寄存器单元，以进一步减小显示面板的边框尺寸，更利于高分辨率显示产品的涉及。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；
第8n-7级移位寄存器单元的第二时钟信号输入端接入第一左侧时钟信号CK1L或第一右侧时钟信号CK1R；
第8n-5级移位寄存器单元的第二时钟信号输入端接入第二左侧时钟信号CK2L或第二右侧时钟信号CK2R；
第8n-7级移位寄存器单元的第一时钟信号输入端接入第三左侧时钟信号CK3L或第三右侧时钟信号CK3R；
第8n-5级移位寄存器单元的第一时钟信号输入端接入第四左侧时钟信号CK4L或第四右侧时钟信号CK4R；
第8n-6级移位寄存器单元的第二时钟信号输入端接入第一右侧时钟信号CK1R或第一左侧时钟信号CK1L；
第8n-4级移位寄存器单元的第二时钟信号输入端接入第二右侧时钟信号CK2R或第二左侧时钟信号CK2L；
第8n-6级移位寄存器单元的第一时钟信号输入端接入第三右侧时钟信号CK3R或第三左侧时钟信号CK3L；
第8n-4级移位寄存器单元的第一时钟信号输入端接入第四右侧时钟信号CK4R或第四左侧时钟信号CK4L；
8n-3级移位寄存器单元的第二时钟信号输入端接入第三左侧时钟信号CK3L或第三右侧时钟信号CK3R；
第8n-1级移位寄存器单元的第二时钟信号输入端接入第四左侧时钟信号CK4L或第四右侧时钟信号CK4R；
第8n-3级移位寄存器单元的第一时钟信号输入端接入第一左侧时钟信号CK1L或第一右侧时钟信号CK1R；
第8n-1级移位寄存器单元的第一时钟信号输入端接入第二左侧时钟信号CK2L或第二右侧时钟信号CK2R；
第8n-2级移位寄存器单元的第二时钟信号输入端接入第三右侧时钟信号CK3R或第三左侧时钟信号CK3L；
第8n级移位寄存器单元的第二时钟信号输入端接入第四右侧时钟信号CK4R或第四左侧时钟信号CK3R；
第8n-2级移位寄存器单元的第一时钟信号输入端接入第一右侧时钟信号CK1R或第一左侧时钟信号CK1L；
第8n级移位寄存器单元的第一时钟信号输入端接入第二右侧时钟信号CK2R或第二左侧时钟信号CK2L；
n为正整数；
如图10所示，第二左侧时钟信号CK2L比第一左侧时钟信号CK1L延迟一个时间单元，第三左侧时钟信号CK3L比第二左侧时钟信号CK2L延迟一个时间单元，第四左侧时钟信号CK4L比第三左侧时钟信号CK3L延迟一个时间单元；
第二右侧时钟信号CK2R比第一右侧时钟信号CK1R延迟一个时间单元，第三右侧时钟信号CK3R比第二右侧时钟信号CK2R延迟一个时间单元，第四右侧时钟信号CK4R比第三右侧时钟信号CK3R延迟一个时间单元；
第一右侧时钟信号CK1R比第一左侧时钟信号CK1L延迟0.5个时间单元；
所有的时钟信号的占空比都为0.25，所有的时钟信号持续为高电平的时间为一个时间单元；
除了左侧第一行移位寄存器单元之外，左侧每一行移位寄存器单元的第一进位信号输入端都与左侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了右侧第一行移位寄存器单元之外，右侧每一行移位寄存器单元的第一进位信号输入端都与右侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了左侧最后一行移位寄存器单元之外，左侧每一行移位寄存器单元的第二进位信号输入端都与左侧相邻下一行移位寄存器单元的进位信号输出端连接；
除了右侧最后一行移位寄存器单元之外，右侧每一行移位寄存器单元的第二进位信号输入端都与右侧相邻下一行移位寄存器单元的进位信号输出端连接。
本发明实施例所述的栅极驱动电路采用了8相位的时钟驱动方式(即采用了8个时钟信号)，从而控制上一级移位寄存器单元还在输出高电平的栅极驱动信号时下一级移位寄存器单元就可以进行预充电，从而降低了整个栅极驱动电路的功耗。
下面通过一具体实施例来说明本发明所述的栅极驱动电路。
如图11所示，本发明所述的栅极驱动电路的一具体实施例包括第一级移位寄存器单元X1、第二级移位寄存器单元X2、第三级移位寄存器单元X3、第四级移位寄存器单元X4、第五级移位寄存器单元X5、第六级移位寄存器单元X6、第七级移位寄存器单元X7、第八级移位寄存器单元X8和第九级移位寄存器单元(图11中未示)；
X1、X3、X5和X7设置于显示面板的左侧；
X2、X4、X6和X8设置于显示面板的右侧；
X1的第二时钟信号输入端CK接入第一左侧时钟信号CK1L，X1的第一时钟信号输入端CKB接入第三左侧时钟信号CK3L；
X2的第二时钟信号输入端CK接入第一右侧时钟信号CK1R，X2的第一时钟信号输入端CKB接入第三右侧时钟信号CK3R；
X3的第二时钟信号输入端CK接入第二左侧时钟信号CK2L；X3的第一时钟信号输入端CKB接入第四左侧时钟信号CK4L；
X4的第二时钟信号输入端CK接入第二右侧时钟信号CK2R；X4的第一时钟信号输入端CKB接入第四右侧时钟信号CK4R；
X5的第二时钟信号输入端CK接入第三左侧时钟信号CK3L，X5的第一时钟信号输入端CKB接入第一左侧时钟信号CK1L；
X6的第二时钟信号输入端CK接入第三右侧时钟信号CK3R，X6的第一时钟信号输入端CKB接入第一右侧时钟信号CK1R；
X7的第二时钟信号输入端CK接入第四左侧时钟信号CK4L；X7的第一时钟信号输入端CKB接入第二左侧时钟信号CK2L；
X8的第二时钟信号输入端CK接入第四右侧时钟信号CK4R；X8的第一时钟信号输入端CKB接入第二右侧时钟信号CK2R；
X1的第一起始信号输入端接入起始信号STV；X2的第一起始信号输入端也接入起始信号STV；
X1的第二起始信号输入端与X3的进位信号输出端STV_N+1连接；
X3的第一起始信号输入端与X1的进位信号输出端STV_N连接；
X3的第二起始信号输入端与X5的进位信号输出端STV_N+2连接；
X5的第一起始信号输入端与X3的进位信号输出端STV_N+1连接；
X5的第二起始信号输入端与X7的进位信号输出端STV_N+3连接；
X7的第一起始信号输入端与X5的进位信号输出端STV_N+2连接；
X7的第二起始信号输入端与第九级移位寄存器单元的进位信号输出端STV_N+4连接；
X2的第二起始信号输入端与X4的进位信号输出端STV_NN+1连接；
X4的第一起始信号输入端与X2的进位信号输出端STV_NN连接；
X4的第二起始信号输入端与X6的进位信号输出端STV_NN+2连接；
X6的第一起始信号输入端与X4的进位信号输出端STV_NN+1连接；
X6的第二起始信号输入端与X8的进位信号输出端STV_NN+3连接；
X8的第一起始信号输入端与X6的进位信号输出端STV_NN+2连接；
X8的第二起始信号输入端与第九级移位寄存器单元的进位信号输出端STV_NN+4连接；
X1的栅极驱动信号输出端标示为OUT_N；X2的栅极驱动信号输出端标示为OUT_N+1；X3的栅极驱动信号输出端标示为OUT_N+2；X4的栅极驱动信号输出端标示为OUT_N+3；X5的栅极驱动信号输出端标示为OUT_N+4；X6的栅极驱动信号输出端标示为OUT_N+5；X7的栅极驱动信号输出端标示为OUT_N+6；X8的栅极驱动信号输出端标示为OUT_N+7。
如图12所示，第二左侧时钟信号CK2L比第一左侧时钟信号CK1L延迟一个时间单元，第三左侧时钟信号CK3L比第二左侧时钟信号CK2L延迟一个时间单元，第四左侧时钟信号CK4L比第三左侧时钟信号CK3L延迟一个时间单元；
第二右侧时钟信号CK2R比第一右侧时钟信号CK1R延迟一个时间单元，第三右侧时钟信号CK3R比第二右侧时钟信号CK2R延迟一个时间单元，第四右侧时钟信号CK4R比第三右侧时钟信号CK3R延迟一个时间单元；
第一右侧时钟信号CK1R比第一左侧时钟信号CK1L延迟0.5个时间单元；
所有的时钟信号的占空比都为0.25，所有的时钟信号持续为高电平的时间为一个时间单元；
并图12中绘制出了X1-X8的栅极驱动信号输出端的输出信号波形图，由图12可知，相邻级移位寄存器单元输出的栅极驱动信号之间依次延迟0.5个时间单元，即上一级移位寄存器单元还在输出高电平的栅极驱动信号的时候相邻下一级移位寄存器单元就已经开始预充电并输出栅极驱动信号，从而降低了整个栅极驱动电路的功耗。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；偶数级移位寄存器单元设置于显示面板左侧，奇数级移位寄存器单元设置于显示面板右侧；
第8n-7级移位寄存器单元的第二时钟信号输入端接入第一右侧时钟信号；
第8n-5级移位寄存器单元的第二时钟信号输入端接入第二右侧时钟信号；
第8n-7级移位寄存器单元的第一时钟信号输入端接入第三右侧时钟信号；
第8n-5级移位寄存器单元的第一时钟信号输入端接入第四右侧时钟信号；
第8n-6级移位寄存器单元的第二时钟信号输入端接入第一左侧时钟信号；
第8n-4级移位寄存器单元的第二时钟信号输入端接入第二左侧时钟信号；
第8n-6级移位寄存器单元的第一时钟信号输入端接入第三左侧时钟信号；
第8n-4级移位寄存器单元的第一时钟信号输入端接入第四左侧时钟信号；
第8n-3级移位寄存器单元的第二时钟信号输入端接入第三右侧时钟信号；
第8n-1级移位寄存器单元的第二时钟信号输入端接入第四右侧时钟信号；
第8n-3级移位寄存器单元的第一时钟信号输入端接入第一右侧时钟信号；
第8n-1级移位寄存器单元的第一时钟信号输入端接入第二右侧时钟信号；
第8n-2级移位寄存器单元的第二时钟信号输入端接入第三左侧时钟信号；
第8n级移位寄存器单元的第二时钟信号输入端接入第四左侧时钟信号；
第8n-2级移位寄存器单元的第一时钟信号输入端接入第一左侧时钟信号；
第8n-级移位寄存器单元的第一时钟信号输入端接入第二左侧时钟信号；
n为正整数；
第二左侧时钟信号比第一左侧时钟信号延迟一个时间单元，第三左侧时钟信号比第二左侧时钟信号延迟一个时间单元，第四左侧时钟信号比第三左侧时钟信号延迟一个时间单元；
第二右侧时钟信号比第一右侧时钟信号延迟一个时间单元，第三右侧时钟信号比第二右侧时钟信号延迟一个时间单元，第四右侧时钟信号比第三右侧时钟信号延迟一个时间单元；
第一左侧时钟信号比第一右侧时钟信号延迟0.5个时间单元；
所有的时钟信号的占空比都为0.25，所有的时钟信号持续为高电平的时间为一个时间单元；
除了左侧第一行移位寄存器单元之外，左侧每一行移位寄存器单元的第一进位信号输入端都与左侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了右侧第一行移位寄存器单元之外，右侧每一行移位寄存器单元的第一进位信号输入端都与右侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了左侧最后一行移位寄存器单元之外，左侧每一行移位寄存器单元的第二进位信号输入端都与左侧相邻下一行移位寄存器单元的进位信号输出端连接；
除了右侧最后一行移位寄存器单元之外，右侧每一行移位寄存器单元的第二进位信号输入端都与右侧相邻下一行移位寄存器单元的进位信号输出端连接。
本发明该实施例所述的栅极驱动电路与本发明如图11所示的栅极驱动电路的具体实施例的区别在于：偶数级移位寄存器单元设置于显示面板的左侧，奇数级移位寄存器单元设置于显示面板的右侧；本发明该实施例所述栅极驱动电路工作过程与本发明如图11所示的栅极驱动电路的具体实施例相同，也是上一级移位寄存器单元还在输出高电平的栅极驱动信号的时候相邻下一级移位寄存器单元就已经开始预充电并输出栅极驱动信号，从而可以降低整个栅极驱动电路的功耗。
本发明实施例所述的显示装置包括显示面板和上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (25)

1.一种移位寄存器单元，其特征在于，包括栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端和进位信号输入端，所述移位寄存器单元还包括：
第一上拉节点控制单元，与上拉节点和进位信号输入端连接；
第二上拉节点控制单元，与所述上拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在第一时钟信号的控制下控制所述上拉节点的电位为第一电平；
第一下拉节点控制单元，与下拉节点连接，并与所述第一时钟信号输入端连接，用于在下拉保持阶段在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平；
第二下拉节点控制单元，与所述上拉节点和所述下拉节点连接，用于在所述上拉节点的电位为第二电平时控制所述下拉节点的电位为第一电平；
栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述栅极驱动信号输出端输出栅极驱动信号；以及，
进位信号输出单元，分别与所述上拉节点、所述下拉节点和所述进位信号输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉节点控制单元用于在输入阶段在进位信号的控制下控制所述上拉节点的电位为第二电平，在输出阶段维持所述上拉节点的电位为第二电平。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述进位信号输入端包括第一进位信号输入端和第二进位信号输入端；
在正向扫描时，所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接；
在反向扫描时，所述第二进位信号输入端与相邻下一级移位寄存器单元的进位信号输出端连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述第一上拉节点控制单元包括：
第一输入模块，与所述上拉节点连接，并通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，用于当正向扫描时，在输入阶段在第一进位信号的控制下控制所述上拉节点的电位为第二电平；以及，
第二输入模块，与所述上拉节点连接，并通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，用于当反向扫描时，在所述输入阶段在第二进位信号的控制下控制所述上拉节点的电位为第二电平。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一输入模块包括：第一晶体管，栅极和第一极都通过所述第一进位信号输入端与相邻上一级移位寄存器单元的进位信号输出端连接，第二极与所述上拉节点连接；
所述第二输入模块包括：第二晶体管，栅极和第二极都通过所述第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述上拉节点连接。
6.如权利要求4所述的移位寄存器单元，其特征在于，所述第一上拉节点控制单元还包括：
第一存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；和/或
第二存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
7.如权利要求1所述的移位寄存器单元，其特征在于，在所述下拉保持阶段最开始的一段时间所述第一时钟信号为第二电平，之后每间隔预定时间所述第一时钟信号为第二电平，在该预定时间内所述第一时钟信号为第一电平。
8.如权利要求7所述的移位寄存器单元，其特征在于，还包括第二时钟信号输入端；
所述栅极驱动信号输出单元，还接入第一电平，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控制所述栅极驱动信号输出端输出第二时钟信号，在下拉保持阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第一电平；
所述进位信号输出单元，还接入第一电平，并与所述第二时钟信号输入端连接，用于在输入阶段、输出阶段和下拉阶段在所述上拉节点的控制下控制所述进位信号输出端输出所述第二时钟信号，在下拉保持阶段在所述下拉节点的控制下控制所述进位信号输出端输出第一电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为第一电平；在所述输出阶段，所述第二时钟信号为第二电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第一时钟信号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述预定时间为三个时间单元。
11.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述第一电平为低电平，所述第二电平为高电平；或者，
所述第一电平为高电平，所述第二电平为低电平。
12.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述第二上拉节点控制单元还与所述下拉节点连接，还用于当所述下拉节点的电位为第二电平时控制所述上拉节点的电位为第一电平。
13.如权利要求12所述的移位寄存器单元，其特征在于，所述第二上拉节点控制单元包括：
第三晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接，第二极接入第一电平；以及，
第四晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入第一电平。
14.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉节点连接。
15.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述第二下拉节点控制单元，还与相邻下一级移位寄存器单元的进位信号输出端连接，还用于当所述相邻下一级移位寄存器单元的进位信号输出端输出第二电平时，控制所述下拉节点的电位为第一电平。
16.如权利要求15所述的移位寄存器单元，其特征在于，所述第二下拉节点控制单元包括：
第六晶体管，栅极通过第二进位信号输入端与相邻下一级为寄存器单元的进位信号输出端连接，第一极与所述下拉节点连接，第二极接入第一电平；以及，
第七晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入第一电平。
17.如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元包括：
第一栅极驱动信号输出晶体管，栅极与所述上拉节点连接，第一极与第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动信号输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一电平；
所述进位信号输出单元包括：
第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述进位信号输出端连接；以及，
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一电平。
18.一种移位寄存器单元的驱动方法，应用于如权利要求1至17中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在输入阶段，第二下拉节点控制单元在上拉节点的控制下控制下拉节点的电位为第一电平，第一上拉节点控制单元控制上拉节点的电位为第二电平；
在输出阶段，第一上拉节点控制单元控制所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉阶段，所述上拉节点的电位维持为第二电平，第二下拉节点控制单元在所述上拉节点的控制下控制所述下拉节点的电位为第一电平；
在下拉保持阶段，第二上拉节点控制单元在第一时钟信号的控制下控制上拉节点的电位为第一电平，第一下拉节点控制单元在所述第一时钟信号的控制下控制所述下拉节点的电位为第二电平。
19.如权利要求18所述的移位寄存器单元的驱动方法，其特征在于，在输入阶段，所述第一上拉节点控制单元控制所述上拉节点的电位为第二电平步骤包括：
当正向扫描时，所述第一上拉节点控制单元在第一进位信号的控制下控制所述上拉节点的电位为第二电平，所述第一进位信号为相邻上一级移位寄存器单元输出的进位信号；
当反向扫描时，所述第一上拉节点控制单元在第二进位信号的控制下控制所述上拉节点的电位为第二电平，所述第二进位信号为相邻下一级移位寄存器单元输出的进位信号。
20.如权利要求18或19所述的移位寄存器单元的驱动方法，其特征在于，还包括：在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制进位信号输出端输出进位信号。
21.如权利要求20所述的移位寄存器单元的驱动方法，其特征在于，所述在所述上拉节点和所述下拉节点的控制下，栅极驱动信号输出单元控制栅极驱动信号输出端输出栅极驱动信号，进位信号输出单元控制所述进位信号输出端输出进位信号步骤包括：
在输入阶段、输出阶段和下拉阶段，所述栅极驱动信号输出单元在所述上拉节点的控制下控制所述栅极驱动信号输出端输出第二时钟信号；所述进位信号输出单元在所述上拉节点的控制下控制进位信号输出端输出所述第二时钟信号；
在下拉保持阶段，所述栅极驱动信号输出单元在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第一电平，所述进位信号输出单元在所述下拉节点的控制下控制所述进位信号输出端输出第一电平；
在所述输入阶段和所述下拉阶段，所述第二时钟信号为第一电平；在所述输出阶段，所述第二时钟信号为第二电平。
22.如权利要求21所述的移位寄存器单元的驱动方法，其特征在于，所述第一时钟信号的占空比和所述第二时钟信号的占空比都为0.25；
所述输入阶段持续的时间、所述输出阶段持续的时间和所述下拉阶段持续的时间都为一个时间单元；
所述第一时钟信号比所述第二时钟信号延迟两个时间单元。
23.一种栅极驱动电路，其特征在于，包括多级如权利要求1至13中任一权利要求所述的移位寄存器单元；
奇数行移位寄存器单元设置于显示面板左侧，偶数行移位寄存器单元设置于显示面板右侧；或者，
偶数行移位寄存器单元设置于显示面板左侧，奇数行移位寄存器单元设置于显示面板右侧。
24.一种栅极驱动电路，其特征在于，包括多级移位寄存器单元；
第8n-7级移位寄存器单元的第二时钟信号输入端接入第一左侧时钟信号或第一右侧时钟信号；
第8n-5级移位寄存器单元的第二时钟信号输入端接入第二左侧时钟信号或第二右侧时钟信号；
第8n-7级移位寄存器单元的第一时钟信号输入端接入第三左侧时钟信号或第三右侧时钟信号；
第8n-5级移位寄存器单元的第一时钟信号输入端接入第四左侧时钟信号或第四右侧时钟信号；
第8n-6级移位寄存器单元的第二时钟信号输入端接入第一右侧时钟信号或第一左侧时钟信号；
第8n-4级移位寄存器单元的第二时钟信号输入端接入第二右侧时钟信号或第二左侧时钟信号；
第8n-6级移位寄存器单元的第一时钟信号输入端接入第三右侧时钟信号或第三左侧时钟信号；
第8n-4级移位寄存器单元的第一时钟信号输入端接入第四右侧时钟信号或第四左侧时钟信号；
第8n-3级移位寄存器单元的第二时钟信号输入端接入第三左侧时钟信号或第三右侧时钟信号；
第8n-1级移位寄存器单元的第二时钟信号输入端接入第四左侧时钟信号或第四右侧时钟信号；
第8n-3级移位寄存器单元的第一时钟信号输入端接入第一左侧时钟信号或第一右侧时钟信号；
第8n-1级移位寄存器单元的第一时钟信号输入端接入第二左侧时钟信号或第二右侧时钟信号；
第8n-2级移位寄存器单元的第二时钟信号输入端接入第三右侧时钟信号或第三左侧时钟信号；
第8n级移位寄存器单元的第二时钟信号输入端接入第四右侧时钟信号或第四左侧时钟信号；
第8n-2级移位寄存器单元的第一时钟信号输入端接入第一右侧时钟信号或第一左侧时钟信号；
第8n级移位寄存器单元的第一时钟信号输入端接入第二右侧时钟信号或第二左侧时钟信号；
n为正整数；
第二左侧时钟信号比第一左侧时钟信号延迟一个时间单元，第三左侧时钟信号比第二左侧时钟信号延迟一个时间单元，第四左侧时钟信号比第三左侧时钟信号延迟一个时间单元；
第二右侧时钟信号比第一右侧时钟信号延迟一个时间单元，第三右侧时钟信号比第二右侧时钟信号延迟一个时间单元，第四右侧时钟信号比第三右侧时钟信号延迟一个时间单元；
第一右侧时钟信号比第一左侧时钟信号延迟0.5个时间单元；
所有的时钟信号的占空比都为0.25，所有的时钟信号持续为第一电平的时间为三个时间单元，所有的时钟信号持续为第二电平的时间为一个时间单元；
除了左侧第一行移位寄存器单元之外，左侧每一行移位寄存器单元的第一进位信号输入端都与左侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了右侧第一行移位寄存器单元之外，右侧每一行移位寄存器单元的第一进位信号输入端都与右侧相邻上一行移位寄存器单元的进位信号输出端连接；
除了左侧最后一行移位寄存器单元之外，左侧每一行移位寄存器单元的第二进位信号输入端都与左侧相邻下一行移位寄存器单元的进位信号输出端连接；
除了右侧最后一行移位寄存器单元之外，右侧每一行移位寄存器单元的第二进位信号输入端都与右侧相邻下一行移位寄存器单元的进位信号输出端连接。
25.一种显示装置，其特征在于，包括显示面板和如权利要求23或24所述的栅极驱动电路。
CN201511029520.6A 2015-12-31 2015-12-31 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Active CN105609135B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201511029520.6A CN105609135B (zh) 2015-12-31 2015-12-31 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
PCT/CN2016/104590 WO2017113984A1 (zh) 2015-12-31 2016-11-04 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
US15/533,042 US10224112B2 (en) 2015-12-31 2016-11-04 Shift register unit, driving method thereof, gate driver circuit and display device
TW105142645A TWI619104B (zh) 2015-12-31 2016-12-22 Shift register unit and driving method thereof, gate driving circuit and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511029520.6A CN105609135B (zh) 2015-12-31 2015-12-31 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Publications (2)

Publication Number Publication Date
CN105609135A CN105609135A (zh) 2016-05-25
CN105609135B true CN105609135B (zh) 2019-06-11

Family

ID=55989013

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511029520.6A Active CN105609135B (zh) 2015-12-31 2015-12-31 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Country Status (4)

Country Link
US (1) US10224112B2 (zh)
CN (1) CN105609135B (zh)
TW (1) TWI619104B (zh)
WO (1) WO2017113984A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609135B (zh) * 2015-12-31 2019-06-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106157867B (zh) * 2016-06-24 2019-04-02 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN106098003B (zh) * 2016-08-08 2019-01-22 武汉华星光电技术有限公司 Goa电路
CN106448538B (zh) * 2016-11-01 2019-11-12 合肥鑫晟光电科技有限公司 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置
CN106548748B (zh) * 2017-02-06 2019-06-11 京东方科技集团股份有限公司 时钟信号传输电路及驱动方法、栅极驱动电路、显示装置
CN106875886B (zh) * 2017-03-02 2019-11-12 京东方科技集团股份有限公司 起始信号生成电路、驱动方法和显示装置
CN106683634B (zh) 2017-03-30 2019-01-22 京东方科技集团股份有限公司 一种移位寄存器、goa电路及其驱动方法、显示装置
CN109285504B (zh) * 2017-07-20 2020-07-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路
CN107507591B (zh) 2017-09-04 2019-03-15 深圳市华星光电半导体显示技术有限公司 一种扫描驱动电路以及液晶显示器
TWI625712B (zh) * 2017-10-23 2018-06-01 友達光電股份有限公司 閘極驅動器
CN108231028B (zh) 2018-01-22 2019-11-22 京东方科技集团股份有限公司 一种栅极驱动电路及其驱动方法、显示装置
CN107978265B (zh) * 2018-01-22 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN108257578A (zh) * 2018-04-16 2018-07-06 京东方科技集团股份有限公司 移位寄存器单元及其控制方法、栅极驱动装置、显示装置
CN108806611B (zh) 2018-06-28 2021-03-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108648685B (zh) * 2018-07-25 2022-03-04 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN208834749U (zh) * 2018-09-17 2019-05-07 北京京东方技术开发有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN112639952A (zh) * 2018-09-28 2021-04-09 深圳市柔宇科技股份有限公司 扫描驱动单元、扫描驱动电路、阵列基板与显示装置
CN109698006B (zh) * 2019-02-19 2021-01-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、级联驱动电路和显示装置
CN109671385B (zh) * 2019-02-28 2020-12-22 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
CN110459191B (zh) 2019-08-26 2021-11-16 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
CN115719577A (zh) * 2021-08-24 2023-02-28 福州京东方光电科技有限公司 驱动电路、驱动方法、显示面板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413514A (zh) * 2013-07-27 2013-11-27 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
CN103680636A (zh) * 2013-12-31 2014-03-26 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN103730089A (zh) * 2013-12-26 2014-04-16 京东方科技集团股份有限公司 栅极驱动电路、方法、阵列基板行驱动电路和显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
TWI413972B (zh) * 2010-09-01 2013-11-01 Au Optronics Corp 移位暫存電路
TWI460702B (zh) * 2012-07-19 2014-11-11 Au Optronics Corp 顯示裝置及其移位暫存電路
KR102085152B1 (ko) * 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN104616616B (zh) * 2015-02-12 2017-12-15 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置
KR102360845B1 (ko) * 2015-06-15 2022-02-10 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN105609135B (zh) 2015-12-31 2019-06-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413514A (zh) * 2013-07-27 2013-11-27 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
CN103730089A (zh) * 2013-12-26 2014-04-16 京东方科技集团股份有限公司 栅极驱动电路、方法、阵列基板行驱动电路和显示装置
CN103680636A (zh) * 2013-12-31 2014-03-26 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置

Also Published As

Publication number Publication date
TWI619104B (zh) 2018-03-21
WO2017113984A1 (zh) 2017-07-06
US10224112B2 (en) 2019-03-05
US20180294040A1 (en) 2018-10-11
TW201725572A (zh) 2017-07-16
CN105609135A (zh) 2016-05-25

Similar Documents

Publication Publication Date Title
CN105609135B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105513524B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105551421B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
US10002675B2 (en) Shift register unit, gate driving circuit and driving method, and display apparatus
US10217427B2 (en) Gate drive unit circuit, gate drive circuit, display device and driving method
CN109949749B (zh) 移位寄存器、栅极驱动电路、显示装置和栅极驱动方法
US9653179B2 (en) Shift register, driving method and gate driving circuit
US9715860B2 (en) Shift register unit and driving method thereof, gate driving circuit and display apparatus
US9177666B2 (en) Shift register unit and driving method thereof, shift register and display apparatus
CN108573673B (zh) 移位寄存器、驱动电路、显示装置
CN108573668B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US10146362B2 (en) Shift register unit, a shift register, a driving method, and an array substrate
KR101310004B1 (ko) 주사 신호선 구동 회로 및 그것을 구비한 표시 장치
CN107527587B (zh) 移位寄存器单元、栅极驱动电路及驱动方法、显示装置
WO2017206806A1 (zh) 移位寄存器电路及其驱动方法、栅线驱动电路和阵列基板
CN104616618B (zh) 移位寄存器单元、移位寄存器、显示面板及显示装置
WO2019242317A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN107123391B (zh) 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
US10388203B2 (en) GOA unit circuits, methods for driving the same, and GOA circuits
CN107301833B (zh) 栅极驱动单元和栅极驱动电路及其驱动方法、显示装置
CN104575430A (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US20170039978A1 (en) Shift register unit and driving method thereof, as well as array substrate gate drive device and display panel
CN104425035A (zh) 移位寄存器单元、移位寄存器及显示装置
CN103456259A (zh) 一种栅极驱动电路及栅线驱动方法、显示装置
CN109710113B (zh) 栅极驱动单元、栅极驱动电路及其驱动方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant