CN107123391B - 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置，包括：移位寄存器和若干个驱动信号输出模块，驱动信号输出模块与阵列基板上的栅线一一对应，各驱动信号输出模块均与第一电源端以及移位寄存器的信号输出端以连接，各驱动信号输出模块还与对应的驱动扫描信号线连接，驱动信号输出模块用于在移位寄存器的信号输出端所输出的信号的控制下，将对应的驱动扫描信号线中的驱动扫描信号或第一电源端提供的关闭电压输出至对应的栅线。本发明的技术方案能够实现利用一个移位寄存器来控制多条栅线的驱动，因而可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间。

Description

栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的栅极驱动电路中的每一级移位寄存器只能用于驱动一行栅线，故整个栅极驱动电路其中所需要设置的移位寄存器的数量较多，从而导致整个栅极驱动电路所占用空间较大，不利于窄边框的实现。
由此可见，如何有效减小栅极驱动电路的占用空间，是本领域技术人员亟需解决的技术问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。
为实现上述目的，本发明提供了一种栅极驱动单元，包括：移位寄存器和若干个驱动信号输出模块，所述驱动信号输出模块与阵列基板上的栅线一一对应，各所述驱动信号输出模块均与第一电源端以及所述移位寄存器的信号输出端以连接，各所述驱动信号输出模块还与对应的驱动扫描信号线连接，不同的所述驱动信号输出模块所连接的驱动扫描信号线不同，各驱动扫描信号线中的驱动扫描信号处于开启电压的时刻彼此错开；
所述驱动信号输出模块用于在所述移位寄存器的信号输出端所输出的信号的控制下，将对应的驱动扫描信号线中的驱动扫描信号或所述第一电源端提供的关闭电压输出至对应的所述栅线。
可选地，所述移位寄存器包括：预充复位模块、下拉节点控制模块、输出控制模块和输出复位模块，所述预充复位模块、所述下拉节点控制模块和所述输出控制模块连接于上拉节点，所述输出控制模块和输出复位模块连接于下拉节点；
其中，所述预充复位模块,用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对上拉节点进行预充电处理或复位处理；
所述输出控制模块，与第一时钟信号端连接，用于在上拉节点的电位的控制下将所述第一时钟信号端中的第一时钟信号发送至信号输出端；
所述下拉节点控制模块，与第二时钟信号端连接，用于在上拉节点的电位的控制下将第二时钟信号端中的第二时钟信号发送所述下拉节点；
输出复位模块，用于在下拉节点的电位的控制下，对信号输出端进行复位；
所述第一时钟信号与所述第二时钟信号的周期相同，且相位相差半个周期。
可选地，所述驱动信号输出模块包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，所述第一晶体管的第一极与对应的所述驱动扫描信号线连接，所述第一晶体管的第二极与对应的所述栅线连接；
所述第二晶体管的控制极与所述移位寄存器的信号输出端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与对应的所述栅线连接。
可选地，所述第一晶体管和第二晶体管中的一者为N型晶体管，另一者为P型晶体管。
可选地，所述驱动信号输出模块包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，所述第一晶体管的第一极与对应的所述驱动扫描信号线连接，所述第一晶体管的第二极与对应的所述栅线连接；
所述第二晶体管的控制极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与对应的所述栅线连接。
可选地，还包括：电压同步模块，所述电压同步模块包括：第四晶体管和第一电容；
所述第四晶体管的控制极与所述上拉节点连接，所述第四晶体管的第一极与第二电源端连接，所述第四晶体管的第二极与第一电容的第一端连接于电压同步节点；
所述第一电容的第二端与所述第一时钟信号端连接。
可选地，还包括：第五晶体管，所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述电压同步节点。
可选地，所述驱动信号输出模块包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，所述第一晶体管的第一极与对应的所述驱动扫描信号线连接，所述第一晶体管的第二极与对应的所述栅线连接；
所述第二晶体管的控制极与所述电压同步节点连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与对应的所述栅线连接。
可选地，所述驱动信号输出模块还包括：第三晶体管；
所述第三晶体管的控制极与所述第二时钟信号端连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与对应的所述栅线连接。
可选地，所述驱动信号输出模块的数量为2～8个。
可选地，所述驱动信号输出模块的数量为6个。
可选地，全部所述驱动信号输出模块呈列方向排布。
为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级联的栅极驱动单元，所述栅极驱动单元采用上述的栅极驱动单元；
每一级所述栅极驱动单元中的所述移位寄存器的所述信号输出端，与后一级所述栅极驱动单元中的所述移位寄存器的预充信号输入端连接；
每一级所述栅极驱动单元中的所述移位寄存器的所述信号输出端，与前一级所述栅极驱动单元中的所述移位寄存器的复位信号输入端连接。
为实现上述目的，本发明还提供了一种显示装置，包括：上述的栅极驱动电路。
为实现上述目的，本发明还提供了一种栅极驱动单元的驱动方法，所述栅极驱动单元采用上述的栅极驱动单元；该驱动方法包括：
所述移位寄存器的信号输出端输出工作电压，各驱动信号输出模块在所述工作电压的控制下将所连接驱动扫描信号线中的驱动扫描信号输入给对应的栅线；
所述移位寄存器的信号输出端输出非工作电压，各驱动信号输出模块在所述非工作电压的控制下将所述第一电源端提供的关闭电压输入给对应的所述栅线。
本发明具有以下有益效果：
本发明提供了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置，其中该栅极驱动单元包括：移位寄存器和若干个驱动信号输出模块，驱动信号输出模块与阵列基板上的栅线一一对应，各驱动信号输出模块均与第一电源端以及移位寄存器的信号输出端以连接，各驱动信号输出模块还与对应的驱动扫描信号线连接，不同的驱动信号输出模块所连接的驱动扫描信号线不同，各驱动扫描信号线中加载的驱动扫描信号处于开启电压的时刻彼此错开，驱动信号输出模块用于在移位寄存器的信号输出端所输出的信号的控制下，将对应的驱动扫描信号线中的驱动扫描信号或第一电源端提供的关闭电压输出至对应的栅线。本发明的技术方案能够实现利用一个移位寄存器来控制多条栅线的驱动，因此可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
附图说明
图1为本发明实施例一提供的一种栅极驱动单元的结构示意图
图2为本发明中的移位寄存器的一种结构示意图；
图3为本发明实施例二提供的一种栅极驱动单元的结构示意图，
图4为本发明提供的移位寄存单元的工作时序图；
图5为本发明实施例三提供的一种栅极驱动单元的结构示意图；
图6为本发明实施例四提供的一种栅极驱动单元的结构示意图；
图7为图6中移位寄存器和电压同步模块的结构示意图；
图8为本发明实施例五提供的一种栅极驱动单元的结构示意图；
图9为图8中移位寄存器和电压同步模块的结构示意图；
图10为本发明实施例六提供的一种栅极驱动电路的结构示意图；
图11为本发明实施例八提供的一种栅极驱动单元的驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置进行详细描述。
需要说明的是，在本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通；P型相反。
此外，在本发明中，当栅线所连接的像素单元内的晶体管为N型晶体管时，则用于驱动栅线的驱动电压为高电平电压，用于复位栅线的关闭电压为低电平电压。当栅线所连接的像素单元内的晶体管为P型晶体管时，则用于驱动栅线的驱动电压为低电平电压，用于复位栅线的关闭电压为高电平电压。在下述各实施例中，以栅线所连接的像素单元内的晶体管为N型晶体管为例进行示例型描述。
实施例一
图1为本发明实施例一提供的一种栅极驱动单元的结构示意图，如图1所示，该栅极驱动单元包括：移位寄存器SR和若干个驱动信号输出模块5，驱动信号输出模块5与阵列基板上的栅线GATE1～GATE6一一对应，各驱动信号输出模块5均与第一电源端以及移位寄存器SR的信号输出端OUTPUT连接，各驱动信号输出模块5还与对应的驱动扫描信号线CH1～CH6连接，不同的驱动信号输出模块5所连接的驱动扫描信号线CH1～CH6不同，各驱动扫描信号线CH1～CH6中加载的驱动扫描信号处于开启电压的时刻彼此错开，驱动信号输出模块5用于在移位寄存器SR的信号输出端OUTPUT所输出的信号的控制下，将对应的驱动扫描信号线CH1～CH6中的驱动扫描信号或第一电源端提供的关闭电压输出至对应的栅线GATE1～GATE6。
与现有技术中移位寄存器SR的信号输出端OUTPUT直接与对应的一条栅线GATE1～GATE6连接，移位寄存器SR的信号输出端OUTPUT所输出的信号作为栅线GATE1～GATE6的驱动信号的技术方案不同的是，本发明中移位寄存器SR的输出端与若干个驱动信号输出模块5，移位寄存器SR的信号输出端OUTPUT所输出的信号用作控制各驱动信号输出模块5进行工作的控制信号，各驱动信号输出模块5在移位寄存器SR的信号输出端OUTPUT所输出的控制信号的控制下，将对应的驱动扫描信号线CH1～CH6中的驱动扫描信号或第一电源端提供的关闭电压输出至对应的栅线GATE1～GATE6，以实现对栅线GATE1～GATE6的驱动和复位。
具体地，当移位寄存器SR的信号输出端OUTPUT输出工作电压(现有技术中移位寄存器SR所输出的、用于驱动栅线GATE1～GATE6的电压)时，各驱动信号输出模块5在工作电压的控制下将所连接驱动扫描信号线CH1～CH6中的驱动扫描信号输入给对应的栅线GATE1～GATE6，以实现对栅线GATE1～GATE6的驱动。
当移位寄存器SR的信号输出端OUTPUT输出非工作电压时，各驱动信号输出模块5在非工作电压的控制下将第一电源端提供的关闭电压输入给对应的栅线GATE1～GATE6，以实现对栅线GATE1～GATE6的复位。
由此可见，在本发明提供的栅极驱动单元中，利用一个移位寄存器SR可实现对多条栅线GATE1～GATE6的驱动，因此可大大减小栅极驱动电路中移位寄存器SR的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
在实际应用中，显示面板中的各条栅线GATE1～GATE6均沿行方向延伸，各条数据线均沿列方向延伸。本实施例中优选地，全部驱动信号输出模块5呈列方向排布。此时可大大减小栅极驱动单元在行方向上的宽度，有利于显示面板的进一步窄边框化。
在实际应用中，当显示面板中栅线的数量一定时，栅极驱动单元中的驱动信号输出模块5的数量越多，则栅极驱动电路中所需要的栅极驱动单元数量越少，栅极驱动电路中移位寄存器SR的数量越少。相应地，栅极驱动电路的尺寸越小。然而，此时需要设置的驱动扫描信号线的数量相应增多，对用于向各条驱动扫描信号线输入驱动扫描信号的控制芯片(未示出)的处理能力要求越高，控制芯片所需的成本增大。
考虑到上述因素，本实施例中可选地，栅极驱动单元中的驱动信号输出模块5的数量为2～8个。优选地，驱动信号输出模块5的数量为6个，此时可在减小栅极驱动电路的尺寸的同时保证控制芯片的成本不会过大。
图2为本发明中的移位寄存器的一种结构示意图，如图2所示，该移位寄存器SR包括：预充复位模块1、下拉节点控制模块2、输出控制模块3和输出复位模块4，预充复位模块1、下拉节点控制模块2和输出控制模块3连接于上拉节点PU，输出控制模块3和输出复位模块4连接于下拉节点PD。
其中，预充复位模块1用于在预充信号输入端INPUT所输入的预充信号和复位信号输入端RESET所输入的复位信号的控制下，对上拉节点PU进行预充电处理或复位处理。
输出控制模块3与第一时钟信号端CLK1连接，用于在上拉节点PU的电位的控制下将第一时钟信号端CLK1中的第一时钟信号发送至信号输出端OUTPUT。
下拉节点PD控制模块2与第二时钟信号端CLK2连接，用于在上拉节点PU的电位的控制下将第二时钟信号端CLK2中的第二时钟信号发送下拉节点PD。
输出复位模块4用于在下拉节点PD的电位的控制下，对信号输出端OUTPUT进行复位。
第一时钟信号与第二时钟信号的周期相同，且相位相差半个周期。
图3为本发明实施例二提供的一种栅极驱动单元的结构示意图，如图3所示，该栅极驱动单元为上述实施例一中的栅极驱动单元的具体化方案，可选地，驱动信号输出模块5包括：第一晶体管T1和第二晶体管T2；第一晶体管T1的控制极与移位寄存器SR的信号输出端OUTPUT连接，第一晶体管T1的第一极与对应的驱动扫描信号线CH1～CH6连接，第一晶体管T1的第二极与对应的栅线GATE1～GATE6连接；第二晶体管T2的控制极与移位寄存器SR的信号输出端OUTPUT连接，第二晶体管T2的第一极与第一电源端连接，第二晶体管T2的第二极与对应的栅线GATE1～GATE6连接。
下面以驱动信号输出模块5的数量为6个，驱动扫描信号线CH1～CH6的数量为6条，第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管，信号输出端OUTPUT所输出的工作电压为高电平电压，非工作电压为低电平电压为例，进行示例性描述。
图4为本发明提供的移位寄存单元的工作时序图，如图4所示，该移位寄存单元的工作过程包括四个阶段：预充阶段、输出阶段、复位阶段和持续阶段。
在预充阶段时，移位寄存器SR中的预充复位模块1在预充信号输入端INPUT所输入的预充信号的控制下，对上拉节点PU进行预充电处理，上拉节点PU的电位被拉高。输出控制模块3在上拉节点PU的电位的控制下将第一时钟信号端CLK1中的第一时钟信号发送至信号输出端OUTPUT。由于第一时钟信号处于低电平，则移位寄存器SR的信号输出端OUTPUT输出低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止，第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6。
在输出阶段时，第一时钟信号端CLK1中的第一时钟信号跳变为高电平，移位寄存器SR的信号输出端OUTPUT输出高电平。在此过程中，上拉节点PU的电压也被进一步拉高。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出高电平，则第一晶体管T1导通，第二晶体管T2截止，驱动扫描信号线CH1～CH6中的驱动扫描信号通过第一晶体管T1输入至对应的栅线GATE1～GATE6。
由于各驱动扫描信号线CH1～CH6中的驱动扫描信号处于驱动电压(高电平电位)的时刻彼此错开，因此各驱动信号输出模块5会逐个的向对应的栅线GATE1～GATE6输入该驱动电压，以实现对栅线GATE1～GATE6的逐条驱动。
以图4所示情况为例，整个驱动阶段划分为了6个子阶段，在第一个子阶段中，与驱动扫描信号线CH1连接的驱动信号输出模块5将驱动电压输入至对应的第一行栅线GATE1；在第二个子阶段中，与驱动扫描信号线CH2连接的驱动信号输出模块5将驱动电压输入至对应的第二行栅线GATE2……直到第6行栅线GATE6完成驱动。
需要说明的是，在各行栅线GATE1～GATE6在完成驱动后，由于驱动扫描信号线CH1～CH6中的驱动扫描信号会变为低电平，则栅线GATE1～GATE6中的电压也会变为低电平。即在输出阶段结束时，各栅线GATE1～GATE6中的电压为关闭电压。
在复位阶段时，预充复位模块1在复位信号输入端RESET所输入的复位信号的控制下，对上拉节点PU进行复位处理。下拉节点PD控制模块2在上拉节点PU的电位的控制下将第二时钟信号端CLK2中的第二时钟信号发送下拉节点PD。由于此时第二时钟信号处于高电平，则下拉节点PD处于高电平，输出复位模块4在下拉节点PD的电位的控制下对信号输出端OUTPUT进行复位。此时，移位寄存器SR的信号输出端OUTPUT输出低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止，第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6，以对各栅线GATE1～GATE6进行复位。
在持续阶段时，由于上拉节点PU的电位持续低电平，则移位寄存器SR的信号输出端OUTPUT输出低电平，各驱动信号输出模块5中的第一晶体管T1维持截止，第二晶体管T2维持导通，关闭电压通过第二晶体管T2持续输入至栅线GATE1～GATE6，以维持栅线GATE1～GATE6中的电压为关闭电压。
本领域技术人员应该知晓的是，在本实施例中，当栅线GATE1～GATE6所连接的像素单元内的晶体管为P型晶体管时，则第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管，具体情况此处不再赘述。
通过上述内容可见，本发明的技术方案利用一个移位寄存器可实现对多条栅线的驱动，因此可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
图5为本发明实施例三提供的一种栅极驱动单元的结构示意图，如图5所示，与上述实施例一中驱动信号输出模块5内的第一晶体管T1的控制极和第二晶体管T2的控制极均与移位寄存器SR的信号输出端OUTPUT不同的是，本实施例中的第一晶体管T1的控制极与移位寄存器SR的信号输出端OUTPUT连接，第二晶体管T2的控制极与第二时钟信号端CLK2连接。
本实施例中的第一晶体管T1和第二晶体管T2同时为N型晶体管或同时为P型晶体管。
下面以第一晶体管T1和第二晶体管T2均为N型晶体管为例进行描述。图5所示栅极驱动单元的工作时序图可参见图4中所示，对于移位寄存器SR在各阶段的工作过程可参见上述实施例一中相应内容，此处不再赘述，下面仅对各驱动信号输出模块5的工作过程进行详细描述。
在预充阶段时，移位寄存器SR的信号输出端OUTPUT输出低电平，第二时钟信号端CLK2中的第二时钟信号为高电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于第二时钟信号为高电平，则第二晶体管T2导通；此时，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6。
在输出阶段时，移位寄存器SR的信号输出端OUTPUT输出高电平，第二时钟信号端CLK2中的第二时钟信号为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出高电平，则第一晶体管T1导通；由于第二时钟信号为低电平，则第二晶体管T2截止；此时，各驱动信号输出模块5向对应的栅线GATE1～GATE6输入驱动扫描信号，又由于各驱动扫描信号线CH1～CH6中的驱动扫描信号处于驱动电压(高电平电位)的时刻彼此错开，因此各驱动信号输出模块5会逐个的向对应的栅线GATE1～GATE6输入该驱动电压，以实现对栅线GATE1～GATE6的逐条驱动。
需要说明的是，在各行栅线GATE1～GATE6在完成驱动后，由于驱动扫描信号线CH1～CH6中的驱动扫描信号会变为低电平，则栅线GATE1～GATE6中的电压也会变为低电平。即在输出阶段结束时，各栅线GATE1～GATE6中的电压为关闭电压。
在复位阶段时，移位寄存器SR的信号输出端OUTPUT输出低电平，第二时钟信号端CLK2中的第二时钟信号为高电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；由于第二时钟信号为高电平，则第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6，以对各栅线GATE1～GATE6进行复位。
在持续阶段时，该持续阶段包括交替进行的第一持续子阶段和第二持续子阶段。
在第一持续子阶段中，移位寄存器SR的信号输出端OUTPUT输出低电平，第二时钟信号端CLK2中的第二时钟信号为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；由于第二时钟信号为低电平，则第二晶体管T2截止，栅线GATE1～GATE6处于浮接(floating)状态，栅线GATE1～GATE6中的电压维持前一阶段的关闭电压。
在第二持续子阶段中，移位寄存器SR的信号输出端OUTPUT输出低电平，第二时钟信号端CLK2中的第二时钟信号为高电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；由于第二时钟信号为高电平，则第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6，以维持各栅线GATE1～GATE6上的电压为关闭电压。
需要说明的是，在上述第一持续子阶段过程中，由于栅线GATE1～GATE6处于浮接状态，则栅线GATE1～GATE6上的电压容易发生偏移。通过在第二持续子阶段中将第一电源端提供的关闭电压写入至栅线GATE1～GATE6中，从而可对栅线GATE1～GATE6中关闭电压的偏移及时进行修正。
在整个持续阶段中，第一持续子阶段和第二持续子阶段交替进行，可有效维持栅线GATE1～GATE6中的电位为关闭电压。
图6为本发明实施例四提供的一种栅极驱动单元的结构示意图，图7为图6中移位寄存器SR和电压同步模块6的结构示意图，如图6和图7所示，与上述实施例一～实施例三中不同的是，本实施例提供的栅极驱动单元还包括：电压同步模块6，电压同步模块6包括：第四晶体管和第一电容C1；第四晶体管的控制极与上拉节点PU连接，第四晶体管的第一极与第二电源端连接，第四晶体管的第二极与第一电容C1的第一端连接于电压同步节点A；第一电容C1的第二端与第一时钟信号端CLK1连接。
本实施例中，第二电源端提供低电平电压Vgl。
此时，驱动信号输出模块5包括：第一晶体管T1和第二晶体管T2；第一晶体管T1的控制极与移位寄存器SR的信号输出端OUTPUT连接，第一晶体管T1的第一极与对应的驱动扫描信号线CH1～CH6连接，第一晶体管T1的第二极与对应的栅线GATE1～GATE6连接；第二晶体管T2的控制极与电压同步节点A连接，第二晶体管T2的第一极与第一电源端连接，第二晶体管T2的第二极与对应的栅线GATE1～GATE6连接。
在本实施例中，第一晶体管T1和第二晶体管T2同时为N型晶体管或同时为P型晶体管。
下面以第一晶体管T1、第二晶体管T2、第四晶体管均为N型晶体管为例进行描述，图6所示栅极驱动单元的工作时序图可参见图4中所示，对于移位寄存器SR在各阶段的工作过程可参见上述实施例二中相应内容，此处不再赘述，下面仅对各驱动信号输出模块5的工作过程进行详细描述。
在预充阶段时，移位寄存器SR的信号输出端OUTPUT输出低电平。与此同时，由于上拉节点PU的电位为高电平，则第四晶体管导通，第二电源端输出的低电平电压写入至电压同步节点A，即电压同步节点A的电位为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；此时，栅线GATE1～GATE6处于浮接状态，栅线GATE1～GATE6中的电压维持前一阶段的关闭电压。
在输出阶段时，移位寄存器SR的信号输出端OUTPUT输出高电平。与此同时，由于上拉节点PU的电位为高电平，则第四晶体管维持导通，电压同步节点A的电位维持低电平状态。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出高电平，则第一晶体管T1导通；由于电压同步节点A的电位处于低电平，则第二晶体管T2截止；此时，各驱动信号输出模块5向对应的栅线GATE1～GATE6输入驱动扫描信号，又由于各驱动扫描信号线CH1～CH6中的驱动扫描信号处于驱动电压(高电平电位)的时刻彼此错开，因此各驱动信号输出模块5会逐个的向对应的栅线GATE1～GATE6输入该驱动电压，以实现对栅线GATE1～GATE6的逐条驱动。
需要说明的是，在各行栅线GATE1～GATE6在完成驱动后，由于驱动扫描信号线CH1～CH6中的驱动扫描信号会变为低电平，则栅线GATE1～GATE6中的电压也会变为低电平，即在输出阶段结束时，各栅线GATE1～GATE6中的电压为关闭电压。
此外，在输出阶段结束时，第一电容C1的第一端为低电平电位，第一电容C1的第二端为高电平电位(第一时钟信号为高电平状态)。
在复位阶段时，移位寄存器SR的信号输出端OUTPUT输出低电平。与此同时，由于上拉节点PU的电位为低电平，则第四晶体管截止，此时电压同步节点A处于浮接状态。
需要说明的是，由于第一时钟信号由高电平状态跳变为低电平状态，则在电容的自举作用下会使得电压同步节点A的电位瞬间从低电平状态跳变至更低的状态。然而，由于第四晶体管的栅极电压(上拉节点PU的电压)远大于漏极电压(电压同步节点A的电压)，则第四晶体管会再次导通，第二电源端对电压同步节点A进行充电，直至电压同步节点A的电压等于上拉节点PU的电压与第四晶体管的阈值电压之差。此时，电压同步节点A的电压近似为Vgl，即电压同步节点A的电位处于低电平。
本实施例中，为避免出现由于复位阶段时间过短而导致电压同步节点A的电位无法从更低电平状态上升至低电平状态的问题(第二电源端通过第四晶体管对电压同步节点A进行充电的时间过短，电压同步节点A的电压达不到Vgl)，本实施例中优选地，电压同步模块6还包括：第五晶体管T5，第五晶体管T5的控制极与第二时钟信号端CLK2连接，第五晶体管T5的第一极与第二电源端连接，第五晶体管T5的第二极与电压同步节点A。
由于在复位阶段时，第二时钟信号端CLK2中的第二时钟信号为高电平，则第五晶体管T5导通，电压同步节点A与第二电源端连接，从而能保证电压同步节点A在复位阶段时维持在Vgl。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；此时，各栅线GATE1～GATE6处于浮接状态，各栅线GATE1～GATE6中的电压维持前一阶段的关闭电压。
需要说明的是，在复位阶段结束时，第一电容C1的第一端为低电平电位，第一电容C1的第二端为低电平电位(第一时钟信号为低电平状态)。
在持续阶段时，该持续阶段包括交替进行的第一持续子阶段和第二持续子阶段。
在第一持续子阶段中，移位寄存器SR的信号输出端OUTPUT输出低电平。与此同时，由于第一时钟信号端CLK1中的第一时钟信号为由低电平跳变为高电平，则第一电容C1的第二端为由低电平电位跳变至高电平电位；又因为第四晶体管截止，则第一电容C1的第一端处于浮接状态，在第一电容C1的自举作用下，第一电容C1的第一端由低电平电位跳变至高电平电位，即电压同步节点A的电位处于高电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为高电平，则第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6，以维持各栅线GATE1～GATE6上的电压为关闭电压。
在第二持续子阶段中，移位寄存器SR的信号输出端OUTPUT输出低电平。与此同时，由于第一时钟信号端CLK1中的第一时钟信号为由高电平跳变为低电平，则第一电容C1的第二端为由高电平电位跳变至低电平电位；又因为第四晶体管截止，则第一电容C1的第一端处于浮接状态，在第一电容C1的自举作用下，第一电容C1的第一端由高电平电位跳变至低电平电位，即电压同步节点A的电位处于低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；此时，各栅线GATE1～GATE6处于浮接状态，各栅线GATE1～GATE6中的电压维持前一阶段的关闭电压。
需要说明的是，在上述第二持续子阶段过程中，由于栅线GATE1～GATE6处于浮接状态，则栅线GATE1～GATE6上的电压容易发生偏移。此后，通过在第一持续子阶段中将第一电源端提供的关闭电压写入至栅线GATE1～GATE6中，从而可对栅线GATE1～GATE6中关闭电压的偏移及时进行修正。
图8为本发明实施例五提供的一种栅极驱动单元的结构示意图，图9为图8中移位寄存器和电压同步模块的结构示意图，如图8和图9所示，本实施例为上述实施例四的一种改进。具体地，本实施例中的驱动信号输出模块5不但包括上述实施例四中的第一晶体管T1和第二晶体管T2，还包括：第三晶体管T3。
其中，第三晶体管T3的控制极与第二时钟信号端CLK2连接，第三晶体管T3的第一极与第一电源端连接，第三晶体管T3的第二极与对应的栅线GATE1～GATE6连接。
此外，可选地，作为本实施例中移位寄存器SR的一种具体结构。
预充复位模块1包括：第六晶体管T6和第七晶体管T7。
第六晶体管T6的控制极和第一极均与预充信号输入端INPUT连接，第二极与上拉节点PU连接。
第七晶体管T7的控制极与复位信号输入端RESET连接，第一极与上拉节点PU连接，第二极与第三电源端连接。
下拉节点PD控制模块2包括：第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12。
第八晶体管T8的控制极和第一极均与第二时钟信号输入端连接，第二极与第九晶体管T9的控制极和第十晶体管T10的第一极均连接。
第九晶体管T9的第一极与第二时钟信号输入端连接，第二极与下拉节点PD连接。
第十晶体管T10的控制极与上拉节点PU连接，第二极与第三电源端连接。
第十一晶体管T11的控制极与上拉节点PU连接，第一极与下拉节点PD连接，第二极与第三电源端连接。
第十二晶体管T12的控制极与下拉节点PD连接，第一极与上拉节点PU连接，第二极与第三电源端连接。
输出控制模块3包括：第二电容C2和第十三晶体管T13。
第二电容C2的第一端与上拉节点PU连接，第二端与信号输出端OUTPUT和第十三晶体管T13的第二极连接。
第十三晶体管T13的控制极与上拉节点PU连接，第一极与第一时钟信号输出端OUTPUT连接。
输出复位模块4包括：第十四晶体管T14、第十五晶体管T15和第十六晶体管T16。
第十四晶体管T14的控制极与第二时钟信号端CLK2连接，第一极与信号输出端OUTPUT连接，第二极与第三电源端连接；
第十五晶体管T15的控制极与下拉节点PD连接，第一极与信号输出端OUTPUT连接，第二极与第三电源端连接；
第十六晶体管T16的控制极与复位信号输入端RESET连接，第一极与信号输出端OUTPUT连接，第二极与第三电源端连接。
其中，第三电源端用于提供低电平电压Vss。
下面以栅极驱动单元中的各晶体管(第一晶体管T1～第十六晶体管T16)均为N型晶体管为例，对本实施例提供的栅极驱动单元的工作过程进行详细描述，其工作时序可参见图4中所示。
需要说明的是，上述栅极驱动单元中的各晶体管均为N型晶体管的情况为本发明中的优选方案，此时第一晶体管T1～第十六晶体管T16可通过相同的薄膜晶体管工艺同时进行制备。
该栅极驱动单元的工作过程包括四个阶段：预充阶段、输出阶段、复位阶段和持续阶段。
在预充阶段时，预充信号输入端INPUT所输入的预充信号为高电平，复位信号输入端RESET所输入的复位信号为低电平，则第六晶体管T6导通，第七晶体管T7截止，预充信号通过第六晶体管T6来对上拉节点PU进行预充电，上拉节点PU的电位被拉高。
由于上拉节点PU的电位为高电平，则第十一晶体管T11导通，第三电源端通过第十一晶体管T11来对下拉节点PD进行充电，下拉节点PD的电压为Vss。由于下拉节点PD的电位为低电平，则第十二晶体管T12、第十四晶体管T14、第十五晶体管T15和第十六晶体管T16均截止。
与此同时，由于上拉节点PU的电位为高电平，则第十三晶体管T13导通，第一时钟信号端CLK1通过第十三晶体管T13将第一时钟信号输入给信号输出端OUTPUT。又由于第一时钟信号为低电平，则信号输出端OUTPUT输出低电平。
此外，由于上拉节点PU的电位为高电平，则第四晶体管导通，第二电源端输出的低电平电压写入至电压同步节点A，即电压同步节点A的电位为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；与此同时，第二时钟信号端CLK2提供的第二时钟信号为高电平，则第三晶体管T3导通。
由于第三晶体管T3导通，则第一电源端提供的关闭电压通过第三晶体管T3输入至栅线GATE1～GATE6。
在输出阶段时，预充信号输入端INPUT所输入的预充信号为低电平，复位信号输入端RESET所输入的复位信号为低电平，则第六晶体管T6和第七晶体管T7均截止，上拉节点PU处于浮接状态。
第一时钟信号端CLK1通过第十三晶体管T13持续将第一时钟信号输入给信号输出端OUTPUT。但由于第一时钟信号由低电平跳变为高电平，则信号输出端OUTPUT输出高电平。
需要说明的是，由于上拉节点PU处于浮接状态，则在第二电容C2的自举作用下，上拉节点PU的电位会上升至更高位置。
此外，由于第四晶体管持续导通，则电压同步节点A的电位维持为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出高电平，则第一晶体管T1导通止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；与此同时，第二时钟信号端CLK2提供的第二时钟信号为低电平，则第三晶体管T3截止。
此时，各驱动信号输出模块5向对应的栅线GATE1～GATE6输入驱动扫描信号，又由于各驱动扫描信号线CH1～CH6中的驱动扫描信号处于驱动电压(高电平电位)的时刻彼此错开，因此各驱动信号输出模块5会逐个的向对应的栅线GATE1～GATE6输入该驱动电压，以实现对栅线GATE1～GATE6的逐条驱动。
需要说明的是，在各行栅线GATE1～GATE6在完成驱动后，由于驱动扫描信号线CH1～CH6中的驱动扫描信号会变为低电平，则栅线GATE1～GATE6中的电压也会变为低电平，即在输出阶段结束时，各栅线GATE1～GATE6中的电压为关闭电压。
此外，在输出阶段结束时，第一电容C1的第一端为低电平电位，第一电容C1的第二端为高电平电位(第一时钟信号为高电平状态)
在复位阶段时，预充信号输入端INPUT所输入的预充信号为低电平，复位信号输入端RESET所输入的复位信号为高电平，则第六晶体管T6截止，第七晶体管T7均导通。
第三电源端提供的低电平电压Vss写入至上拉节点PU，上拉节点PU的电位为低电平，此时，第四晶体管、第十晶体管T10、第十一晶体管T11、第十三晶体管T13均截止。
由于第二时钟信号端CLK2提供的第二时钟信号为高电平，则第八晶体管T8导通。相应地，第九晶体管T9也导通。第二时钟信号通过第九晶体管T9对下拉节点PD进行充电，下拉节点PD的电位变为高电平，此时十五晶体管导通，第三电源端提供的低电平电压Vss通过第十五晶体管T15写入至信号输出端OUTPUT，信号输出端OUTPUT输出低电平。
需要说明的是，在下拉节点PD的控制下，第十二晶体管T12导通，通过第十二晶体管T12可对上拉节点PU的进行降噪。第十四晶体管T14在第二时钟信号的控制下导通，第十六晶体管T16在复位信号的控制下导通，通过第十四晶体管T14和第十六晶体管T16可对信号输出端OUTPUT进行降噪。
与此同时，由于第二时钟信号为高电平，则第五晶体管T5导通，第二电源端对电压同步节点A进行充电，电压同步节点A的电位为低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；又由于电压同步节点A的电位为低电平，则第二晶体管T2截止；与此同时，第二时钟信号为高电平，则第三晶体管T3导通。
由于第三晶体管T3导通，则第一电源端提供的关闭电压通过第三晶体管T3输入至栅线GATE1～GATE6。
需要说明的是，在复位阶段结束时，第一电容C1的第一端和第二端的电位均为低电平。
在持续阶段时，预充信号输入端INPUT所输入的预充信号为低电平，复位信号输入端RESET所输入的复位信号为低电平，则第六晶体管T6和第七晶体管T7均截止。上拉节点PU维持低电平，下拉节点PD维持高电平，第十五晶体管T15持续导通，信号输出端OUTPUT持续输出低电平。
持续阶段具体包括交替进行的第一持续子阶段和第二持续子阶段。
在第一持续子阶段时，由于第二时钟信号为低电平，则第五晶体管T5截止，又由于第四晶体管也截止，则第一电容C1的第一端处于浮接状态。与此同时，由于第一时钟信号端CLK1中的第一时钟信号为由低电平跳变为高电平，则第一电容C1的第二端为由低电平电位跳变至高电平电位；在第一电容C1的自举作用下，第一电容C1的第一端由低电平电位跳变至高电平电位，即电压同步节点A的电位处于高电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；由于第二时钟信号处于低电平，则第三晶体管T3截止。与此同时，又由于电压同步节点A的电位为高电平，则第二晶体管T2导通，第一电源端提供的关闭电压通过第二晶体管T2输入至栅线GATE1～GATE6，以维持各栅线GATE1～GATE6上的电压为关闭电压。
在第二持续子阶段时，由于第二时钟信号为高电平，则第五晶体管T5导通，此时第二电源端通过第五晶体对电压同步节点A进行充电，电压同步节点A的电位被处于低电平。
在各驱动信号输出模块5中，由于移位寄存器SR的信号输出端OUTPUT输出低电平，则第一晶体管T1截止；由于电压同步节点A的电位为低电平，则第二晶体管T2截止；与此同时，由于第二时钟信号为高电平，则第三晶体管T3导通，第一电源端提供的关闭电压通过第三晶体管T3输入至栅线GATE1～GATE6，以维持各栅线GATE1～GATE6上的电压为关闭电压。
由此可见，在整个持续阶段中，第二晶体管T2和第三晶体管T3交替将第一电源端提供的关闭电压输入至各栅线GATE1～GATE6，以维持各栅线GATE1～GATE6上的电压为关闭电压，从而防止栅线GATE1～GATE6上的电压出现偏移。
本发明实施例一～实施例五提供的栅极驱动单元，能够实现利用一个移位寄存器来控制多条栅线的驱动，因此可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
需要说明的是，在上述实施例一～实施例五中所示的移位寄存器的结构仅起到示例性作用，其不会对本发明的技术方案产生限制。
图9为本发明实施例六提供的一种栅极驱动电路的结构示意图，如图9所示，该栅极驱动电路包括若干个级联的栅极驱动单元，其中，该栅极驱动单元采用上述实施例一～实施例五中任一提供的栅极驱动单元，该栅极驱动单元的具体结构可参见上述实施例一～实施例五中的描述，此处不再赘述。
在本实施例中，前一级栅极驱动单元中的移位寄存器SR_n的信号输出端OUTPUT，与后一级栅极驱动单元中的移位寄存器SR_n+1的预充信号输入端INPUT连接；后一级栅极驱动单元中的移位寄存器SR_n+1的信号输出端OUTPUT，与前一级栅极驱动单元中的移位寄存器SR_n的复位信号输入端RESET连接。
本发明实施六提供了一种栅极驱动电路，该栅极驱动电路中的一个移位寄存器可用来控制多条栅线的驱动，因此可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
本发明实施例七提供了一种显示装置，该显示装置包括栅极驱动电路，该栅极驱动电路采用上述实施例六提供的栅极驱动电路，具体地内容可参见上述实施例六的描述，此处不再赘述。
图10为本发明实施例八提供的一种栅极驱动单元的驱动方法的流程图，如图10所示，该该栅极驱动单元为上述实施例一～实施例五所提供的栅极驱动单元，具体描述可参见上述实施例一～实施例五中的相应内容，该栅极驱动单元的驱动方法包括：
步骤S1、移位寄存器的信号输出端输出工作电压，各驱动信号输出模块在工作电压的控制下将所连接驱动扫描信号线中的驱动扫描信号输入给对应的栅线。
对于上述步骤S1的具体描述可参见前述实施例二～实施例五中对“输出阶段”的相应描述。
步骤S2、移位寄存器的信号输出端输出非工作电压，各驱动信号输出模块在非工作电压的控制下将第一电源端提供的关闭电压输入给对应的栅线。
对于上述步骤S2的具体描述可参见前述实施例二～实施例五中对“预充阶段”“复位阶段”“持续阶段”的相应描述。
本发明实施例八提供了一种栅极驱动单元的驱动方法，在该驱动方法中，通过利用一个移位寄存器来控制多条栅线的驱动，因此可大大减小栅极驱动电路中移位寄存器的数量，从而有效减小栅极驱动电路的占用空间，有利于显示面板的窄边框化。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种栅极驱动单元，其特征在于，包括：移位寄存器和若干个驱动信号输出模块，所述驱动信号输出模块与阵列基板上的栅线一一对应，各所述驱动信号输出模块均与第一电源端以及所述移位寄存器的信号输出端以连接，各所述驱动信号输出模块还与对应的驱动扫描信号线连接，不同的所述驱动信号输出模块所连接的驱动扫描信号线不同，各驱动扫描信号线中的驱动扫描信号处于开启电压的时刻彼此错开；
所述驱动信号输出模块用于在所述移位寄存器的信号输出端所输出的信号的控制下，将对应的驱动扫描信号线中的驱动扫描信号或所述第一电源端提供的关闭电压输出至对应的所述栅线；
所述移位寄存器包括：预充复位模块、下拉节点控制模块、输出控制模块和输出复位模块，所述预充复位模块、所述下拉节点控制模块和所述输出控制模块连接于上拉节点，所述输出控制模块和输出复位模块连接于下拉节点；
其中，所述预充复位模块,用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对上拉节点进行预充电处理或复位处理；
所述输出控制模块，与第一时钟信号端连接，用于在上拉节点的电位的控制下将所述第一时钟信号端中的第一时钟信号发送至信号输出端；
所述下拉节点控制模块，与第二时钟信号端连接，用于在上拉节点的电位的控制下将第二时钟信号端中的第二时钟信号发送所述下拉节点；
输出复位模块，用于在下拉节点的电位的控制下，对信号输出端进行复位；
所述第一时钟信号与所述第二时钟信号的周期相同，且相位相差半个周期；
所述驱动信号输出模块包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，所述第一晶体管的第一极与对应的所述驱动扫描信号线连接，所述第一晶体管的第二极与对应的所述栅线连接；
所述第二晶体管的控制极与所述第二时钟信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与对应的所述栅线连接。
2.根据权利要求1所述的栅极驱动单元，其特征在于，所述驱动信号输出模块的数量为2～8个。
3.根据权利要求1所述的栅极驱动单元，其特征在于，所述驱动信号输出模块的数量为6个。
4.根据权利要求1所述的栅极驱动单元，其特征在于，全部所述驱动信号输出模块呈列方向排布。
5.一种栅极驱动单元，其特征在于，包括：移位寄存器和若干个驱动信号输出模块，所述驱动信号输出模块与阵列基板上的栅线一一对应，各所述驱动信号输出模块均与第一电源端以及所述移位寄存器的信号输出端以连接，各所述驱动信号输出模块还与对应的驱动扫描信号线连接，不同的所述驱动信号输出模块所连接的驱动扫描信号线不同，各驱动扫描信号线中的驱动扫描信号处于开启电压的时刻彼此错开；
所述驱动信号输出模块用于在所述移位寄存器的信号输出端所输出的信号的控制下，将对应的驱动扫描信号线中的驱动扫描信号或所述第一电源端提供的关闭电压输出至对应的所述栅线；
所述移位寄存器包括：预充复位模块、下拉节点控制模块、输出控制模块和输出复位模块，所述预充复位模块、所述下拉节点控制模块和所述输出控制模块连接于上拉节点，所述输出控制模块和输出复位模块连接于下拉节点；
其中，所述预充复位模块,用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对上拉节点进行预充电处理或复位处理；
所述输出控制模块，与第一时钟信号端连接，用于在上拉节点的电位的控制下将所述第一时钟信号端中的第一时钟信号发送至信号输出端；
所述下拉节点控制模块，与第二时钟信号端连接，用于在上拉节点的电位的控制下将第二时钟信号端中的第二时钟信号发送所述下拉节点；
输出复位模块，用于在下拉节点的电位的控制下，对信号输出端进行复位；
所述第一时钟信号与所述第二时钟信号的周期相同，且相位相差半个周期；
所述栅极驱动单元还包括：电压同步模块，所述电压同步模块包括：第四晶体管和第一电容；
所述第四晶体管的控制极与所述上拉节点连接，所述第四晶体管的第一极与第二电源端连接，所述第四晶体管的第二极与第一电容的第一端连接于电压同步节点；
所述第一电容的第二端与所述第一时钟信号端连接。
6.根据权利要求5所述的栅极驱动单元，其特征在于，还包括：第五晶体管，所述第五晶体管的控制极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述电压同步节点。
7.根据权利要求5所述的栅极驱动单元，其特征在于，所述驱动信号输出模块包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述移位寄存器的信号输出端连接，所述第一晶体管的第一极与对应的所述驱动扫描信号线连接，所述第一晶体管的第二极与对应的所述栅线连接；
所述第二晶体管的控制极与所述电压同步节点连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与对应的所述栅线连接。
8.根据权利要求7所述的栅极驱动单元，其特征在于，所述驱动信号输出模块还包括：第三晶体管；
所述第三晶体管的控制极与所述第二时钟信号端连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与对应的所述栅线连接。
9.根据权利要求6所述的栅极驱动单元，其特征在于，所述驱动信号输出模块的数量为2～8个。
10.根据权利要求6所述的栅极驱动单元，其特征在于，所述驱动信号输出模块的数量为6个。
11.根据权利要求6所述的栅极驱动单元，其特征在于，全部所述驱动信号输出模块呈列方向排布。
12.一种栅极驱动电路，其特征在于，包括：若干个级联的栅极驱动单元，所述栅极驱动单元采用上述权利要求1至11中任一所述的栅极驱动单元；
每一级所述栅极驱动单元中的所述移位寄存器的所述信号输出端，与后一级所述栅极驱动单元中的所述移位寄存器的预充信号输入端连接；
每一级所述栅极驱动单元中的所述移位寄存器的所述信号输出端，与前一级所述栅极驱动单元中的所述移位寄存器的复位信号输入端连接。
13.一种显示装置，其特征在于，包括：如上述权利要求12所述的栅极驱动电路。
14.一种栅极驱动单元的驱动方法，其特征在于，所述栅极驱动单元采用上述权利要求1至11中任一所述的栅极驱动单元；该驱动方法包括：
所述移位寄存器的信号输出端输出工作电压，各驱动信号输出模块在所述工作电压的控制下将所连接驱动扫描信号线中的驱动扫描信号输入给对应的栅线；
所述移位寄存器的信号输出端输出非工作电压，各驱动信号输出模块在所述非工作电压的控制下将所述第一电源端提供的关闭电压输入给对应的所述栅线。
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