CN109859669B - 一种高速栅极驱动单元及电路 - Google Patents

Abstract

一种高速栅极驱动单元及电路，包括：输入与复位单元在第一时钟信号为高电平时，将第一输入信号的高电平信号传输给内部节点Q1，使Q1被充电到高电位；反相器单元，接收到高电平的第二时钟信号，通过一高电压输入信号VH将内部节点QB充电到高电位，通过下降耦合单元将QB的高电位耦合到内部节点Q2，提高Q2的电位；输出驱动单元，在Q1为高电位时，输出驱动单元开启，并通过被提高电位后的Q2加快第三时钟信号为低电平时对扫描信号的下拉放电，通过增大过驱动电压，增强放电能力，且在QB为高电位时，低电平维持单元通过一低电压输入信号VSS将扫描信号下拉并维持在低电平，驱动管和下拉管同时导通，增大扫描线上负载的放电电流，加快扫描信号的下降速度。

Description

一种高速栅极驱动单元及电路

技术领域

本申请涉及显示技术领域，特别涉及一种高速栅极驱动单元及电路。

背景技术

近年来，有源矩阵平板显示(Active matrix flat panel display)技术迅猛发展，大尺寸、高分辨率显示是其重要的发展方向。集成栅极驱动电路(Gate driver onarray,GOA)是大尺寸、高分辨率显示发展过程中产生的重要技术。集成栅极驱动电路是一种将行扫描电路集成于TFT基板上的技术。对于高清大尺寸显示面板来说，栅极扫描线急剧增加，需要更多的栅极驱动芯片，这不仅会增加成本，而且绑定工艺中由于栅极扫描线过多会引起集成良率降低。与传统的栅极驱动芯片技术相比，集成栅极驱动电路节省了芯片与面板的绑定(Bonding)区域和扇出(Fan-out)布线空间，使得显示面板的边框更窄，简化工艺步骤，提高了显示面板的集成良率，降低了产品成本。GOA技术应用在中、大型尺寸显示器中将发挥更为显著的优势。

集成于大尺寸显示面板的栅极驱动电路虽然会带来很多好处，但是也存在一些亟待解决的问题。第一、集成栅极驱动电路需要输出较短脉冲宽度的行扫描信号，随着大尺寸显示面板分辨率增加，在帧频固定的情况下，行扫描时间大大减小，由原来的几十微秒缩减至几微秒，对于较短脉冲的扫描信号来说，栅极驱动电路输出信号的上升时间和下降时间对面板像素充/放电的影响不可以忽略。第二、集成栅极驱动电路的驱动能力需要提高。大尺寸显示器中扫描线的负载电阻和电容急剧增加，行扫描线上的寄生延时增大，为了减小行扫描信号的上升和下降时间，集成栅极驱动电路需要更强的驱动能力来对负载电容进行充放电，以使输出的行扫描信号更快速地上升和下降。

现有的集成栅极驱动电路，在输出行扫描信号的阶段，其充电和放电都是通过驱动管完成，由于驱动管的尺寸相比于下拉管尺寸较大，且驱动管栅极电位比下拉管的栅极电位要大，因此利用驱动管的充放电来加快行扫描信号的上升和下降速度是目前广泛采用的一种设计思路。为了适应大尺寸显示面板对下降时间进一步缩短的要求，通过增大驱动管的尺寸来增强放电能力，增大集成栅极驱动电路的版图面积，不利于实现显示面板的窄边框设计，而且驱动管尺寸的增加也会带来更大的寄生电容，不能够在集成栅极驱动电路的速度上取得较好的结果，无法满足高清大尺寸显示器的驱动要求。

因此现在亟需设计一种电路结构来解决高清大尺寸显示面板遇到的负载急剧增加、行时间缩短的问题。

发明内容

本申请提供一种高速栅极驱动单元及由该高速栅极驱动单元组成的栅极驱动电路，解决了高清大尺寸显示面板面临的负载急剧增加、行时间缩短的问题，增强了驱动管对栅极扫描线上负载的放电能力，加快输出下降时间，满足高清大尺寸显示器对行扫描信号下降时间的要求。

根据本申请的第一方面，本申请提供一种高速栅极驱动单元，包括：

输入与复位单元，用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位；

反相器单元，用于接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位；

下降耦合单元，用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；

输出驱动单元，用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；以及

低电平维持单元，用于当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。

在一种实施方式中，所述高速栅极驱动单元还包括：

上升耦合单元，用于将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位；以及

级联产生单元，用于当所述内部节点Q1为高电位时，接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。

在另一种实施方式中，所述高速栅极驱动单元还包括：

隔离单元，用于当所述内部节点Q1电位低于所述内部节点Q2电位位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于所述内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高所述内部节点Q2的电位。

在另一种实施方式中，所述输入与复位单元包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1；

或，所述输入与复位单元包括所述晶体管T1和晶体管T2，所述晶体管T2的控制极接收所述第一时钟信号，所述晶体管T2的第一极接收所述第一输入信号，所述晶体管T2的第二极连接所述内部节点Q2。

在另一种实施方式中，所述隔离单元包括晶体管T3，所述晶体管T3的控制极连接所述内部节点Q1，所述晶体管T3的第一极连接所述内部节点Q1，所述晶体管T3的第二极连接所述内部节点Q2；

或，所述隔离单元包括晶体管T4，所述晶体管T4的控制极接收所述第一时钟信号，所述晶体管T4的第一极连接所述内部节点Q1，所述晶体管T4的第二极连接所述内部节点Q2。

在另一种实施方式中，所述输出驱动单元包括晶体管T5，所述晶体管T5的控制极连接所述内部节点Q2，所述晶体管T5的第一极接收所述第三时钟信号，所述晶体管T5的第二极输出所述扫描信号；

或，所述输出驱动单元包括晶体管T6，所述晶体管T6的第一控制极连接所述内部节点Q1，所述晶体管T6的第二控制极连接所述内部节点Q2，所述晶体管T6的第一极接收所述第三时钟信号，所述晶体管T6的第二极输出所述扫描信号。

在另一种实施方式中，所述反相器单元包括晶体管T7和晶体管T8，所述晶体管T7的控制极接收所述第二时钟信号，所述晶体管T7的第一极接收所述高电压输入信号VH，所述晶体管T7的第二极连接所述内部节点QB；所述晶体管T8的控制极连接所述内部节点Q2，所述晶体管T8的第一极接收所述第二时钟信号，所述晶体管T8的第二极连接所述内部节点QB；

或，所述反相器单元包括所述晶体管T7、所述晶体管T8和晶体管T9，所述晶体管T9的控制极连接一第二输入信号，所述晶体管T9的第一极接收所述高电压输入信号VH，所述晶体管T9的第二极连接所述内部节点QB。

在另一种实施方式中，所述下降耦合单元包括第一电容，所述第一电容的第一极连接所述内部节点QB，所述第一电容的第二极连接所述内部节点Q2。

在另一种实施方式中，所述上升耦合单元包括第二电容，所述第二电容的第一极连接所述内部节点Q1，所述第一电容的第二极接收所述级联信号。

在另一种实施方式中，所述低电平维持单元包括晶体管T10，所述晶体管T10的控制极连接所述内部节点QB，所述晶体管T10的第一极接收所述扫描信号，所述晶体管T10的第二极接收所述低电压输入信号VSS；

或，所述低电平维持单元包括所述晶体管T10和晶体管T11，所述晶体管T11的控制极连接所述内部节点QB，所述晶体管T11的第一极接收所述级联信号，所述晶体管T11的第二极接收低电压输入信号VSS。

根据本申请的第二方面，本申请提供一种栅极驱动电路，包括N级级联的如上所述的高速栅极驱动单元、第一时钟线、第二时钟线、第三时钟线和启动信号线；其中N为大于1的正数；

所述第一时钟线、所述第二时钟线和所述第三时钟线，分别用于为所述栅极驱动电路单元提供第一时钟信号、第二时钟信号和第三时钟信号；所述启动信号线用于为第1级高速栅极驱动单元提供第一输入信号；第n级的高速栅极驱动单元的级联信号传送给第n+1级高速栅极驱动单元，以作为第n+1级高速栅极驱动单元的第一输入信号；第n+2级的高速栅极驱动单元的级联信号传输给第n级高速栅极驱动单元，以作为第n级高速栅极驱动单元的第二输入信号。

本申请的有益效果是：

本申请的高速栅极驱动单元包括：输入与复位单元、反相器单元、下降耦合单元、上升耦合单元、隔离单元、输出驱动单元及低电平维持单元，第一方面，所述反相器单元通过一高电压输入信号VH将一内部节点QB充电到高电位，所述下降耦合单元将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位，实现了将所述输出驱动单元的驱动管栅极电位自举到更高的电位，增强驱动管对栅极扫描线的放电能力，减小栅极驱动电路输出信号的下降时间；第二方面，所述低电平维持单元在所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平，利用输出驱动单元和低电平维持单元同时对行扫描信号进行下拉，增大了栅极扫描线上的放电电流，可以进一步减小行扫描信号的下降时间；第三方面，由于低电平维持单元同时参与放电，输出驱动单元的驱动管尺寸可以相应减小，节省面积，结构简单，薄膜晶体管(TFT)数目少，有利于实现窄边框和高清大尺寸显示面板应用；第四方面，通过低电平维持单元将所述行扫描信号下拉并维持在低电平，消除栅极扫描线上的噪声，维持高速栅极驱动单元的稳定；第五方面，通过上升耦合单元将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位，当所述内部节点Q1为高电位时，然后通过所述级联产生单元接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度；第六方面，隔离单元，用于当所述内部节点Q1电位低于内部节点Q2电位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高内部节点Q2电位，增强输出驱动单元的驱动能力。

本申请提供一种栅极驱动电路，包括N级级联的如上所述的高速栅极驱动单元、第一时钟线、第二时钟线、第三时钟线和启动信号线；其中N为大于1的正数；所述第一时钟线、所述第二时钟线和所述第三时钟线，分别用于为所述栅极驱动电路单元提供第一时钟信号、第二时钟信号和第三时钟信号；所述启动信号线用于为第1级高速栅极驱动单元提供第一输入信号；第n级的高速栅极驱动单元的级联信号传送给第n+1级高速栅极驱动单元，以作为第n+1级高速栅极驱动单元的第一输入信号；第n+2级的高速栅极驱动单元的级联信号传输给第n级高速栅极驱动单元，以作为第n级高速栅极驱动单元的第二输入信号。

附图说明

图1为平板显示器的数据电压写入过程结构示意图；

图2为现有技术集成栅极驱动单元电路结构图；

图3为图2所示现有技术集成栅极驱动单元电路的工作时序图；

图4为本发明实施例一公开的一种高速栅极驱动单元的结构示意图；

图5为本发明实施例一公开的一种高速栅极驱动单元的具体结构示意图；

图6为本发明实施例二公开的一种高速栅极驱动单元的结构示意图；

图7为本发明实施例二公开的一种高速栅极驱动单元的具体结构示意图；

图8为本发明实施例三公开的一种高速栅极驱动单元的结构示意图；

图9为本发明实施例四公开的一种高速栅极驱动单元的结构示意图；

图10为图9高速栅极驱动单元工作时序图；

图11为图9所示高速栅极驱动单元的内部节点Q1、内部节点Q2和扫描信号输出端CGn输出波形仿真图；

图12为图9所示高速栅极驱动单元和图2中现有技术驱动单元的仿真波形对比图；

图13为图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随驱动管尺寸变化的对比图；

图14为图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随下拉管尺寸变化的对比图；

图15为图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随负载变化的对比图；

图16为本发明实施例五公开的一种高速栅极驱动单元的结构示意图；

图17为图16高速栅极驱动单元工作时序图；

图18为本发明实施例六公开的一种高速栅极驱动单元的结构示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

本申请中的晶体管可以为双极型晶体管或者场效应晶体管。当晶体管为双极型晶体管时，控制极指双极型晶体管的基极，第一极指双极型晶体管的集电极或者发射极，对应的第二极为双极型晶体管的发射极或者集电极；当晶体管为场效应晶体管时，控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。通常在N型晶体管中，漏极的电压应该大于或等于源极的电压，因此源极漏极的位置会随晶体管偏置状态的不同而变化。由于在显示器中使用的晶体管通常为薄膜晶体管(TFT)，因此本申请实施例不妨以薄膜晶体管为例进行说明，且本申请实施例中晶体管的漏极和源极可以根据晶体管偏置状态的不同而变化。

请参照图1，图1为平板显示器的数据电压写入过程结构示意图。由图1可知，在第n-1行的扫描信号的下降沿，第n行的数据信号开始写入本行的像素电路，因此，有效像素编程时间(像素实际的充/放电时间)由扫描信号的下降时间和数据信号的上升时间决定。发明人在实施本发明实施例时，发现扫描信号的下降时间过长，会导致数据电压写入错误，引起画面非正常显示，而行扫描信号的上升时间只需要满足小于行时间即可保证显示功能正常，所以行扫描信号的下降时间的长短对于视频信号能否正常写入起到至关重要的作用，那么对于大尺寸显示器，集成栅极驱动电路输出的行扫描信号的下降时间需要进一步缩短，即集成栅极驱动电路的放电能力需要进一步增强。

图2为现有技术集成栅极驱动单元电路结构图，图3为图2所示现有技术集成栅极驱动单元电路的工作时序图。由图2可知，在现有技术集成栅极驱动单元电路输出行扫描信号的阶段，其充电和放电都是通过驱动管完成。由图3可知，驱动管的栅极Q点电位低，需要上升到更高电位才能驱动驱动管，栅极驱动单元电路输出行扫描信号Gn随着Q点电位变化，输出行扫描信号阶段的充电和放电依赖驱动管。

由此可知，在已有的集成栅极驱动电路中，在脉冲输出下降阶段，驱动管栅极的电位较低，驱动管部分地参与对栅极扫描线上的负载放电，为了适应大尺寸显示面板对下降时间进一步缩短的要求，在通过增大驱动管的尺寸来增强放电能力，同时也增大集成栅极驱动电路的版图面积，不利于实现显示面板的窄边框设计，而且驱动管尺寸的增加也会带来更大的寄生电容，不能够在集成栅极驱动电路的速度上取得较好的结果，无法满足高清大尺寸显示器的驱动要求。为了克服现有技术存在的缺点与不足，本申请提供一种高速栅极驱动单元，在脉冲输出下降阶段，利用电容耦合方法提升驱动管的栅极电位，从而增强驱动管对栅极扫描线上负载的放电能力，加快输出下降时间。特别地，本申请中提供的驱动单元还利用驱动管和下拉管同时对扫描信号输出端进行放电，进一步减小扫描信号输出下降时间，满足高清大尺寸显示器对行扫描信号下降时间的要求。下面通过具体实施方式结合附图对本申请作进一步详细说明。

实施例一

请参考图4，为本发明实施例一公开的一种高速栅极驱动单元的结构示意图。如图所示，本发明实施例的高速栅极驱动单元包括输入与复位单元10、反相器单元20、下降耦合单元30、输出驱动单元40及低电平维持单元50。所述输入与复位单元10用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位，在所述第一输入信号为低电平时，通过所述第一时钟信号将内部节点Q1复位到低电平。所述反相器单元20用于产生所述低电平维持单元50的控制信号和下降耦合单元30的耦合信号，在扫描信号下降阶段，接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位，使得所述低电平维持单元50在对扫描信号下拉时，同时通过下降耦合单元30抬高输输出驱动单元40的控制电位，在扫描信号上升阶段，反相器单元20通过第二时钟信号为低电平将QB节点电位放电至低电位，控制低电平维持单元关断，使扫描信号完整输出。所述下降耦合单元30用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位。所述输出驱动单元40用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电。所述低电平维持单元50用于在所述内部节点QB信号的控制下，对扫描信号端进行下拉并且维持在低电平，即当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。

在本发明实施例中，在所述内部节点Q1为高电平时，可用于为所述输出驱动单元40提供开启电压；在所述内部节点Q2为高电平时，可用于驱动所述输出驱动单元40，并在所述内部节点Q2被提高电位后，实现对所述扫描信号上拉充电或者是下拉放电。

下面简述本发明实施例图4的一种工作原理：

所述输入与复位单元10接收第一时钟信号和第一输入信号，在所述第一时钟信号和第一输入信号均为高电平时，所述输入与复位单元10开启，将所述第一输入信号的高电平信号传输给所述内部节点Q1，则所述内部节点Q1被充电到高电位，在所述第一时钟信号为高电平，第一输入信号为低电平时，将内部节点Q1复位到低电位；所述反相器单元20接收第二时钟信号，在所述第二时钟信号为低电平时，将内部节点QB放电到低电位，以关断低电平维持管，使扫描信号正常输出，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位，然后通过所述下降耦合单元30将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；一实施例中的内部节点Q1和内部节点Q2连接，即内部节点Q1和内部节点Q2为一个节点，则所述输出驱动单元40在所述内部节点Q1为高电位时，所述输出驱动单元40开启，并通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；且在所述内部节点QB为高电位时，所述低电平维持单元50通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。

在本发明实施例中，扫描信号的一种放电方法，其可以包括：在内部节点QB输出耦合信号的作用下，输出驱动单元40通过第一电容C1耦合到一个更高的电位，来对扫描信号进行放电；与此同时，在内部节点QB输出控制信号的作用下，低电平维持单元开始工作，使得输出驱动单元和低电平维持单元同时对扫描信号放电。

如上所述，本发明一种实施例的高速栅极驱动单元可以包括输入与复位单元10、反相器单元20、下降耦合单元30、输出驱动单元40及低电平维持单元50，下面结合图5介绍本发明实施例的高速栅极驱动单元中各单元的一种具体结构，请参考图5，本发明实施例的高速栅极驱动单元一实施例中的内部节点Q1和内部节点Q2连接，即内部节点Q1和内部节点Q2为一个节点，一实施例中的输入与复位单元10可以包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1。一实施例中的输出驱动单元40可以包括晶体管T5，所述晶体管T5的控制极连接所述内部节点Q2，所述晶体管T5的第一极接收所述第三时钟信号，所述晶体管T5的第二极输出所述扫描信号。一实施例中的下降耦合单元30可以包括第一电容C1，所述第一电容C1的第一极连接所述内部节点QB，所述第一电容C1的第二极连接所述内部节点Q2。一实施例中的低电平维持单元50可以包括晶体管T10，所述晶体管T10的控制极连接所述内部节点QB，所述晶体管T10的第一极接收所述扫描信号，所述晶体管T10的第二极接收所述低电压输入信号VSS。一实施例中的反相器单元20可以包括晶体管T7和晶体管T8，所述晶体管T7的控制极接收所述第二时钟信号，所述晶体管T7的第一极接收所述高电压输入信号VH，所述晶体管T7的第二极连接所述内部节点QB，所述晶体管T8的控制极连接所述内部节点Q2，所述晶体管T8的第一极接收所述第二时钟信号，所述晶体管T8的第二极连接所述内部节点QB。

下面简述本发明实施例图5的一种工作原理：

所述晶体管T1接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，所述晶体管T1开启，将所述第一输入信号的高电平信号传输给所述内部节点Q1，则所述内部节点Q1被充电到高电位，因为内部节点Q1和内部节点Q2连接，所述内部节点Q1的高电位传送给所述内部节点Q2，内部节点Q2也同时被充电到高电位；所述第二时钟信号为低电平时，晶体管T8导通，将所述内部节点QB放电到低电位，关断所述低电平维持单元50；所述第三时钟信号为高电平时，因内部节点Q2也同时被充电到高电位，输出驱动管T5导通，输出扫描信号；所述第二时钟信号为高电平，第三时钟信号为低电平时，所述晶体管T7接收第二时钟信号，通过一高电压输入信号VH将一内部节点QB充电到高电位；然后通过所述第一电容C1，将所述内部节点QB的高电位耦合到所述内部节点Q2，以提高所述内部节点Q2的电位；所述晶体管T5在所述内部节点Q1为高电位时，所述晶体管T5开启，并通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电，即提高电位后的内部节点Q2通过晶体管T5加快对所述扫描信号的下拉放电；所述晶体管T10在所述内部节点QB为高电位时，所述低电平维持单元50通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平。

依上述实施例的高速栅极驱动单元，其主要特点在于：

第一方面，反相器单元20通过一高电压输入信号VH将一内部节点QB充电到高电位，下降耦合单元30将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位，实现了将输出驱动单元40的驱动管栅极电位自举到更高的电位，增强驱动管对栅极扫描线的放电能力，减小栅极驱动电路输出信号的下降时间；第二方面，低电平维持单元50在所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平，利用输出驱动单元40和低电平维持单元50同时对行扫描信号进行下拉，增大了栅极扫描线上的放电电流，可以进一步减小行扫描信号的下降时间；第三方面，由于低电平维持单元50同时参与放电，输出驱动单元40的驱动管尺寸可以相应减小，节省面积，结构简单，薄膜晶体管(TFT)数目少，有利于实现窄边框和高清大尺寸显示面板应用；第四方面，通过低电平维持单元50将所述行扫描信号下拉并维持在低电平，消除栅极扫描线上的噪声，维持高速栅极驱动单元的稳定。

实施例二

请参考图6，在实施例一的基础上，一实施例的高速栅极驱动单元还包括上升耦合单元60及级联产生单元70；所述上升耦合单元60用于将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位。所述级联产生单元70用于当所述内部节点Q1为高电位时，接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。

在本发明实施例中，所述级联产生单元70在所述内部节点Q1为高电位时，接收第三时钟信号并输出级联信号，通过所述上升耦合单元60，将所述级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位，通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。

如上所述，本发明一种实施例的高速栅极驱动单元可以包括输入与复位单元10、反相器单元20、下降耦合单元30、输出驱动单元40、低电平维持单元50、上升耦合单元60及级联产生单元70。在图5的基础上，下面结合图7介绍本发明实施例的高速栅极驱动单元中上升耦合单元60及级联产生单元70的一种具体结构，

请参考图7，一实施例中的所述上升耦合单元60可以包括第二电容C2，所述第二电容C2的第一极连接所述内部节点Q1，所述第二电容C2的第二极接收所述级联信号。一实施例中的所述级联产生单元70可以包括晶体管T12，所述晶体管T12的控制极连接所述内部节点Q1，所述晶体管T12的第一极接收所述第三时钟信号，所述晶体管T12的第二极输出所述级联信号。一实施例中的所述低电平维持单元50还可以包括晶体管T11，所述晶体管T11的控制极连接所述内部节点QB，所述晶体管T11的第一极接收所述级联信号，所述晶体管T11的第二极接收低电压输入信号VSS，在图5的工作原理上，图7还包括所述晶体管T12在所述内部节点Q1为高电位时，接收所述第三时钟信号并输出所述级联信号，通过第二电容C2，将所述级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位，通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。在内部节点QB信号的控制下，所述晶体管T11打开，通过所述晶体管T11对级联信号进行下拉并且维持在低电平。

依上述实施例的高速栅极驱动单元，其主要特点在于：

通过所述上升耦合单元60将所述级联产生单元70产生的级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位，通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度，同时实现了在扫描信号输出上升阶段，加快输出上升速度，使级联信号能满幅度地输出。

实施例三

请参考图8，在图7的基础上，一实施例的高速栅极驱动单元还包括隔离单元80用于当所述内部节点Q1电位低于内部节点Q2电位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高内部节点Q2的电位。

在本发明实施例中，所述隔离单元80用于隔离所述内部节点Q1和所述内部节点Q2，抑制内部节点Q2到内部节点Q1的反向电流，或抑制内部节点Q1到内部节点Q2的反向电流，使得所述内部节点Q1和所述内部节点Q2之间的电位不会互相干扰。示例性的，在所述内部节点Q1电位低于内部节点Q2电位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响，保证所述内部节点Q2的电位稳定性；在所述内部节点Q1为电位高于内部节点Q2电位时，隔离所述内部节点Q2对所述内部节点Q1电位的影响，保证所述内部节点Q1的电位稳定性，或通过所述内部节点Q1对所述内部节点Q2进行充电，以提高内部节点Q2的电位。

在本发明实施例中，利用所述隔离单元80构造了两个同步异构的节点，所述内部节点Q1和所述内部节点Q2，其分别在扫描信号输出上升阶段和扫描信号输出下降阶段发挥作用；所述内部节点Q1通过所述上升耦合单元60提高了电位后，所述隔离单元80可隔离所述内部节点Q2低电平对所述内部节点Q1电位的影响，增强了所述内部节点Q1的自举效果。或通过正向导通的隔离单元80对所述内部节点Q2充电，进一步提高内部节点Q2的电位；在所述内部节点Q2通过所述下降耦合单元30提高了电位后，所述隔离单元80可隔离所述内部节点Q1低电平对所述内部节点Q2电位的影响，增强了所述内部节点Q2的自举效果。

依上述实施例的高速栅极驱动单元，其主要特点在于：

通过隔离单元80，隔离所述内部节点Q1和所述内部节点Q2，使得所述内部节点Q1和所述内部节点Q2之间的电位不会互相干扰，在扫描信号输出上升阶段，增强了所述内部节点Q1的自举效果，加快输出上升速度，使所述级联信号能满幅度地输出；在扫描信号输出下降阶段，增强了所述内部节点Q2的自举效果，加快输出下降速度，减小高速栅极驱动单元输出信号的下降时间，或内部节点Q1电位被抬高，并通过正向导通的隔离单元对内部节点Q2充电，增大了内部节点Q2的电位。

实施例四

如上所述，本发明一种实施例的高速栅极驱动单元可以包括输入与复位单元10、反相器单元20、下降耦合单元30、输出驱动单元40、低电平维持单元50、上升耦合单元60及级联产生单元70。在图7的基础上，下面结合图9介绍本发明实施例的高速栅极驱动单元的另一种具体结构，与图7的区别在于所述隔离单元80及所述输入与复位单元，其余部分的单元结构和功能相同，在这里不再赘述，下面主要详细阐述不同的地方。

在一实施例中的所述隔离单元80可以包括晶体管T3，所述晶体管T3的控制极连接所述内部节点Q1，所述晶体管T3的第一极连接所述内部节点Q1，所述晶体管T3的第二极连接所述内部节点Q2。一实施例中的所述输入与复位单元10还可以包括晶体管T2，所述晶体管T2的控制极接收所述第一时钟信号，所述晶体管T2的第一极接收所述第一输入信号，所述晶体管T2的第二极连接所述内部节点Q2。

在本发明实施例中，所述输入与复位单元10用于对所述内部节点Q1和所述内部节点Q2进行预充电以及放电复位，一个结构实现两个功能，节省晶体管数目。

在本发明实施例中，所述级联产生单元70不驱动栅极扫描线的负载，用于为下一级高速栅极驱动单元电路提供输入级联信号。

在本发明实施例中，所述隔离单元80当所述内部节点Q1的电位自举升高时，所述晶体管T3导通，所述内部节点Q2的电位跟随所述内部节点Q1的电位升高；当所述内部节点Q1的电位耦合到较低的高电位时，所述晶体管T3关断，所述内部节点Q1和所述内部节点Q2之间不会互相干扰，所述内部节点Q2的电位不会受到所述内部节点Q1耦合变低的影响，增强了所述内部节点Q2的电位的稳定性。

在本发明实施例中，所述输出驱动单元40晶体管T5既对栅极扫描线上的负载进行充电，同时也对栅极扫描线上的负载进行放电，利用输出驱动单元良好的驱动能力，提高高速栅极驱动单元的输出性能。

在本发明实施例中，所述反相器单元20用于产生低电平维持单元50的控制信号和下降耦合单元30的耦合信号，使得低电平维持单元50在对扫描信号下拉时，同时通过下降耦合单元30抬高输出驱动单元40的控制电位。

在本发明实施例中，所述低电平维持单元50用于在所述内部节点QB信号的控制下，对所述扫描信号进行下拉并且维持在低电平。

下面详述本发明实施例图9的一种工作原理：

图10为图9高速栅极驱动单元工作时序图，请参照图10，对图9中的电路结构进行详细阐述。

在图9中，级联信号输出端Cn用于输出所述级联信号。第一时钟信号输入端CK1用于接收所述第一时钟信号。第二时钟信号输入端CK2用于接收所述第二时钟信号。第三时钟信号输入端CK3用于接收所述第三时钟信号。第一输入信号输入端CCn-1用于接受所述第一输入信号Cn-1。扫描信号输出端CGn用于输出所述扫描信号Gn。第一电源输入端VHI用于接收所述高电压输入信号VH。第二电源输入端VSSI用于接收所述低电压输入信号VSS。所述内部节点Q1是所述输入与复位单元10和级联产生单元70之间的连接节点。所述内部节点Q2是所述隔离单元80和输出驱动单元40之间的连接节点。所述内部节点QB是所述反相器单元20和所述低电平维持单元50之间的连接节点。

所述高速栅极驱动单元的工作过程包括五个阶段：(1)初始化阶段；(2)预充电阶段；(3)脉冲输出阶段；(4)下拉阶段；(5)低电平维持阶段。

P1：初始化阶段

在此阶段，所有高速栅极驱动单元的所述内部节点Q1和所述内部节点Q2初始化为低电位，而所述内部节点QB初始化为高电位，所述低电平维持单元50开始工作，所述扫描信号和所述级联信号均连接到所述低电压输入信号VSS。提供一种初始化驱动方法，配合时钟信号的调控，使得集成栅极驱动电路在启动阶段都初始化为低电平维持状态，增强电路的可靠性。即在集成高速栅极驱动单元启动阶段，第一时钟信号和第二时钟信号均被配置为高电位，第三时钟信号被配置为低电位，用以将扫描信号和级联信号初始化到低电位，并启动低电平维持单元，确保电路的稳定性。

具体过程如下：在所述高速栅极驱动单元为第一级时，启动信号STV为低电平；对于非第一级高速栅极驱动单元，所述第一输入信号为低电平；耦合于所述输入与复位单元10的第一时钟信号以及耦合于所述反相器单元20的第二时钟信号均为高电平，耦合于所述输出驱动单元40的第三时钟信号均为低电平。因此输入与复位单元10的晶体管T1和晶体管T2均打开，使所述内部节点Q1和所述内部节点Q2连接到低电位，所述级联产生单元70的晶体管T12和输出驱动单元40晶体管T5均关断，防止输出错误的脉冲信号；所述反相器单元20的晶体管T7打开，将所述内部节点QB充电到高电位，则所述低电平维持单元50的晶体管T10和晶体管T11打开，则通过所述晶体管T10和T11，实现所述级联信号输出端CCn与扫描信号输出端CGn与所述第二电源输入端连接，由所述低电压输入信号VSS将所述级联信号和扫描信号拉低。在此阶段，高速栅极驱动单元初始化为低电平维持工作状态。

P2：预充电阶段

在此阶段，所述内部节点Q1和所述内部节点Q2被充电到高电位。所述第一输入信号或启动信号STV变为高电平，所述第一时钟信号为高电平，耦合于输入与复位单元10的第一时钟信号以及反相器单元20的第二时钟信号均为50％占空比交叠量为1/4周期的信号，耦合于所述输出驱动单元30的第三时钟信号为1/3占空比的信号。因此，所述输入与复位单元10的晶体管T1和晶体管T2打开，使所述内部节点Q1和所述内部节点Q2充电到高电位，所述晶体管T12和所述晶体管T5打开，所述第三时钟信号为低电平，所述扫描信号仍为低电位。第二时钟信号为低电平，晶体管T7关断，因所述内部节点Q2充电到高电位，则晶体管T8打开，将所述内部节点QB放电到低电位。

P3：脉冲输出阶段

在此阶段，所述级联信号输出端CCn输出所述级联信号，所述扫描信号输出端CGn输出所述扫描信号。所述第三时钟信号变为高电平，所述级联信号输出端CCn通过打开的晶体管T12输出所述级联信号，所述扫描信号输出端CGn通过打开的晶体管T5输出所述扫描信号；第二时钟信号仍为低电平，所述晶体管T8打开，将所述内部节点QB维持在低电位。所述级联信号输出端CCn电位的上升，通过所述第二电容C2耦合到所述内部节点Q1，使所述内部节点Q1的电位自举到更高的电位。所述隔离单元80的晶体管T3打开，所述内部节点Q1的高电位通过晶体管T3传输到所述内部节点Q2，对与所述内部节点Q2相连的第一电容C1器和寄生电容充电，使得所述内部节点Q1的自举电位有所降低。所述晶体管T12和所述晶体管T5在较高的自举电位的控制下，能够输出满摆幅的脉冲信号，并具有较快的脉冲信号上升速度。

P4：下拉阶段

在此阶段，所述第三时钟信号变为低电平，所述第一时钟信号仍为低电平，所述晶体管T1和所述晶体管T2关断，所述内部节点Q1和所述内部节点Q2仍为高电位，所述晶体管T12和所述晶体管T5仍打开，分别对所述级联信号输出端CCn和所述扫描信号输出端CGn放电。所述级联信号输出端CCn电位降低，通过第二电容C2的耦合作用，所述内部节点Q1电位由相对较高的自举电位跳变为预充电阶段相对较低的电位。与此同时，所述第二时钟信号变为高电位，所述晶体管T7打开，所述晶体管T8仍为导通状态，对所述内部节点QB充电，所述内部QB节点电位迅速由低电位变为高电位，这一电位跳变通过所述第一电容C1耦合到所述内部节点Q2，使得所述内部节点Q2电位升高，因此所述隔离单元80晶体管T3关断，所述内部节点Q1电位的降低不会对所述内部节点Q2产生影响。所述内部节点Q2电位升高，所述输出驱动单元40的驱动晶体管T5放电电流增大，且低电平维持单元50的晶体管T10打开，对所述扫描信号输出端CGn放电，使得扫描信号迅速下降到低电位。

P5：低电平维持阶段

在此阶段，所述第一时钟信号为高电平，所述晶体管T1和所述晶体管T2打开，所述内部节点Q1和所述内部节点Q2放电到低电位，所述晶体管T12和所述晶体管T5关断，与此同时晶体管T8也关断。第二时钟信号仍为高电位，所述晶体管T7仍处于导通状态，所述内部节点QB仍为高电位，使得所述晶体管T10和所述晶体管T11导通，分别将所述扫描信号和所述级联信号维持在低电位。此后，所述第一时钟信号周期性的变化，所述晶体管T1和所述晶体管T2周期性打开，并对所述内部节点Q1和所述内部节点Q2放电，以抑制时钟馈通效应。所述第二时钟信号通过晶体管T7周期性对所述内部节点QB充电，使得所述内部节点QB维持在高电位，控制低电平维持单元50处于工作状态，消除栅极扫描线上的噪声。

请参照图11，图11是图9所示高速栅极驱动单元的内部节点Q1、内部节点Q2和扫描信号输出端CGn输出波形仿真图。

下面进行简单介绍，当图9所示高速栅极驱动单元中的第一电容C1由1.5pF变为1pF时，所述内部节点Q1和所述内部节点Q2的仿真波形存在差异。在扫描信号输出阶段，第一电容C1为1.5pF时对应的内部节点Q1和内部节点Q2的电位高于第一电容C1为1pF时的情况。这是因为扫描信号输出阶段，通过第二电容C2耦合到内部节点Q1的电荷会在第一电容C1上分配，导致电压下降，因此，第一电容C1的值越大，电荷分配效应越明显，电压值越小。在扫描信号输出下降阶段，由于第二电容C2的耦合作用，内部节点Q1的电位下降，而扫描信号输出阶段，内部节点Q1电位不同，使得两种情况下输出下降阶段的内部节点Q1的电位也不同。相反地，扫描信号输出下降阶段，第一电容C1为1.5pF时对应的内部节点Q2的电位高于第一电容C1为1pF时的情况。这是因为第一电容C1越大，通过所述内部节点QB耦合到所述内部节点Q2的电荷越多，电压越大。而扫描信号输出下降阶段内部节点Q2的电位越高，驱动管放电电流越大，输出下降时间越小，由2.43u变为2.4u。由此可知，第一电容C1的值越大，栅极驱动电路的输出脉冲上升时间越大，而输出扫描信号的下降时间越小，因此第一电容C1的大小需要折中考虑。

请参照图12，是图9所示高速栅极驱动单元和图2中现有技术驱动单元的仿真波形对比图。

两种电路结构中，晶体管的尺寸均相同，输出驱动单元40的驱动管的宽度为1500u，第二电容C2和第一电容C1的值分别为3pF和1pF，图中分别展示了图2现有技术驱动单元的驱动管栅极节点Q及对应扫描信号输出端口Gn、图9所示高速栅极驱动单元内部节点Q2以及对应的扫描信号输出端口Gn的仿真波形对比图，可以看到，扫描信号输出阶段，现有技术驱动单元的驱动管栅极节点Q的电位(44V)，高于图9所示高速栅极驱动单元的驱动管内部节点Q2的电位(40V)，这是前面提到的第一电容C1的电荷分配效应产生的不利影响，因此使得输出脉冲波形的上升时间有所增加。在扫描信号输出下降阶段，由于第一电容C1的耦合效应，内部节点Q2的电位明显高于栅极节点Q电位，分别为24V和16V。再结合图8中低电平维持单元50的下拉管T10的放电作用，使得图9所示高速栅极驱动单元中输出波形的下降时间明显减小，相比于现有技术驱动单元，减小了大约1us。

请参照图13，是图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随驱动管尺寸变化的对比图。

当驱动管的尺寸从1000u增大到5000u时，两种电路结构中输出波形的下降时间均减小，且驱动管尺寸越大，两种电路结构的输出波形下降时间越来越接近。对于现有技术驱动单元电路结构，增大驱动管的尺寸，放电电流增大，输出波形下降时间减小，而下降时间减小的速度随驱动管尺寸的增大而减缓。对于图9所示高速栅极驱动单元电路结构，驱动管尺寸较小时，输出波形的下降时间能得到明显的改善，随着驱动管尺寸增大，下降时间的改善效果越来越不明显。这是因为，随着驱动管的尺寸增大，内部节点Q2的寄生电容越大，通过第一电容C1耦合到内部节点Q2的电荷在寄生电容上分配，导致内部节点Q2电位下降。内部节点Q2通过第一电容C1耦合到的电压可以通过如下公式表示：

其中，V_Q2为内部节点Q2通过第一电容C1耦合到的电压，V_QB为所述内部节点QB的电压跳变，Cs_T5为驱动管的寄生电容，C2为所述第一电容C1的值。驱动管的尺寸增大到一定程度，第一电容C1的耦合效应不明显，由于图9所示高速栅极驱动单元中扫描信号输出端口还能通过下拉管放电，因此图9所示高速栅极驱动单元电路结构的输出波形下降时间仍小于图2中现有技术驱动单元结构的情况。

请参照图14，是图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随下拉管尺寸变化的对比图。

当两种结构的下拉管T10的尺寸从900um增加到2900um，现有技术驱动单元电路中输出波形的下降时间基本没有变化，而图9所示高速栅极驱动单元电路结构中输出波形下降时间从2.41us减小到2.28us。这证明了图9所示高速栅极驱动单元结构中下拉管同时也对栅极扫描线的负载放电有贡献，而图2中现有技术驱动单元结构中，下拉管对输出波形的下降没有作用，只是起到低电平维持作用。可以理解地，图9所示高速栅极驱动单元结构中，所述内部节点QB电位由低变为高的这一跳变电压，既抬高了驱动管栅极的电位，又打开了下拉管，使得驱动管和下拉管同时对输出端口放电，最大化放电电流，减小下降时间。

请参照图15，是图9所示高速栅极驱动单元和图2中现有技术驱动单元的下降时间随负载变化的对比图。

负载电阻为5kΩ，负载电容从400pF增大到550pF时，两种高速栅极驱动单元电路的下降时间均增大，可以明显看到，图9所示高速栅极驱动单元电路的输出波形下降时间相较图2中现有技术驱动单元电路结构的下降时间小，且负载电容越大，图9所示高速栅极驱动单元电路的输出波形下降时间改善效果越明显，说明本申请所示高速栅极驱动单元电路的带负载能力强，更有利于大尺寸显示面板的要求。

依上述实施例的高速栅极驱动单元，其主要特点在于：

(1)输出驱动单元40的驱动管在扫描信号输出下降阶段充分导通，有利于减小下降时间，增加了下降耦合单元30，当输出扫描信号下降时，利用所述内部节点QB的跳变电压，耦合到驱动管栅极，增大驱动管栅极电位，使得驱动管的放电电流增大，放电能力增强。

(2)驱动管和下拉管都对输出波形的下降有贡献。输出下降时，所述内部节点QB由低电位变为高电位，节点QB控制的低电平维持单元50打开，通过下拉管对栅极扫描线上的负载放电，增加了放电路径，可以减小输出波形下降时间。

(3)通过时钟编程完成高速栅极驱动单元的初始化。在电路启动阶段，通过时钟信号的编程，不需要另外增加晶体管，就可以使得电路全部工作在低电平维持阶段，增加了电路的可靠性。

(4)电路的结构简单，可节省版图面积。该电路结构只用到了9个晶体管和2个电容，而且驱动晶体管的尺寸较小时，与现有技术驱动单元的电路结构比较起来，更能体现出减小输出信号下降时间的优势。

(5)电路的鲁棒性强、适用工艺技术广泛。响应速度快，可以在一定程度上克服非晶硅薄膜晶体管等存在的迁移率低的问题，增大输出下降能力。因此可用于非晶硅薄膜晶体管的大尺寸显示器，也适合采用增强型金属氧化物薄膜晶体管来实现更高分辨率、更窄边框的大尺寸显示器。通过改变时钟低电位或者增加时钟数目，也能应用到耗尽型金属氧化物薄膜晶体管的大尺寸显示器中。

实施例五

请参考图16，与图9的区别在于所述反相器单元20，其余部分的单元结构和功能相同，在这里不再赘述，下面主要详细阐述不同的地方。

在一实施例中的所述反相器单元20还可以包括晶体管T9，所述晶体管T9的控制极连接一第二输入信号Cn+2，所述晶体管T9的第一极接收所述高电压输入信号VH，所述晶体管T9的第二极连接所述内部节点QB，其中所述第二输入信号Cn+2是下两级高速栅极驱动单元的级联信号。

在本发明实施例中，进一步简化高速栅极驱动单元所用时钟信号的数量，使得高速栅极驱动单元更有利于实现窄边框。图17为图16高速栅极驱动单元工作时序图，请参照图17，对图16中的电路结构进行详细阐述。

下面对本发明实施工作过程进行详述：

在一实施例中的所述反相器单元20可以包括所述晶体管T7、所述晶体管T8和所述晶体管T9，用于产生低电平维持单元50的控制信号和下降耦合单元30的耦合信号，使得低电平维持单元50在对所述扫描信号下拉时，同时通过下降耦合单元30抬高输出驱动单元40的控制电位。所述晶体管T7的控制极接收所述第二时钟信号，所述晶体管T7的第一极接收所述高电压输入信号VH，所述晶体管T7的第二极连接所述内部节点QB；所述晶体管T8的控制极连接所述内部节点Q2，所述晶体管T8的第一极接收所述第二时钟信号，所述晶体管T8的第二极连接所述内部节点QB；所述晶体管T9的控制极接收一第二输入信号Cn+2，所述晶体管T9的第一极接收所述高电压输入信号VH，所述晶体管T9的第二极连接所述内部节点QB。在上述P5低电平维持阶段，所述第二输入信号Cn+2变为高电平，所述内部节点Q1和所述内部节点Q2变为低电平，所述内部节点QB通过晶体管T9维持在高电平。由此可见，所述晶体管T9的作用是抑制了所述内部节点Q2下拉时通过所述第一电容C1对所述内部节点QB的电位影响。如果没有晶体管T9，当第一时钟信号为高电平时，第二时钟信号为低电平时，所述晶体管T7关断，所述内部节点QB处于悬空状态。此时所述内部节点Q2电位由高变为低，在第一电容C1的耦合作用下，所述内部节点QB的高电位会受到影响，不利于维持输出信号的低电位。因此，晶体管T9耦合到第二时钟信号，避免了这种不利因素，同时，减少了所述内部节点QB悬空状态的时间，增强了电路的可靠性。

可以看到，在图9所示的高速栅极驱动单元中，通过增加时钟控制信号的复杂程度来避免所述内部节点Q2下降时对所述内部节点QB的影响。在P5低电平维持阶段，第一时钟信号变为高电平，所述内部节点Q1和所述内部节点Q2下拉到低电平，而此时第二时钟信号依然为高电平，晶体管T7打开，对所述内部节点QB充电，使其维持在高电位，抑制了第一电容C1的耦合作用带来的电位降低。图9所示的高速栅极驱动单元是需要两套时钟信号，一套是占空比为50％交叠量为1/4周期的四相时钟；另一套为占空比为1/3的三相时钟，总共有7个时钟信号，时钟数目较多。而图16高速栅极驱动单元只用到了占空比为1/3的三相时钟，简化了时钟信号的数目。

依上述实施例的高速栅极驱动单元，其主要特点在于：

通过增加晶体管T9，同样消除了第一电容C1在低电平维持阶段的耦合电位降低效应，使得电路功能正常，结构简单，且时钟信号数目也减少。

实施例六

请参考图18，与图9的区别在于输入与复位单元10、隔离单元80和输出驱动单元40，其余单元的电路结构和功能相同，在这里不再赘述，下面主要详细阐述不同的地方。

在一实施例中的所述输入与复位单元10只包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1。在一实施例中的所述隔离单元80可以包括晶体管T4，所述晶体管T4的控制极接收所述第一时钟信号，所述晶体管T4的第一极连接所述内部节点Q1，所述晶体管T4的第二极连接所述内部节点Q2。在一实施例中的所述输出驱动单元40可以包括双栅晶体管T6，所述晶体管T6的第一控制极连接所述内部节点Q1，所述晶体管T6的第二控制极连接所述内部节点Q2，所述晶体管T6的第一极接收所述第三时钟信号，所述晶体管T6的第二极输出所述扫描信号。

在本发明实施例中，在实施例一的利用所述内部节点QB电位的变化抬高所述输出驱动单元40驱动管的栅极电位，即所述内部节点Q2的电位，增强驱动管的放电能力，同时利用了输出驱动单元40的驱动管和低电平维持单元50的下拉管同时对所述扫描信号放电，增加了放电路径，使得扫描信号下降时间大幅减小的核心思想下，将所述输出驱动单元40的驱动管T65改为双栅晶体管，能进一步改进上述实施例一的高速栅极驱动单元电路存在的扫描信号输出上升时间长的问题。

下面对本发明实施例图18的一种工作原理进行详细描述：

所述输入与复位部分单元只包括第一晶体管T1，去掉了晶体管T2，所述级联产生单元70和所述输出驱动单元40之间不存在隔离单元80，所述级联产生单元70和所述输出驱动单元40共同受到所述内部节点Q1的控制，所以只需要一个晶体管就可以完成预充电和复位功能。所述隔离单元80包括晶体管T4，使得所述内部节点Q1和所述内部节点Q2之间不存在电荷分配的影响，当所述内部节点Q1的电位自举升高时，所述隔离单元80截止，所述内部节点Q1电位抬高时不会对所述内部节点Q2进行充电，因此所述内部节点Q1的电位不会削弱，输出所述级联信号的上升速度不会受到影响，上升时间较短；当所述内部节点Q1的电位耦合到较低的高电位时，所述隔离单元80关断，所述内部节点Q1和所述内部节点Q2之间不会互相干扰，所述内部节点Q2的电位不会受到所述内部节点Q1耦合变低的影响，增强了所述内部节点Q2电位的稳定性。所述输出驱动单元40包括第五晶体管T5，用于对所述扫描信号进行充电和放电，输出完整扫描信号波形。在输出扫描信号上升时，所述内部节点Q1自举到更高的电位，控制所述晶体管T5的第一控制极，使所述输出驱动单元40的晶体管T5充分打开，为栅极扫描线负载充电；在输出扫描信号下降时，所述内部节点Q2通过下降耦合单元30抬高到一个高电位，控制所述晶体管T5的第二控制极，调控双栅晶体管的阈值电压负向漂移，使得所述晶体管T5的放电电流增大，输出扫描信号下降时间减小。

依上述实施例的高速栅极驱动单元，其主要特点在于：

调控双栅晶体管的阈值电压负向漂移，使得所述晶体管T5的放电电流增大，输出扫描信号下降时间减小，输出驱动单元40既对栅极扫描线上的负载进行充电，同时也对栅极扫描线上的负载进行放电，利用输出驱动部分良好的驱动能力，提高栅极驱动电路单元的输出性能。

实施例七

本申请提供一种栅极驱动电路，包括N级级联的如上所述的高速栅极驱动单元、第一时钟线、第二时钟线、第三时钟线和启动信号线；其中N为大于1的正数；

所述第一时钟线、所述第二时钟线和所述第三时钟线，分别用于为所述栅极驱动电路单元提供第一时钟信号、第二时钟信号和第三时钟信号；所述启动信号线用于为第1级高速栅极驱动单元提供第一输入信号；第n级的高速栅极驱动单元的级联信号传送给第n+1级高速栅极驱动单元，以作为第n+1级高速栅极驱动单元的第一输入信号；第n+2级的高速栅极驱动单元的级联信号传输给第n级高速栅极驱动单元，以作为第n级高速栅极驱动单元的第二输入信号。示例性的，第一级高速栅极驱动单元的第二输入信号Cn+2的端口连接第三级高速栅极驱动单元的级联信号输出的端口，第二级高速栅极驱动单元的第二输入信号Cn+2的端口连接第四级高速栅极驱动单元的的级联信号输出的端口。

实施例八

本申请提供一种大尺寸显示面板装置，包括：像素阵列，其包括排列成行和/或列的多个像素装置；数据驱动电路，其配置为经由多条数据线向所述像素阵列提供数据电压信息；栅极驱动电路，其包括多个高速栅极驱动单元，并被配置为经由多条扫描线向所述像素阵列提供扫描信号，其中，每个高速栅极驱动单元用于输出扫描信号。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种高速栅极驱动单元，其特征在于，包括：

输入与复位单元，用于接收第一时钟信号和第一输入信号，在所述第一时钟信号为高电平时，通过所述第一输入信号将一内部节点Q1充电到高电位；

反相器单元，用于接收第二时钟信号，在所述第二时钟信号为高电平时，通过一高电压输入信号VH将一内部节点QB充电到高电位；

下降耦合单元，用于将所述内部节点QB的高电位耦合到一内部节点Q2，以提高所述内部节点Q2的电位；

输出驱动单元，用于接收第三时钟信号并输出扫描信号，当所述内部节点Q1为高电位时，通过被提高电位后的内部节点Q2加快所述第三时钟信号为低电平时对所述扫描信号的下拉放电；

低电平维持单元，用于当所述内部节点QB为高电位时，通过一低电压输入信号VSS将所述扫描信号下拉并维持在低电平；以及

隔离单元，用于当所述内部节点Q1电位低于所述内部节点Q2电位时，隔离所述内部节点Q1对所述内部节点Q2电位的影响；和/或，当所述内部节点Q1电位高于所述内部节点Q2电位时，通过所述内部节点Q1对所述内部节点Q2进行充电，以提高所述内部节点Q2的电位。

2.如权利要求1所述的高速栅极驱动单元，其特征在于，还包括：

上升耦合单元，用于将一级联信号的电位耦合至所述内部节点Q1，以提高所述内部节点Q1的电位；以及

级联产生单元，用于当所述内部节点Q1为高电位时，接收所述第三时钟信号并输出级联信号，以及通过被提高电位后的内部节点Q1加快第三时钟信号为高电平时对所述级联信号的上拉充电和/或增加所述级联信号的输出幅度。

3.如权利要求1或2所述的高速栅极驱动单元，其特征在于，

所述输入与复位单元包括晶体管T1，所述晶体管T1的控制极接收所述第一时钟信号，所述晶体管T1的第一极接收所述第一输入信号，所述晶体管T1的第二极连接所述内部节点Q1；

或，所述输入与复位单元包括所述晶体管T1和晶体管T2，所述晶体管T2的控制极接收所述第一时钟信号，所述晶体管T2的第一极接收所述第一输入信号，所述晶体管T2的第二极连接所述内部节点Q2。

4.如权利要求1或2所述的高速栅极驱动单元，其特征在于，

所述隔离单元包括晶体管T3，所述晶体管T3的控制极连接所述内部节点Q1，所述晶体管T3的第一极连接所述内部节点Q1，所述晶体管T3的第二极连接所述内部节点Q2；

或，所述隔离单元包括晶体管T4，所述晶体管T4的控制极接收所述第一时钟信号，所述晶体管T4的第一极连接所述内部节点Q1，所述晶体管T4的第二极连接所述内部节点Q2。

5.如权利要求1或2所述的高速栅极驱动单元，其特征在于，

所述输出驱动单元包括晶体管T5，所述晶体管T5的控制极连接所述内部节点Q2，所述晶体管T5的第一极接收所述第三时钟信号，所述晶体管T5的第二极输出所述扫描信号；

或，所述输出驱动单元包括晶体管T6，所述晶体管T6的第一控制极连接所述内部节点Q1，所述晶体管T6的第二控制极连接所述内部节点Q2，所述晶体管T6的第一极接收所述第三时钟信号，所述晶体管T6的第二极输出所述扫描信号。

6.如权利要求1或2所述的高速栅极驱动单元，其特征在于，

所述反相器单元包括晶体管T7和晶体管T8，所述晶体管T7的控制极接收所述第二时钟信号，所述晶体管T7的第一极接收所述高电压输入信号VH，所述晶体管T7的第二极连接所述内部节点QB；所述晶体管T8的控制极连接所述内部节点Q2，所述晶体管T8的第一极接收所述第二时钟信号，所述晶体管T8的第二极连接所述内部节点QB；

或，所述反相器单元包括所述晶体管T7、所述晶体管T8和晶体管T9，所述晶体管T9的控制极连接一第二输入信号，所述晶体管T9的第一极接收所述高电压输入信号VH，所述晶体管T9的第二极连接所述内部节点QB。

7.如权利要求1或2所述的高速栅极驱动单元，其特征在于，所述下降耦合单元包括第一电容，所述第一电容的第一极连接所述内部节点QB，所述第一电容的第二极连接所述内部节点Q2。

8.如权利要求2所述的高速栅极驱动单元，其特征在于，所述上升耦合单元包括第二电容，所述第二电容的第一极连接所述内部节点Q1，所述第二电容的第二极接收所述级联信号。

9.如权利要求2所述的高速栅极驱动单元，其特征在于，

所述低电平维持单元包括晶体管T10，所述晶体管T10的控制极连接所述内部节点QB，所述晶体管T10的第一极接收所述扫描信号，所述晶体管T10的第二极接收所述低电压输入信号VSS；

或，所述低电平维持单元包括所述晶体管T10和晶体管T11，所述晶体管T11的控制极连接所述内部节点QB，所述晶体管T11的第一极接收所述级联信号，所述晶体管T11的第二极接收低电压输入信号VSS。

10.一种栅级驱动电路，其特征在于，包括N级级联的如权利要求1至9任一项所述的高速栅极驱动单元、第一时钟线、第二时钟线、第三时钟线和启动信号线；其中N为大于1的正数；

所述第一时钟线、所述第二时钟线和所述第三时钟线，分别用于为所述栅极驱动电路单元提供第一时钟信号、第二时钟信号和第三时钟信号；所述启动信号线用于为第1级高速栅极驱动单元提供第一输入信号；第n级的高速栅极驱动单元的级联信号传送给第n+1级高速栅极驱动单元，以作为第n+1级高速栅极驱动单元的第一输入信号；第n+2级的高速栅极驱动单元的级联信号传输给第n级高速栅极驱动单元，以作为第n级高速栅极驱动单元的第二输入信号。

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