CN106898287A - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动电路技术领域，其可至少部分解决现有的双向扫描的移位寄存器容易产生输出异常问题。本发明的移位寄存器包括：输入单元，其用于在输入端的控制下将第一信号端的信号引入上拉节点；复位单元，其用于在复位端的控制下将第二信号端的信号引入上拉节点；输出单元，其用于根据上拉节点的电平将第一时钟端的信号引入输出端；下拉单元，其用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端，并用于在第三信号端的控制下将定电平端的信号引入上拉节点和输出端；下拉控制单元，其用于根据第二时钟端的信号和上拉节点的电平控制下拉节点的电平；存储电容。

Description

移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明属于栅极驱动电路技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
为简化显示面板的结构，可使用形成在阵列基板上的栅极驱动电路(GOA)驱动栅线。栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器驱动一条栅线，当一个移位寄存器输出导通信号时还可触发其它移位寄存器的工作，故只要用几个简单的控制信号即可实现对全部栅线的驱动。
很多情况下，希望显示面板能实现双向扫描，即要求各栅线既可从上至下轮流导通，也可从下至上轮流导通。如图5所示，为实现双向扫描，需要设置第一信号端FW和第二信号端BW，两信号端中有一个持续为高电平，另一个持续为低电平，当为高电平的端口不同时，扫描方向也不同。
同时，在一帧画面中，只需部分时间即可完成对全部栅线的扫描，剩下的时间为空置阶段(Blank Time)，空置阶段中除第一信号端FW和第二信号端BW外的其它端口的信号都保持为低电平。由于空置阶段中第一信号端FW和第二信号端BW中有一个持续为高电平，且晶体管不可避免的存在一定的漏电流，故本阶段中存储电容C会逐渐产生电荷积累，移位寄存器的上拉节点PU电平逐渐升高，相应控制输出的晶体管会处于非饱和状态，这样在下一帧画面(即各移位寄存器重新开始工作)时，移位寄存器(尤其是最后一级移位寄存器)容易产生输出异常，影响显示质量。
发明内容
本发明至少部分解决现有的双向扫描的移位寄存器容易产生输出异常问题，提供一种可实现双向扫描且可避免输出异常的移位寄存器及其驱动方法、栅极驱动电路。
解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括：
输入单元，其连接输入端、第一信号端、上拉节点，用于在输入端的控制下将第一信号端的信号引入上拉节点；
复位单元，其连接复位端、第二信号端、上拉节点，用于在复位端的控制下将第二信号端的信号引入上拉节点；
输出单元，其连接输出端、第一时钟端、上拉节点，用于根据上拉节点的电平将第一时钟端的信号引入输出端；
下拉单元，其连接第三信号端、第二时钟端、定电平端、输出端、上拉节点、下拉节点，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端，并用于在第三信号端的控制下将定电平端的信号引入上拉节点和输出端；
下拉控制单元，其连接第二时钟端、上拉节点、下拉节点、定电平端，用于根据第二时钟端的信号和上拉节点的电平控制下拉节点的电平；
存储电容，其第一极连接上拉节点，第二极连接下拉节点。
优选的是，所述输入单元包括第一晶体管，其中，
所述第一晶体管的栅极连接输入端，第一极连接第一信号端，第二极连接上拉节点。
进一步优选的是，所述复位单元包括第二晶体管，其中，
所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接第二信号端。
进一步优选的是，所述输出单元包括第三晶体管，其中，
所述第三晶体管的栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出端。
进一步优选的是，所述下拉单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管，其中，
所述第四晶体管的栅极连接第二时钟端，第一极连接输出端，第二极连接定电平端；
所述第五晶体管的栅极连接下拉节点，第一极连接上拉节点，第二极连接定电平端；
所述第六晶体管的栅极连接下拉节点，第一极连接输出端，第二极连接定电平端；
所述第七晶体管的栅极连接第三信号端，第一极连接上拉节点，第二极连接定电平端；
所述第八晶体管的栅极连接第三信号端，第一极连接下拉节点，第二极连接第三信号端；
所述第九晶体管的栅极连接第三信号端，第一极连接输出端，第二极连接定电平端。
进一步优选的是，所述下拉控制单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管，其中，
所述第十晶体管的栅极连接第十三晶体管的第二极，第一极连接第二时钟端，第二极连接下拉节点；
所述第十一晶体管的栅极连接上拉节点，第一极连接下拉节点，第二极连接定电平端；
所述第十二晶体管的栅极连接上拉节点，第一极连接第十三晶体管的第二极，第二极连接定电平端；
所述第十三晶体管的栅极连接第二时钟端，第一极连接第二时钟端。
进一步优选的是，所有晶体管均为N型晶体管；
或者，
所有晶体管均为P型晶体管。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括：
多个级联的上述移位寄存器。
解决本发明技术问题所采用的技术方案是一种上述移位寄存器的驱动方法，其包括：
空置阶段：向定电平端提供关断信号，向第三信号端提供导通信号，以将定电平端的关断信号引入上拉节点和输出端。
进一步优选的是，所述移位寄存器为上述的所有晶体管均为N型晶体管的移位寄存器，所述移位寄存器的驱动方法包括：
在正向扫描时，向第一信号端持续输入高电平，向第二信号端持续输入低电平，向定电平端持续输入低电平，而移位寄存器的驱动过程具体包括：
充电阶段：向输入端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入低电平，向第三信号端输入低电平；
输出阶段：向输入端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入低电平；
复位阶段：向输入端输入低电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入低电平；
保持阶段：向输入端输入低电平，向第一时钟端和第二时钟端交替输入高电平，向复位端输入低电平，向第三信号端输入低电平；
空置阶段：向输入端输入低电平，向第一时钟端输入低电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入高电平；
在反向扫描时，向第一信号端持续输入低电平，向第二信号端持续输入高电平，向定电平端持续输入低电平，而移位寄存器的驱动过程具体包括：
充电阶段：向复位端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入低电平，向第三信号端输入低电平；
输出阶段：向复位端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入低电平；
复位阶段：向复位端输入低电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入低电平；
保持阶段：向复位端输入低电平，向第一时钟端和第二时钟端交替输入高电平，向输入端输入低电平，向第三信号端输入低电平；
空置阶段：向复位端输入低电平，向第一时钟端输入低电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入高电平；
或者，
所述移位寄存器为上述的所有晶体管均为P型晶体管的移位寄存器，所述移位寄存器的驱动方法包括：
在正向扫描时，向第一信号端持续输入低电平，向第二信号端持续输入高电平，向定电平端持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向输入端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入高电平，向第三信号端输入高电平；
输出阶段：向输入端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入高电平；
复位阶段：向输入端输入高电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入高电平；
保持阶段：向输入端输入高电平，向第一时钟端和第二时钟端交替输入低电平，向复位端输入高电平，向第三信号端输入高电平；
空置阶段：向输入端输入高电平，向第一时钟端输入高电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入低电平；
在反向扫描时，向第一信号端持续输入高电平，向第二信号端持续输入低电平，向定电平端持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向复位端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入高电平，向第三信号端输入高电平；
输出阶段：向复位端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入高电平；
复位阶段：向复位端输入高电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入高电平；
保持阶段：向复位端输入高电平，向第一时钟端和第二时钟端交替输入低电平，向输入端输入高电平，向第三信号端输入高电平；
空置阶段：向复位端输入高电平，向第一时钟端输入高电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入低电平。
通过调整第一信号端和第二信号端的信号，本实施例的移位寄存器既可实现正向扫描，也可实现反向扫描，即其具有双向扫描功能；同时，在空置阶段中，只要向第三信号端提供导通信号，即可将定电平端的关断信号引入输出端和上拉节点，以使移位寄存器可持续稳定的输出低电平，并防止上拉节点因漏电而电平升高，消除存储电容的电荷积累，从而在下帧画面开始时避免输出异常(尤其对最后一级移位寄存器)，保证显示质量。
附图说明
图1为本发明的实施例的一种移位寄存器的电路图；
图2为本发明的实施例的一种栅极驱动电路的组成示意框图；
图3为本发明的实施例的一种移位寄存器正向扫描时的时序图；
图4为本发明的实施例的一种移位寄存器反向扫描时的时序图；
图5为一种现有的移位寄存器的电路图；
其中，附图标记为：M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；M11、第十一晶体管；M12、第十二晶体管；M13、第十三晶体管；C、存储电容；CLK、第一时钟端；CLKB、第二时钟端；INPUT、输入端；OUTPUT、输出端；RESET、复位端；PD、下拉节点；PU、上拉节点；FW、第一信号端；BW、第二信号端；GCL、第三信号端；VGL、定电平端；1、输入单元；2、复位单元；3、输出单元；4、输出单元；5、下拉控制单元。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
如图1至图4所示，本实施例提供一种移位寄存器，其包括：
输入单元1，其连接输入端INPUT、第一信号端FW、上拉节点PU，用于在输入端INPUT的控制下将第一信号端FW的信号引入上拉节点PU；
复位单元2，其连接复位端RESET、第二信号端BW、上拉节点PU，用于在复位端RESET的控制下将第二信号端BW的信号引入上拉节点PU；
输出单元3，其连接输出端OUTPUT、第一时钟端CLK、上拉节点PU，用于根据上拉节点PU的电平将第一时钟端CLK的信号引入输出端OUTPUT；
下拉单元4，其连接第三信号端GCL、第二时钟端CLKB、定电平端VGL、输出端OUTPUT、上拉节点PU、下拉节点PD，用于根据下拉节点PD的电平将定电平端VGL的信号引入上拉节点PU和输出端OUTPUT，并用于在第三信号端GCL的控制下将定电平端VGL的信号引入上拉节点PU和输出端OUTPUT；
下拉控制单元5，其连接第二时钟端CLKB、上拉节点PU、下拉节点PD、定电平端VGL，用于根据第二时钟端CLKB的信号和上拉节点PU的电平控制下拉节点PD的电平；
存储电容C，其第一极连接上拉节点PU，第二极连接下拉节点PD。
优选的，输入单元1包括第一晶体管M1，其中，
第一晶体管M1的栅极连接输入端INPUT，第一极连接第一信号端FW，第二极连接上拉节点PU。
优选的，复位单元2包括第二晶体管M2，其中，
第二晶体管M2的栅极连接复位端RESET，第一极连接上拉节点PU，第二极连接第二信号端BW。
优选的，输出单元3包括第三晶体管M3，其中，
第三晶体管M3的栅极连接上拉节点PU，第一极连接第一时钟端CLK，第二极连接输出端OUTPUT。
优选的，下拉单元4包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9，其中，
第四晶体管M4的栅极连接第二时钟端CLKB，第一极连接输出端OUTPUT，第二极连接定电平端VGL；
第五晶体管M5的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接定电平端VGL；
第六晶体管M6的栅极连接下拉节点PD，第一极连接输出端OUTPUT，第二极连接定电平端VGL；
第七晶体管M7的栅极连接第三信号端GCL，第一极连接上拉节点PU，第二极连接定电平端VGL；
第八晶体管M8的栅极连接第三信号端GCL，第一极连接下拉节点PD，第二极连接第三信号端GCL；
第九晶体管M9的栅极连接第三信号端GCL，第一极连接输出端OUTPUT，第二极连接定电平端VGL。
优选的，下拉控制单元5包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13，其中，
第十晶体管M10的栅极连接第十三晶体管M13的第二极，第一极连接第二时钟端CLKB，第二极连接下拉节点PD；
第十一晶体管M11的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接定电平端VGL；
第十二晶体管M12的栅极连接上拉节点PU，第一极连接第十三晶体管M13的第二极，第二极连接定电平端VGL；
第十三晶体管M13的栅极连接第二时钟端CLKB，第一极连接第二时钟端CLKB。
更优选的，所有晶体管均为N型晶体管；或者，所有晶体管均为P型晶体管。
也就是说，以上移位寄存器中的所有晶体管(第一晶体管M1至第十三晶体管M13)优选均是同类型的。
通过调整第一信号端FW和第二信号端BW的信号，本实施例的移位寄存器既可实现正向扫描，也可实现反向扫描，即其具有双向扫描功能；同时，在空置阶段(Blank Time)中，只要向第三信号端GCL提供导通信号，即可将定电平端VGL的关断信号引入输出端OUTPUT和上拉节点PU，以使移位寄存器持续稳定的输出低电平，并防止上拉节点PU因漏电而电平升高，消除存储电容C的电荷积累，从而在下帧画面开始时避免输出异常(尤其对最后一级移位寄存器)，保证显示质量。
本实施例还提供一种栅极驱动电路，其包括：
多个级联的上述移位寄存器。
如图2所示，可将多个以上的移位寄存器级联起来，构成栅极驱动电路，其中，每个移位寄存器的输出端OUTPUT连接一条栅线，用于驱动该栅线。
具体的，除最后一级移位寄存器外，每个移位寄存器的输出端OUTPUT还连接下一级移位寄存器的输入端INPUT，当然，第一级移位寄存器的输入端INPUT需要与单独的驱动信号相连；同时，除第一级移位寄存器外，每个移位寄存器的输出端OUTPUT还连接上一级移位寄存器的复位端RESET，当然，最后一级移位寄存器的复位端RESET与单独的驱动信号相连。
同时，对于任意两级相邻的移位寄存器，它们的时钟端与相反的时钟信号线相连，也就是说，若其中一级移位寄存器的第一时钟端CLK连接第一时钟信号线，第二时钟端CLKB连接第二时钟信号线，则另一级移位寄存器必然是第一时钟端CLK连接第二时钟信号线，第二时钟端CLKB连接第一时钟信号线。
本实施例还提供一种上述移位寄存器的驱动方法，其包括：
空置阶段：向定电平端VGL提供关断信号，向第三信号端GCL提供导通信号，以将定电平端VGL的关断信号引入上拉节点PU和输出端OUTPUT。
本实施例的移位寄存器在空置阶段(Blank Time)中，第三信号端GCL提供导通信号，从而将定电平端VGL的关断信号引入输出端OUTPUT和上拉节点PU，以使移位寄存器可持续稳定的输出低电平，并防止上拉节点PU因漏电而电平升高，消除存储电容C的电荷积累，从而在下帧画面开始时避免输出异常(尤其对最后一级移位寄存器)，保证显示质量。
下面以所有晶体管均为N型晶体管的移位寄存器为例，对其工作过程进行具体说明，其中，由于该移位寄存器可实现双向扫描，故以下对正向扫描和反向扫描的过程分别进行说明。
(a)如图3所示，正向扫描(即从低级移位寄存器向高级移位寄存器扫描)时，向第一信号端FW持续输入高电平，向第二信号端BW持续输入低电平，向定电平端VGL持续输入低电平，而移位寄存器的驱动过程具体包括：
S11、充电阶段：向输入端INPUT输入高电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向复位端RESET输入低电平，向第三信号端GCL输入低电平。
本阶段中，输入端INPUT为高电平(来自上一级移位寄存器输出的导通信号)，第一晶体管M1导通，将第一信号端FW的高电平引入上拉节点PU，进而第三晶体管M3导通，将第一时钟端CLK的低电平引入输出端OUTPUT，使移位寄存器输出低电平，并使存储电容C充电。
同时，由于上拉节点PU为高电平，故第十一晶体管M11和第十二晶体管M12导通，从而第十三晶体管M13和第十晶体管M10关断(虽然第二时钟端CLKB为高电平)，下拉节点PD为低电平。
S12、输出阶段：向输入端INPUT输入低电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向复位端RESET输入低电平，向第三信号端GCL输入低电平。
本阶段中，输入端INPUT变为低电平，故第一晶体管M1关断，上拉节点PU无法放电而保持高电平，第三晶体管M3保持导通，将第一时钟端CLK的高电平引入输出端OUTPUT，使移位寄存器输出高电平的导通信号。
同时，由于存储电容C的自举作用，上拉节点PU的电平进一步升高(但仍属于高电平)。
S13、复位阶段：向输入端INPUT输入低电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向复位端RESET输入高电平，向第三信号端GCL输入低电平。
本阶段中，复位端RESET变为高电平(来自下一级移位寄存器输出的导通信号)，从而第二晶体管M2导通，将第二信号端BW的低电平引入上拉节点PU，上拉节点PU变为低电平；而第二时钟端CLKB也为高电平，故第四晶体管M4导通，将定电平端VGL的低电平引入输出端OUTPUT，移位寄存器输出低电平，存储电容C放电。
同时，由于上拉节点PU变为低电平，第十一晶体管M11和第十二晶体管M12关断，故第二时钟端CLKB的高电平可使第十晶体管M10和第十三晶体管M13导通，且第二时钟端CLKB的高电平经第十三晶体管M13进入下拉节点PD，下拉节点PD为高电平，定电平端VGL的低电平分别经第五晶体管M5和第六晶体管M6引入上拉节点PU和输出端OUTPUT，进一步保证存储电容C彻底放电。
S14、保持阶段：向输入端INPUT输入低电平，向第一时钟端CLK和第二时钟端CLKB交替输入高电平，向复位端RESET输入低电平，向第三信号端GCL输入低电平。
本阶段中，本级移位寄存器已经完成扫描或正在等待扫描，而其它级的移位寄存器正在扫描，故此时时钟信号仍在持续，第一时钟端CLK和第二时钟端CLKB轮流为高电平。而当第二时钟端CLKB为高电平时，即可使下拉节点PD为高电平，将定电平端VGL的低电平引入输出端OUTPUT和上拉节点PU；由于第二时钟端CLKB的高电平的时间间隔很短，故输出端OUTPUT近似于保持输出低电平。
S15、空置阶段(Blank Time)：向输入端INPUT输入低电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入低电平，向复位端RESET输入低电平，向第三信号端GCL输入高电平。
本阶段中，所有的移位寄存器的扫描都已完成，或者说本帧画面的输入已经完成，故各移位寄存器不再工作，以使显示面板保持显示本帧画面，直到下一帧画面开始时，各级移位寄存器重新开始扫描。
具体的，本阶段中，第三信号端GCL保持高电平，故第九晶体管M9和第七晶体管M7均导通，持续的将定电平端VGL的低电平引入上拉节点PU和输入端INPUT。由此，移位寄存器可持续稳定的输出低电平，并且防止上拉节点PU因漏电而电平升高，消除存储电容C的电荷积累，从而在下帧画面开始时避免输出异常(尤其对最后一级移位寄存器)，保证显示质量。
(b)如图4所示，反向扫描(即从高级移位寄存器向低级移位寄存器扫描)时，向第一信号端FW持续输入低电平，向第二信号端BW持续输入高电平，向定电平端VGL持续输入低电平，而移位寄存器的驱动过程具体包括：
S21、充电阶段：向复位端RESET输入高电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向输入端INPUT输入低电平，向第三信号端GCL输入低电平。
本阶段中，复位端RESET为高电平(来自下一级移位寄存器输出的导通信号，因为是反向扫描，故下一级移位寄存器先输出导通信号)，第二晶体管M2导通，将第二信号端BW的高电平引入上拉节点PU，进而第三晶体管M3导通，将第一时钟端CLK的低电平引入输出端OUTPUT，使移位寄存器输出低电平，并使存储电容C充电。
S22、输出阶段：向复位端RESET输入低电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向输入端INPUT输入低电平，向第三信号端GCL输入低电平。
本阶段中，复位端RESET变为低电平，故第二晶体管M2关断，上拉节点PU无法放电而保持高电平，第三晶体管M3保持导通，将第一时钟端CLK的高电平引入输出端OUTPUT，使移位寄存器输出高电平的导通信号。
S23、复位阶段：向复位端RESET输入低电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向输入端INPUT输入高电平，向第三信号端GCL输入低电平。
本阶段中，输入端INPUT变为高电平(来自上一级移位寄存器输出的导通信号)，从而第一晶体管M1导通，将第一信号端FW的低电平引入上拉节点PU，上拉节点PU变为低电平；而第二时钟端CLKB也为高电平，故第四晶体管M4导通，将定电平端VGL的低电平引入输出端OUTPUT，移位寄存器输出低电平，存储电容C放电。
S24、保持阶段：向复位端RESET输入低电平，向第一时钟端CLK和第二时钟端CLKB交替输入高电平，向输入端INPUT输入低电平，向第三信号端GCL输入低电平。
本阶段中，当第二时钟端CLKB为高电平时，可使下拉节点PD为高电平，将定电平端VGL的低电平引入输出端OUTPUT和上拉节点PU；由于第二时钟端CLKB的高电平的时间间隔很短，故输出端OUTPUT近似于保持输出低电平。
S25、空置阶段(Blank Time)：向复位端RESET输入低电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入低电平，向输入端INPUT输入低电平，向第三信号端GCL输入高电平。
本阶段中，第三信号端GCL保持高电平，故第九晶体管M9和第七晶体管M7均导通，持续的将定电平端VGL的低电平引入上拉节点PU和输入端INPUT。由此，移位寄存器可持续稳定的输出低电平，并且防止上拉节点PU因漏电而电平升高，消除存储电容C的电荷积累，从而在下帧画面开始时避免输出异常(尤其对最后一级移位寄存器)，保证显示质量。
以上是以所有晶体管均为N型晶体管的移位寄存器为例进行说明的，而若是所有晶体管均为P型晶体管时，则移位寄存器的驱动方法如下：
(a)正向扫描时，向第一信号端FW持续输入低电平，向第二信号端BW持续输入高电平，向定电平端V低L持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向输入端INPUT输入低电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向复位端RESET输入高电平，向第三信号端低CL输入高电平。
输出阶段：向输入端INPUT输入高电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向复位端RESET输入高电平，向第三信号端低CL输入高电平。
复位阶段：向输入端INPUT输入高电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向复位端RESET输入低电平，向第三信号端低CL输入高电平。
保持阶段：向输入端INPUT输入高电平，向第一时钟端CLK和第二时钟端CLKB交替输入低电平，向复位端RESET输入高电平，向第三信号端低CL输入高电平。
空置阶段：向输入端INPUT输入高电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入高电平，向复位端RESET输入高电平，向第三信号端低CL输入低电平。
(b)反向扫描时，向第一信号端FW持续输入高电平，向第二信号端BW持续输入低电平，向定电平端V低L持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向复位端RESET输入低电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向输入端INPUT输入高电平，向第三信号端低CL输入高电平。
输出阶段：向复位端RESET输入高电平，向第一时钟端CLK输入低电平，向第二时钟端CLKB输入高电平，向输入端INPUT输入高电平，向第三信号端低CL输入高电平。
复位阶段：向复位端RESET输入高电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入低电平，向输入端INPUT输入低电平，向第三信号端低CL输入高电平。
保持阶段：向复位端RESET输入高电平，向第一时钟端CLK和第二时钟端CLKB交替输入低电平，向输入端INPUT输入高电平，向第三信号端低CL输入高电平。
空置阶段：向复位端RESET输入高电平，向第一时钟端CLK输入高电平，向第二时钟端CLKB输入高电平，向输入端INPUT输入高电平，向第三信号端低CL输入低电平。
应当理解，在以上的驱动方法中，所有驱动信号的电平高低都与晶体管为N型时相反，故在其任意阶段中，所有晶体管的工作状态实际是相同的，移位寄存器的工作过程也是相同的，故在此不再对其进行详细描述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：
输入单元，其连接输入端、第一信号端、上拉节点，用于在输入端的控制下将第一信号端的信号引入上拉节点；
复位单元，其连接复位端、第二信号端、上拉节点，用于在复位端的控制下将第二信号端的信号引入上拉节点；
输出单元，其连接输出端、第一时钟端、上拉节点，用于根据上拉节点的电平将第一时钟端的信号引入输出端；
下拉单元，其连接第三信号端、第二时钟端、定电平端、输出端、上拉节点、下拉节点，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端，并用于在第三信号端的控制下将定电平端的信号引入上拉节点和输出端；
下拉控制单元，其连接第二时钟端、上拉节点、下拉节点、定电平端，用于根据第二时钟端的信号和上拉节点的电平控制下拉节点的电平；
存储电容，其第一极连接上拉节点，第二极连接下拉节点。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入单元包括第一晶体管，其中，
所述第一晶体管的栅极连接输入端，第一极连接第一信号端，第二极连接上拉节点。
3.根据权利要求2所述的移位寄存器，其特征在于，所述复位单元包括第二晶体管，其中，
所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接第二信号端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述输出单元包括第三晶体管，其中，
所述第三晶体管的栅极连接上拉节点，第一极连接第一时钟端，第二极连接输出端。
5.根据权利要求4所述的移位寄存器，其特征在于，所述下拉单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管，其中，
所述第四晶体管的栅极连接第二时钟端，第一极连接输出端，第二极连接定电平端；
所述第五晶体管的栅极连接下拉节点，第一极连接上拉节点，第二极连接定电平端；
所述第六晶体管的栅极连接下拉节点，第一极连接输出端，第二极连接定电平端；
所述第七晶体管的栅极连接第三信号端，第一极连接上拉节点，第二极连接定电平端；
所述第八晶体管的栅极连接第三信号端，第一极连接下拉节点，第二极连接第三信号端；
所述第九晶体管的栅极连接第三信号端，第一极连接输出端，第二极连接定电平端。
6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉控制单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管，其中，
所述第十晶体管的栅极连接第十三晶体管的第二极，第一极连接第二时钟端，第二极连接下拉节点；
所述第十一晶体管的栅极连接上拉节点，第一极连接下拉节点，第二极连接定电平端；
所述第十二晶体管的栅极连接上拉节点，第一极连接第十三晶体管的第二极，第二极连接定电平端；
所述第十三晶体管的栅极连接第二时钟端，第一极连接第二时钟端。
7.根据权利要求6所述的移位寄存器，其特征在于，
所有晶体管均为N型晶体管；
或者，
所有晶体管均为P型晶体管。
8.一种栅极驱动电路，其特征在于，包括：
多个级联的移位寄存器，所述移位寄存器为权利要1至7中任意一项所述的移位寄存器。
9.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要1至7中任意一项所述的移位寄存器，所述位寄存器的驱动方法包括：
空置阶段：向定电平端提供关断信号，向第三信号端提供导通信号，以将定电平端的关断信号引入上拉节点和输出端。
10.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，
所述移位寄存器为权利要求7所述的所有晶体管均为N型晶体管的移位寄存器，所述移位寄存器的驱动方法包括：
在正向扫描时，向第一信号端持续输入高电平，向第二信号端持续输入低电平，向定电平端持续输入低电平，而移位寄存器的驱动过程具体包括：
充电阶段：向输入端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入低电平，向第三信号端输入低电平；
输出阶段：向输入端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入低电平；
复位阶段：向输入端输入低电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入低电平；
保持阶段：向输入端输入低电平，向第一时钟端和第二时钟端交替输入高电平，向复位端输入低电平，向第三信号端输入低电平；
空置阶段：向输入端输入低电平，向第一时钟端输入低电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入高电平；
在反向扫描时，向第一信号端持续输入低电平，向第二信号端持续输入高电平，向定电平端持续输入低电平，而移位寄存器的驱动过程具体包括：
充电阶段：向复位端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入低电平，向第三信号端输入低电平；
输出阶段：向复位端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入低电平；
复位阶段：向复位端输入低电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入低电平；
保持阶段：向复位端输入低电平，向第一时钟端和第二时钟端交替输入高电平，向输入端输入低电平，向第三信号端输入低电平；
空置阶段：向复位端输入低电平，向第一时钟端输入低电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入高电平；
或者，
所述移位寄存器为权利要求7所述的所有晶体管均为P型晶体管的移位寄存器，所述移位寄存器的驱动方法包括：
在正向扫描时，向第一信号端持续输入低电平，向第二信号端持续输入高电平，向定电平端持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向输入端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入高电平，向第三信号端输入高电平；
输出阶段：向输入端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入高电平；
复位阶段：向输入端输入高电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向复位端输入低电平，向第三信号端输入高电平；
保持阶段：向输入端输入高电平，向第一时钟端和第二时钟端交替输入低电平，向复位端输入高电平，向第三信号端输入高电平；
空置阶段：向输入端输入高电平，向第一时钟端输入高电平，向第二时钟端输入高电平，向复位端输入高电平，向第三信号端输入低电平；
在反向扫描时，向第一信号端持续输入高电平，向第二信号端持续输入低电平，向定电平端持续输入高电平，而移位寄存器的驱动过程具体包括：
充电阶段：向复位端输入低电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入高电平，向第三信号端输入高电平；
输出阶段：向复位端输入高电平，向第一时钟端输入低电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入高电平；
复位阶段：向复位端输入高电平，向第一时钟端输入高电平，向第二时钟端输入低电平，向输入端输入低电平，向第三信号端输入高电平；
保持阶段：向复位端输入高电平，向第一时钟端和第二时钟端交替输入低电平，向输入端输入高电平，向第三信号端输入高电平；
空置阶段：向复位端输入高电平，向第一时钟端输入高电平，向第二时钟端输入高电平，向输入端输入高电平，向第三信号端输入低电平。
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