CN108470535A - 一种移位寄存器、其驱动方法及栅极驱动电路、显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，该移位寄存器包括输入模块、输出模块、下拉模块和稳压模块；通过输出模块在上拉节点的控制下将时钟信号端的信号写入输出信号端，并通过下拉模块在第一控制时钟信号端的控制下将第三参考信号端的信号写入输出信号端，使得在时钟信号端的信号与第三参考信号端的信号的共同作用下，可以快速拉低输出信号端的电位，致使输出信号端的下拉时间减少，从而提高了像素的充电率，有效改善了画面显示异常。

Description

一种移位寄存器、其驱动方法及栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法及栅极驱动电路、显示装置。

背景技术

近年来，随着显示领域的大力发展，显示面板的成本要求越来越低，如何有效的降低面板的制作成本关系着面板开发商竞争力的强弱。为了降低显示面板的制作成本，相关技术人员会利用显示面板的边缘设计栅极驱动电路(Gate-driver on Array，GOA)。具体是将移位寄存器集成在阵列基板上，在显示阶段，每一行移位寄存器驱动该行像素进行显示。因GOA可以与阵列基板在同一制程工艺下完成，因此节省了制作成本。并且与传统的覆晶薄膜(Chip on Film，COF)和芯片绑定于玻璃基板上(Chip on Glass，COG)工艺相比，GOA技术提高了显示面板的集成度，满足当下窄边框的设计需求。

虽然GOA技术存在上述优点，但是仍然存在一些问题。具体而言，由于GOA技术是对像素进行逐行扫描的，当上一级移位寄存器输出信号端的电位被完全拉低后，与其相连的下一级移位寄存器才开始工作，因此每个移位寄存器的输出信号端电位拉低的快慢，对显示质量的影响较大。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，用以改善输出信号端的电位对显示画面的影响。

因此，本发明实施例提供的一种移位寄存器，包括：输入模块、输出模块、下拉模块和稳压模块；

其中，所述输入模块与输入信号端、第一参考信号端和上拉节点分别相连，用于在所述输入信号端的控制下将所述第一参考信号端的信号写入所述上拉节点；

所述输出模块与时钟信号端、输出信号端和所述上拉节点分别相连，用于在所述上拉节点的控制下将所述时钟信号端的信号写入所述输出信号端；

所述下拉模块与第一控制时钟信号端、第二控制时钟信号端、第二参考信号端、第三参考信号端、所述上拉节点和所述输出信号端分别相连，用于在所述第一控制时钟信号端的控制下将所述第三参考信号端的信号写入所述输出信号端；并用于在所述第一控制时钟信号端、所述第二控制时钟信号端、所述上拉节点和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述输出信号端；

所述稳压模块与所述输入信号端、所述上拉节点、所述时钟信号端、所述第二控制时钟信号端、所述第二参考信号端和所述第三参考信号端分别相连，用于在所述输入信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点；并用于在所述时钟信号端、所述第二控制时钟信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，还包括：复位模块，所述复位模块与复位信号端、所述上拉节点、所述输出信号端和所述第三参考信号端分别相连，用于在所述复位信号端的控制下将所述第三参考信号端的信号分别写入所述上拉节点和所述输出信号端。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块，包括：第一开关晶体管；

所述第一开关晶体管的栅极与所述输入信号端相连，第一极与所述第一参考信号端相连，第二极与所述上拉节点相连。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块，包括：第二开关晶体管和电容；

其中，所述第二开关晶体管的栅极与所述上拉节点相连，第一极与所述时钟信号端相连，第二极与所述输出信号端相连；

所述电容连接于所述上拉节点与所述输出信号端之间。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块，包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；

其中，所述第三开关晶体管的栅极和第一极均与所述第一控制时钟信号端相连，第二极与下拉节点相连；

所述第四开关晶体管的栅极和第一极均与所述第二控制时钟信号端相连，第二极与所述下拉节点相连；

所述第五开关晶体管的栅极与所述上拉节点相连，第一极与所述第二参考信号端相连，第二极与所述下拉节点相连；

所述第六开关晶体管的栅极与所述下拉节点相连，第一极与所述第三参考信号端相连，第二极与所述输出信号端相连；

所述第五开关晶体管的宽长比大于所述第三开关晶体管和所述第四开关晶体管的宽长比。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述稳压模块，包括：第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管；

其中，所述第七开关晶体管的栅极与第一节点相连，第一极与所述第三参考信号端相连，第二极与所述上拉节点相连；

所述第八开关晶体管的栅极和第一极均与所述第二控制时钟信号端相连，第二极与所述第一节点相连；

所述第九开关晶体管的栅极与所述输入信号端相连，第一极与所述第二参考信号端相连，第二极与所述第一节点相连；

所述第十开关晶体管的栅极与所述时钟信号端相连，第一极与所述第二参考信号端相连，第二极与所述第一节点相连；

所述第十开关晶体管的宽长比大于所述第八开关晶体管的宽长比。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块，包括：第十一开关晶体管和第十二开关晶体管；

其中，所述第十一开关晶体管的栅极与所述复位信号端相连，第一极与所述第三参考信号端相连，第二极与所述上拉节点相连；

所述第十二开关晶体管的栅极与所述复位信号端相连，第一极与所述第三参考信号端相连，第二极与所述输出信号端相连。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，包括：级联的多个上述任一项所述的移位寄存器；

第一级移位寄存器的输入信号端，以及第二级移位寄存器的输入信号端分别与帧触发信号端相连；

除所述第一级移位寄存器和所述第二级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其上间隔一级的移位寄存器的输出信号端相连。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述栅极驱动电路。

相应地，本发明实施例还提供了一种上述任一项移位寄存器的驱动方法，包括：

第一阶段，输入模块在输入信号端的控制下将第一参考信号端的信号写入上拉节点；稳压模块在所述输入信号端和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入所述上拉节点；

第二阶段，输出模块在所述上拉节点的控制下将时钟信号端的信号写入输出信号端；下拉模块在第一控制时钟信号端、第二控制时钟信号端、所述上拉节点和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述输出信号端；所述稳压模块在所述时钟信号端、所述第二控制时钟信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点；

第三阶段，所述输出模块在所述上拉节点的控制下将所述时钟信号端的信号写入所述输出信号端；所述下拉模块在所述第一控制时钟信号端的控制下将所述第三参考信号端的信号写入所述输出信号端。

本发明有益效果如下：

本发明实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置中，该移位寄存器包括输入模块、输出模块、下拉模块和稳压模块；其中，输入模块与输入信号端、第一参考信号端和上拉节点分别相连，用于在输入信号端的控制下将第一参考信号端的信号写入上拉节点；输出模块与时钟信号端、输出信号端和上拉节点分别相连，用于在上拉节点的控制下将时钟信号端的信号写入输出信号端；下拉模块与第一控制时钟信号端、第二控制时钟信号端、第二参考信号端、第三参考信号端、上拉节点和输出信号端分别相连，用于在第一控制时钟信号端的控制下将第三参考信号端的信号写入输出信号端，以在时钟信号端的信号与第三参考信号端的信号的共同作用下，减少输出信号端的下拉时间；并用于在第一控制时钟信号端、第二控制时钟信号端、上拉节点和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入输出信号端；稳压模块与输入信号端、上拉节点、时钟信号端、第二控制时钟信号端、第二参考信号端和第三参考信号端分别相连，用于在输入信号端和第二参考信号端的共同控制下，阻止第三参考信号端拉低上拉节点的电位；并用于在时钟信号端、第二控制时钟信号端和第二参考信号端的共同控制下，阻止第三参考信号端拉低上拉节点的电位。通过输出模块在上拉节点的控制下将时钟信号端的信号写入输出信号端，并通过下拉模块在第一控制时钟信号端的控制下将第三参考信号端的信号写入输出信号端，使得在时钟信号端的信号与第三参考信号端的信号的共同作用下，可以快速拉低输出信号端的电位，致使输出信号端的下拉时间减少，从而提高了像素的充电率，有效改善了画面显示异常。

并且，下拉模块在第一控制时钟信号端、第二控制时钟信号端、上拉节点和第二参考信号端的共同控制下，可阻止第三参考信号端的信号拉低输出信号端，从而保证了输出的稳定性。

此外，稳压模块在输入信号端和第二参考信号端的共同控制下，或在时钟信号端、第二控制时钟信号端和第二参考信号端的共同控制下，可阻止第三参考信号端拉低上拉节点的电位，从而防止了上拉节点通过稳压模块漏电，保证了上拉节点电位的稳定性，进而保证了输出的稳定性。

附图说明

图1为本发明实施例一提供的移位寄存器的结构示意图；

图2为图1所示的移位寄存器的一种具体结构示意图；

图3为图2所示的移位寄存器的驱动方法流程图；

图4为图2所示的移位寄存器的工作时序图；

图5为本发明实施例二提供的移位寄存器的结构示意图；

图6为图5所示的移位寄存器的一种具体结构示意图；

图7为图6所示的移位寄存器的驱动方法流程图；

图8为图6所示的移位寄存器的工作时序图；

图9为图6所示的移位寄存器的输出信号端电位变化示意图之一；

图10为图6所示的移位寄存器的输出信号端电位变化示意图之二；

图11为本发明实施例三提供的栅极驱动电路的结构示意图；

图12为图11所示的栅极驱动电路中第一级至第八级移位寄存器的级驱动仿真时序图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置的具体实施方式进行详细的说明。需要说明的是本说明书所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合；此外，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例一

本发明实施例一提供的移位寄存器，如图1所示，包括：输入模块101、输出模块102、下拉模块103和稳压模块104；

其中，输入模块101与输入信号端Input、第一参考信号端VGH和上拉节点Q分别相连，用于在输入信号端Input的控制下将第一参考信号端VGH的信号写入上拉节点Q；

输出模块102与时钟信号端CLK、输出信号端Out和上拉节点Q分别相连，用于在上拉节点Q的控制下将时钟信号端CLK的信号写入输出信号端Out；

下拉模块103与第一控制时钟信号端CLKA、第二控制时钟信号端CLKB、第二参考信号端VSSL、第三参考信号端VSS、上拉节点Q和输出信号端Out分别相连，用于在第一控制时钟信号端CLKA的控制下将第三参考信号端VSS的信号写入输出信号端Out；并用于在第一控制时钟信号端CLKA、第二控制时钟信号端CLKB、上拉节点Q和第二参考信号端VSSL的共同控制下，阻止第三参考信号端VSS的信号写入输出信号端Out；

稳压模块104与输入信号端Input、上拉节点Q、时钟信号端CLK、第二控制时钟信号端CLKB、第二参考信号端VSSL和第三参考信号端VSS分别相连，用于在输入信号端Input和第二参考信号端VSSL的共同控制下，阻止第三参考信号端VSS的电压写入上拉节点Q；并用于在时钟信号端CLK、第二控制时钟信号端CLKB和第二参考信号端VSSL的共同控制下，阻止第三参考信号端VSS的电压写入上拉节点Q。

在本发明实施例一提供的上述移位寄存器中，通过输出模块101在上拉节点Q的控制下将时钟信号端CLK的信号写入输出信号端Input，同时通过下拉模块103在第一控制时钟信号端CLKA的控制下将第三参考信号端VSS的信号写入输出信号端Out，使得在时钟信号端CLK的信号与第三参考信号端VSS的信号的共同作用下，输出信号端Out的下拉时间减少，从而提高了像素的充电率，有效改善了画面显示异常。

并且，下拉模块103在第一控制时钟信号端CLKA、第二控制时钟信号端CLKB、上拉节点Q和第二参考信号端VSSL的共同控制下，可阻止第三参考信号端VSS的信号拉低输出信号端Out，从而保证了输出的稳定性。

此外，稳压模块104在输入信号端Input和第二参考信号端VSSL的共同控制下，或在时钟信号端CLK、第二控制时钟信号端CLKB和第二参考信号端VSSL的共同控制下，可阻止第三参考信号端VSS的电压写入上拉节点Q，从而防止了上拉节点Q通过稳压模块104漏电，保证了上拉节点Q电位的稳定性，进而保证了输出的稳定性。

下面结合具体实施例，对本发明实施例一提供的移位寄存器进行详细说明。并且本具体实施例是为了更好的解释本发明实施例一，但不限制本发明实施例一。

如图2所示，在本发明实施例一提供的移位寄存器中，输入模块101，包括：第一开关晶体管T1；

第一开关晶体管T1的栅极与输入信号端Input相连，第一极与第一参考信号端VGH相连，第二极与上拉节点Q相连。

输出模块102，包括：第二开关晶体管T2和电容C；

其中，第二开关晶体管T2的栅极与上拉节点Q相连，第一极与时钟信号端CLK相连，第二极与输出信号端Out相连；

电容C连接于上拉节点Q与输出信号端Out之间。

下拉模块103，包括：第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T5和第六开关晶体管T6；

其中，第三开关晶体管T3的栅极和第一极均与第一控制时钟信号端CLKA相连，第二极与下拉节点QB相连；

第四开关晶体管T4的栅极和第一极均与第二控制时钟信号端CLKB相连，第二极与下拉节点QB相连；

第五开关晶体管T5的栅极与上拉节点Q相连，第一极与第二参考信号端VSSL相连，第二极与下拉节点QB相连；

第六开关晶体管T6的栅极与下拉节点QB相连，第一极与第三参考信号端VSS相连，第二极与输出信号端Out相连；

第五开关晶体管T5的宽长比大于第三开关晶体管T3和第四开关晶体管T4的宽长比。

稳压模块104，包括：第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管T10；

其中，第七开关晶体管T7的栅极与第一节点P1相连，第一极与第三参考信号端VSS相连，第二极与上拉节点Q相连；

第八开关晶体管T8的栅极和第一极均与第二控制时钟信号端CLKB相连，第二极与第一节点P1相连；

第九开关晶体管T9的栅极与输入信号端Input相连，第一极与第二参考信号端VSSL相连，第二极与第一节点P1相连；

第十开关晶体管T10的栅极与时钟信号端CLK相连，第一极与第二参考信号端VSSL相连，第二极与第一节点P1相连；

第十开关晶体管T10的宽长比大于第八开关晶体管T8的宽长比。

以上仅是举例说明本发明实施例一提供的移位寄存器中各模块的具体结构，在具体实施时，各模块的具体结构不限于本发明具体实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

需要说明的是本发明上述具体实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极可以互换，不做具体区分。在下文描述具体实施例时以各开关晶体管为薄膜晶体管为例进行说明。

相应地，针对本发明实施例一提供的移位寄存器，提供了一种驱动方法，如图3所示，具体可以包括以下步骤：

S301、第一阶段，输入模块在输入信号端的控制下将第一参考信号端的信号写入上拉节点；稳压模块在输入信号端和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入上拉节点；

S302、第二阶段，输出模块在上拉节点的控制下将时钟信号端的信号写入输出信号端；下拉模块在第一控制时钟信号端、第二控制时钟信号端、上拉节点和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入输出信号端；稳压模块在时钟信号端、第二控制时钟信号端和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入上拉节点；

S303、第三阶段，输出模块在上拉节点的控制下将时钟信号端的信号写入输出信号端；下拉模块在第一控制时钟信号端的控制下将第三参考信号端的信号写入输出信号端。

为更好地理解本发明的技术方案，下面对图2所示的移位寄存器的具体工作过程进行详细介绍。

在图2所示的移位寄存器中，各开关晶体管均为N型晶体管，各N型晶体管在高电平作用下导通，在低电平作用下截止；并且，在图2中第一参考信号端VGH输出高电平，第二参考信号端VSSL输出低电平，第三参考信号端VSS输出低电平，且第二参考信号端VSSL输出的低电平与第三参考信号端VSS输出的低电平数值不同。对应的工作时序图如图4所示，具体地，选用图4所示的工作时序图中的第一阶段t1、第二阶段t2和第三阶段t3为例进行详细描述。

第一阶段t1：输入信号端Input输出高电平，时钟信号端CLK输出低电平，第一控制时钟信号端CLKA输出低电平，第二控制时钟信号端CLKB输出低电平。

第一开关晶体管T1在输入信号端Input的高电平作用下导通，第一参考信号端VGH的高电平经导通的第一开关晶体管T1写入上拉节点Q，使得第五开关晶体管T5在上拉节点Q高电平的作用下导通，第二参考信号端VSSL的低电平经导通的第五开关晶体管T5写入下拉节点QB。第六开关晶体管T6在下拉节点QB的低电平作用下处于截止状态，从而阻止了第三参考信号端VSS的拉低输出信号端Out的电位，进而阻止了上拉节点Q的电位因电容C的耦合作用而被拉低，避免了上拉节点Q通过第六开关晶体管T6漏电，保证了上拉节点Q电位的稳定性。

此外，第九开关晶体管T9在输入信号端Input的高电平作用下导通，第二参考信号端VSSL的低电平经导通的第九开关晶体管T9写入第一节点P1，使得第七开关晶体管T7在第一节点P1的低电平作用下处于截止状态，从而阻止了第三参考信号端VSS的电压写入上拉节点Q，防止了上拉节点Q通过第七开关晶体管T7漏电，保证了上拉节点Q电位的稳定性。

第二阶段t2：输入信号端Input输出低电平，时钟信号端CLK输出高电平，第一控制时钟信号端CLKA和第二控制时钟信号端CLKB交替输出高电平。

由于第一阶段t1结束后上拉节点Q的电位处于高电平，使得第二开关晶体管T2处于导通状态。时钟信号端CLK的高电平经导通的第二开关晶体管T2写入输出信号端Out，由于第一电容C的耦合作用，导致上拉节点Q的电位进一步抬升，第二开关晶体管T2打开的更充分，保证了时钟信号端CLK的高电平可完全写入输出信号端Out而无任何损失，即保证了时钟信号CLK的高电平稳定输出。

并且，上拉节点Q的电位进一步抬升，可使得第五开关晶体管T5在上拉节点Q高电平的作用下导通，第二参考信号端VSSL的低电平经导通的第五开关晶体管T5写入下拉节点QB；又由于第一控制时钟信号端CLKA和第二控制时钟信号端CLKB交替输出高电平，使得第三开关晶体管T3和第四开关晶体管T4交替处于导通状态，从而下拉节点QB的电位为第一控制时钟信号端CLKA的高电平或第二控制时钟信号端CLKB的高电平；然而由于第五开关晶体管T5的宽长比大于第三开关晶体管T3和第四开关晶体管T4的宽长比，因此，在第二阶段t2内，下拉节点QB的电位保持为第二参考信号端VSSL的低电平，使得第六开关晶体管T6在下拉节点QB的低电平作用下处于截止状态，从而阻止了第三参考信号端VSS的拉低输出信号端Out的电位，保证了输出信号端Out信号的稳定输出。

另外，在第二控制时钟信号端CLKB输出高电平时，第八开关晶体管T8会在第二控制时钟信号端CLKB的高电平作用下导通，从而使得第一节点P1写入第二控制时钟信号端CLKB的高电平；第十开关晶体管T10在时钟信号端CLK的高电平作用下导通，第二参考信号端VSSL的低电平经导通的第十开关晶体管T10写入第一节点P1。因为第十开关晶体管T10的宽长比大于第八开关晶体管T8的宽长比，从而使得第一节点P1的电位保持为第二参考信号端VSSL的低电平，进而第七开关晶体管T7在第一节点P1的低电平作用下会一直处于截止状态，不会对上拉节点Q的电位造成影响。

第三阶段t3：输入信号端Input输出低电平，时钟信号端CLK输出低电平，第一控制时钟信号端CLKA输出高电平，第二控制时钟信号端CLKB输出低电平。

第三开关晶体管T3在第一控制时钟信号端CLKA的高电平作用下处于导通状态，第一控制时钟信号端CLKA的高电平经导通的第三开关晶体管T3写入下拉节点QB。第六开关晶体管T6在下拉节点QB的高电平作用下导通，使得第三参考信号端VSS拉低输出信号端Out的电位，此时上拉节点Q的电位因电容C的耦合作用而降低(如图4所示上拉节点Q阴影部位对应的凸台)，但依然可以保持第二开关晶体管T2处于导通状态，使得输出信号端Out的电位被时钟信号端CLK进一步拉低。如此，通过时钟信号端CLK的低电平和第三参考信号端VSS的低电平的共同拉低作用，可以快速将输出信号端Out的电位拉低，大大降低了输出信号端Out的电位下降沿时间，即使得栅极输出的下拉时间较短。

此外，若在第三阶段t3内，第二控制时钟信号端CLKB输出的是高电平而非低电平，则会使得第八开关晶体管T8在第二控制时钟信号端CLKB高电平的作用下导通，第一节点P1写入第二控制时钟信号端CLKB高电平，从而导致第七开关晶体管T7在第一节点P1的作用下导通，第三参考信号端VSS会拉低上拉节点Q的电位，导致第二开关晶体管T2截止，则会阻止时钟信号端CLK的低电平写入输出信号端Out。相对于上述采用时钟信号端CLK和第三参考信号端VSS来共同拉低输出信号端Out的电位，仅通过第三参考信号端VSS来拉低输出信号端Out的电位，会使得输出信号端Out的下拉时间较长。故为实现时钟信号端CLK和第三参考信号端VSS可共同拉低输出信号端Out的电位的技术效果，在该阶段内第二控制时钟信号端CLKB必须输出低电平。即在第三阶段t3时钟信号端CLK的电位变为低电平后，第二控制时钟信号端CLKB的电位也要为低电平，并在第三阶段t3结束后，第二控制时钟信号端CLKB可变为高电位。也就是说，第二控制时钟信号端CLKB的高电平要相对于时钟信号端CLK的低电平延时到达，才可以通过时钟信号端CLK和第三参考信号端VSS共同作用，快速拉低输出信号端Out的电位。

由上述描述可知，本发明实施例一提供的上述移位寄存器，可以在时钟信号端CLK的低电平和第三参考信号端VSS的低电平的共同拉低作用下，大大缩短输出信号端Out的下拉时间，因此降低了该级移位寄存器对后续与其输出信号端Out连接的移位寄存器的影响，保证了后续移位寄存器对其相应像素的充电率，从而改善了画面显示异常。

实施例二

图5所示为本发明实施例二提供的移位寄存器的结构示意图。由于相较于本发明实施例一提供的移位寄存器，本发明实施例二提供的移位寄存器仅增加了复位模块105，故以下仅对复位模块105进行详细说明，与实施例一的重复之处不再赘述。

具体地，在本发明实施例二提供的移位寄存器中，复位模块105与复位信号端T_Rst、上拉节点Q、输出信号端Out和第三参考信号端VSS分别相连，用于在复位信号端的控制下将第三参考信号端VSS的信号分别写入上拉节点Q和输出信号端Out。

在具体实施时，如图6所示，复位模块105，包括：第十一开关晶体管T11和第十二开关晶体管T12；

其中，第十一开关晶体管T11的栅极与复位信号端T_Rst相连，第一极与第三参考信号端VSS相连，第二极与上拉节点Q相连；

第十二开关晶体管T12的栅极与复位信号端T_Rst相连，第一极与第三参考信号端VSS相连，第二极与输出信号端Out相连。

以上仅是举例说明本发明实施例二提供的移位寄存器中复位模块105的具体结构，在具体实施时，复位模块105的具体结构不限于本发明具体实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

需要说明的是，本发明上述具体实施例中提到的第十一开关晶体管T11和第十二开关晶体管T12可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极可以互换，不做具体区分。一般地，当开关晶体管为P型晶体管时，第一极为源极，第二极为漏极；当开关晶体管为N型晶体管时，第一极为漏极，第二极为源极。在下文描述具体实施例时以各开关晶体管为N型薄膜晶体管为例进行说明。

此外，对比图3和图7可知，相较于本发明实施例一提供的移位寄存器，本发明实施例二提供的移位寄存器的具体工作过程多了一个复位的步骤S700。

具体地，S700为复位阶段，复位模块在复位信号端的控制下，将第三参考信号端的信号分别写入上拉节点和输出信号端。也就是，在一帧显示之前，先通过复位模块105对上拉节点Q和输出信号端Out进行重置，以避免后续显示异常。

可以理解的是，复位模块105仅在复位阶段进行工作，在第一阶段t1、第二阶段t2和第三阶段t3内均不工作。

具体地，以图6所示的复位模块105包含的第十一开关晶体管T11和第十二开关晶体管T12均为在高电平作用下导通，在低电平作用下截止的N型晶体管为例。如图8所示，在复位阶段t1，复位信号端T_Rst输出高电平，第十一开关晶体管T11在复位信号端T_Rst高电平的作用下导通，第三参考信号端VSS的低电平经导通的第十一开关晶体管T11写入上拉节点Q，实现对上拉节点Q的重置。同时第十二开关晶体管T12在复位信号端T_Rst高电平的作用下导通，第三参考信号端VSS的低电平经导通的第十二开关晶体管T12写入输出信号端Out，实现对输出信号端Out的重置。

在第一阶段t1、第二阶段t2和第三阶段t3内复位信号端T_Rst均输出低电平，第十一开关晶体管T11和第十二开关晶体管T12均处于截止状态。

值得注意的是，基于与本发明实施例一提供的移位寄存器的相同原理，本发明实施例二提供的移位寄存器同样可以取得减少输出信号端Out的下拉时间的技术效果，从而可避免画面显示异常。

并且，为验证上述结论，本发明还做了一组对比试验，结果如图9和图10所示。其中，图9所示为时钟信号端CLK为低电平后，第二控制时钟信号端CLKB的高电平延迟1μs到达的条件下，输出信号端Out的下拉过程。图10所示为时钟信号端CLK为低电平的同时，第二控制时钟信号端CLKB为高电平的条件下，输出信号端Out的下拉过程。并且，一般地，前级移位寄存器的输出信号端被完全下拉所需的时间会比后级移位寄存器的输出信号端被完全下拉所需的时间短，故为更好地验证效果，在图9和图10中，仅示出了第八级移位寄存器的输出信号端Out8的下拉过程。对比图9和图10，可以发现，在图10中第八级移位寄存器的输出信号端Out8的下降沿时间为1.032μs；而在图9中第八级移位寄存器的输出信号端Out8的下降沿时间仅为455.12ns，大大降低了第八级移位寄存器的输出信号端Out8被完全拉低所需的时间。

实施例三

基于同一发明构思，本发明实施例提供了一种栅极驱动电路，由于该栅极驱动电路解决问题的原理与上述移位寄存器解决问题的原理相似，因此，本发明实施例提供的该栅极驱动电路的实施可以参见本发明实施例提供的上述移位寄存器的实施，重复之处不再赘述。

具体地，本发明实施例三提供的中栅极驱动电路，包括多个级联的移位寄存器，其中，第一级移位寄存器的输入信号端，以及第二级移位寄存器的输入信号端分别与帧触发信号端相连；

除第一级移位寄存器和第二级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其上间隔一级的移位寄存器的输出信号端相连。

例如，如图11所示，以本发明实施例三提供的栅极驱动电路中包含图5所示的移位寄存器为例，图11中仅示出了第N级移位寄存器AN至第N+3级移位寄存器AN+3的连接关系图，其中N为大于或等于3的整数。可以看出，第N级移位寄存器AN的输入信号端Input与其上间隔一级的移位寄存器(即第N-2级移位寄存器)的输出信号端Out的输出信号GN(N-2)相连，第N+1级移位寄存器AN+1的输入信号端Input与其上间隔一级的移位寄存器(即第N-1级移位寄存器)的输出信号端Out的输出信号GN(N-1)相连，第N+2级移位寄存器AN+2的输入信号端Input与其上间隔一级的移位寄存器(即第N级移位寄存器AN)的输出信号端Out的输出信号GN(N)相连，第N+3级移位寄存器AN+3的输入信号端Input与其上间隔一级的移位寄存器(即第N+1级移位寄存器AN+1)的输出信号端Out的输出信号GN(N+1)相连。

并且为保证移位寄存器中电容C充分充电，本发明实施例三提供的栅极驱动电路中采用了四个时钟信号，并且相邻时钟信号的时序具有50％的Overlap(重叠)。具体地，如图4和图8所示，四个时钟信号分别为第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4；并且，第一时钟信号CLK1和第二时钟信号CLK2的工作时序之间具有50％的重叠，第二时钟信号CLK2和第三时钟信号CLK3的工作时序之间具有50％的重叠，第三时钟信号CLK3和第四时钟信号CLK4的工作时序之间具有50％的重叠。

此外，本发明还针对图11所示的栅极驱动电路进行了级驱动仿真模拟，结果如图12所示。具体地，在图12中仅示出了第一级移位寄存器至第八级移位寄存器的逐级移位过程。

实施例四

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相机、导航仪、智能手表、健身腕带、个人数字助理、自助存/取款机等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、下拉模块和稳压模块；

其中，所述输入模块与输入信号端、第一参考信号端和上拉节点分别相连，用于在所述输入信号端的控制下将所述第一参考信号端的信号写入所述上拉节点；

所述输出模块与时钟信号端、输出信号端和所述上拉节点分别相连，用于在所述上拉节点的控制下将所述时钟信号端的信号写入所述输出信号端；

所述下拉模块与第一控制时钟信号端、第二控制时钟信号端、第二参考信号端、第三参考信号端、所述上拉节点和所述输出信号端分别相连，用于在所述第一控制时钟信号端的控制下将所述第三参考信号端的信号写入所述输出信号端；并用于在所述第一控制时钟信号端、所述第二控制时钟信号端、所述上拉节点和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述输出信号端；

所述稳压模块与所述输入信号端、所述上拉节点、所述时钟信号端、所述第二控制时钟信号端、所述第二参考信号端和所述第三参考信号端分别相连，用于在所述输入信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点；并用于在所述时钟信号端、所述第二控制时钟信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点。

2.如权利要求1所述的移位寄存器，其特征在于，还包括：复位模块，所述复位模块与复位信号端、所述上拉节点、所述输出信号端和所述第三参考信号端分别相连，用于在所述复位信号端的控制下将所述第三参考信号端的信号分别写入所述上拉节点和所述输出信号端。

3.如权利要求1或2所述的移位寄存器，其特征在于，所述输入模块，包括：第一开关晶体管；

所述第一开关晶体管的栅极与所述输入信号端相连，第一极与所述第一参考信号端相连，第二极与所述上拉节点相连。

4.如权利要求1或2所述的移位寄存器，其特征在于，所述输出模块，包括：第二开关晶体管和电容；

其中，所述第二开关晶体管的栅极与所述上拉节点相连，第一极与所述时钟信号端相连，第二极与所述输出信号端相连；

所述电容连接于所述上拉节点与所述输出信号端之间。

5.如权利要求1或2所述的移位寄存器，其特征在于，所述下拉模块，包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；

其中，所述第三开关晶体管的栅极和第一极均与所述第一控制时钟信号端相连，第二极与下拉节点相连；

所述第四开关晶体管的栅极和第一极均与所述第二控制时钟信号端相连，第二极与所述下拉节点相连；

所述第五开关晶体管的栅极与所述上拉节点相连，第一极与所述第二参考信号端相连，第二极与所述下拉节点相连；

所述第六开关晶体管的栅极与所述下拉节点相连，第一极与所述第三参考信号端相连，第二极与所述输出信号端相连；

所述第五开关晶体管的宽长比大于所述第三开关晶体管和所述第四开关晶体管的宽长比。

6.如权利要求1或2所述的移位寄存器，其特征在于，所述稳压模块，包括：第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管；

其中，所述第七开关晶体管的栅极与第一节点相连，第一极与所述第三参考信号端相连，第二极与所述上拉节点相连；

所述第八开关晶体管的栅极和第一极均与所述第二控制时钟信号端相连，第二极与所述第一节点相连；

所述第九开关晶体管的栅极与所述输入信号端相连，第一极与所述第二参考信号端相连，第二极与所述第一节点相连；

所述第十开关晶体管的栅极与所述时钟信号端相连，第一极与所述第二参考信号端相连，第二极与所述第一节点相连；

所述第十开关晶体管的宽长比大于所述第八开关晶体管的宽长比。

7.如权利要求2所述的移位寄存器，其特征在于，所述复位模块，包括：第十一开关晶体管和第十二开关晶体管；

其中，所述第十一开关晶体管的栅极与所述复位信号端相连，第一极与所述第三参考信号端相连，第二极与所述上拉节点相连；

所述第十二开关晶体管的栅极与所述复位信号端相连，第一极与所述第三参考信号端相连，第二极与所述输出信号端相连。

8.一种栅极驱动电路，其特征在于，包括：级联的多个如权利要求1-7任一项所述的移位寄存器；

第一级移位寄存器的输入信号端，以及第二级移位寄存器的输入信号端分别与帧触发信号端相连；

除所述第一级移位寄存器和所述第二级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其上间隔一级的移位寄存器的输出信号端相连。

9.一种显示装置，其特征在于，包括：如权利要求8所述的栅极驱动电路。

10.一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，包括：

第一阶段，输入模块在输入信号端的控制下将第一参考信号端的信号写入上拉节点；稳压模块在所述输入信号端和第二参考信号端的共同控制下，阻止第三参考信号端的信号写入所述上拉节点；

第二阶段，输出模块在所述上拉节点的控制下将时钟信号端的信号写入输出信号端；下拉模块在第一控制时钟信号端、第二控制时钟信号端、所述上拉节点和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述输出信号端；所述稳压模块在所述时钟信号端、所述第二控制时钟信号端和所述第二参考信号端的共同控制下，阻止所述第三参考信号端的信号写入所述上拉节点；

第三阶段，所述输出模块在所述上拉节点的控制下将所述时钟信号端的信号写入所述输出信号端；所述下拉模块在所述第一控制时钟信号端的控制下将所述第三参考信号端的信号写入所述输出信号端。