CN109979398A - 一种goa电路、显示面板及显示装置 - Google Patents

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Abstract

本发明提供一种GOA电路、显示面板及显示装置，该GOA电路包括：第n级GOA单元包括：上拉控制模块，用于上拉第一节点的电位；其包括：控制单元，包括控制薄膜晶体管；所述控制薄膜晶体管的漏极与所述第一节点连接，所述上拉薄膜晶体管的源极接入第n‑1级扫描信号；稳压单元，用于消除所述控制薄膜晶体管的阈值电压对所述第一节点电位的影响；所述稳压单元与所述控制薄膜晶体管的栅极连接；上拉模块，用于上拉输出端的电位；下拉模块，用于下拉所述第一节点以及所述输出端的电位；下拉维持模块，用于当所述第一节点为低电位时，维持所述第一节点的电位。本发明的GOA电路、显示面板及显示装置，能够使Q点的高电位达到预设值，避免GOA电路无法正常输出。

Description

一种GOA电路、显示面板及显示装置
【技术领域】
本发明涉及显示技术领域，特别是涉及一种GOA电路、显示面板及显示装置。
【背景技术】
目前显示面板(比如有源矩阵有机发光二极体面板(AMOLED，Active-matrixorganic light-emitting diode)的扫描线的驱动是由外接集成电路来实现的，外接集成电路可以控制各级行扫描线的逐级开启，而采用GOA(Gate Driver on Array)方法，可以将行扫描驱动电路集成在显示面板的基板上，能够减少外接IC的数量，从而降低了显示面板的生产成本，并且能够实现显示装置的窄边框化。
IGZO(铟镓锌氧化物)的迁移率较高、器件稳定性较好，因此广泛地应用于GOA电路中。
GOA电路中上拉控制模块的作用是将高电位传输至第一节点Q点，并且维持Q点的高电位，然而上拉控制模块中的TFT是受正向应力(stress)作用，使得该TFT的Vth正偏，TFT的Vth正偏，Q点就无法充到最高电位，使得GOA电路无法正常输出。
因此，有必要提供一种GOA电路、显示面板及显示装置，以解决现有技术所存在的问题。
【发明内容】
本发明的目的在于提供一种GOA电路、显示面板及显示装置，能够避免GOA电路无法正常输出。
为解决上述技术问题，本发明提供一种GOA电路，其中GOA电路包括m个级联的GOA单元，第n级GOA单元包括：
上拉控制模块，用于上拉第一节点的电位；其包括：
控制单元，包括控制薄膜晶体管；所述控制薄膜晶体管的漏极与所述第一节点连接，所述上拉薄膜晶体管的源极接入第n-1级扫描信号；
稳压单元，用于消除所述控制薄膜晶体管的阈值电压对所述第一节点电位的影响；所述稳压单元与所述控制薄膜晶体管的栅极连接；
上拉模块，用于上拉输出端的电位；
下拉模块，用于下拉所述第一节点以及所述输出端的电位；
下拉维持模块，用于当所述第一节点为低电位时，维持所述第一节点的电位，其中m≥n≥1。
本发明提供一种显示面板，其包括上述GOA电路。
本发明提供一种显示装置，其包括上述显示面板。
本发明的GOA电路、显示面板及显示装置，通过在现有的上拉控制模块中增加稳压单元，使得第一节点的电位与控制薄膜晶体管的阈值电压无关，避免阈值电压的偏移对输出信号造成影响，从而使得GOA电路能够正常输出。
【附图说明】
图1为现有GOA电路的结构示意图；
图2为现有GOA电路的第n-1级扫描信号和Q点的波形图；
图3为本发明GOA电路的结构示意图；
图4为本发明GOA电路的时序图；
图5为本发明GOA电路处于工作阶段时输出信号的时序图；
图6为本发明N点和Q点的波形对比图。
【具体实施方式】
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
如图1所示，现有的GOA电路包括m个级联的GOA单元，第n级GOA单元包括：上拉控制模块100’、上拉模块200、下拉模块300、下拉维持模块400，此外还包括存储电容C1。其中m≥n≥1。
上拉控制模块100用于上拉第一节点Q的电位；也即给Q点充电。上拉模块200用于上拉输出端的电位，也即使输出信号Out(n)的电位抬高，输出端与扫描线连接。下拉模块300作用是下拉第一节点Q点以及输出端的电位，也即将Q点及输出信号Out(n)的电位拉低。下拉维持模块400用于当Q点的电位为低电位时，维持Q点的电位，其中Q点与QB点的电位相反。存储电容C1用于将上拉控制模块100’输入的电位存储在存储电容中。
传统GOA电路的缺点是薄膜晶体管T1受Vds的直流应力的作用，Vth易发生正偏，这会导致Q点的高电平无法达到预设值，如图2所示，当CK1和Out(n-1)都为最高电平时，T1打开，如果T1的Vth未发生偏移，Q点的高电平为50V(最高电平)，如波形101所示，如果T1的Vth正偏5V，Q点的高电平为46V(最高电平)，如波形102所示，如果T1的Vth正偏10V，Q点的高电平为42V(最高电平)，如波形103所示，也即当T1的Vth发生偏移时，Q点的高电平下降，使得GOA电路无法正常输出。
如图3所示，本发明的GOA电路包括m个级联的GOA单元，第n级GOA单元包括：上拉控制模块100、上拉模块200、下拉模块300、下拉维持模块400以及存储电容C1。
上拉控制模块100用于上拉第一节点Q点的电位；其包括：控制单元11和稳压单元12。
控制单元11包括控制薄膜晶体管T1；所述控制薄膜晶体管T1的漏极与所述第一节点Q点连接，所述上拉薄膜晶体管T1的源极接入第n-1级扫描信号Out(n-1)；稳压单元12用于消除所述控制薄膜晶体管T1的阈值电压对第一节点Q点电位的影响；所述稳压单元12与所述控制薄膜晶体管T1的栅极连接。
其中所述稳压单元12包括第一薄膜晶体管T51、第一薄膜晶体管T52、第三薄膜晶体管T53、第四薄膜晶体管T54、第五薄膜晶体管T55以及第六薄膜晶体管T56；
所述第一薄膜晶体管T51的栅极接入第二时钟信号CK2，所述第一薄膜晶体管T51的源极接入低电位信号VGL，所述第一薄膜晶体管T51的漏极与第二节点N点连接；
所述第二薄膜晶体管T52的栅极接入第三时钟信号CK3，所述第二薄膜晶体管T53的源极接入高电位信号VGH，所述第二薄膜晶体管T52的漏极与所述第二节点N点连接；
所述第三薄膜晶体管T53的栅极接入第n-2级扫描信号Out(n-2)，所述第三薄膜晶体管T53的源极与所述第二节点N点连接，所述第三薄膜晶体管T53的漏极与第三节点M点连接；
所述第四薄膜晶体管T54的栅极与所述第二节点N点连接，所述第四薄膜晶体管T54的漏极与所述第三节点M点连接；
所述第五薄膜晶体管T55的栅极接入第n级扫描信号Out(n)，所述第五薄膜晶体管T55的漏极与所述第三节点M点连接，所述第五薄膜晶体管T55的源极接入所述低电位信号VGL。
所述第六薄膜晶体管T56的栅极接入第四时钟信号CK4，所述第六薄膜晶体管T56的漏极与所述第四薄膜晶体管T54的源极连接，所述第六薄膜晶体管T56的源极接入低电位信号VGL。
所述稳压单元还包括第一电容C2，所述第一电容C2的一端与所述第二节点N点连接，所述第一电容C2的另一端与接入所述第一时钟信号CK1。
所述上拉模块200包括第七薄膜晶体管T2，所述第七薄膜晶体管T2的源极接入第二时钟信号CK2；所述第七薄膜晶体管T2的漏极与所述输出端(所述输出端用于输出第n级扫描信号Out(n))连接。
所述存储电容C1的一端连接所述第一节点Q点，所述存储电容C1的另一端连接所述输出端。
所述下拉模块300还包括第八薄膜晶体管T6；
所述第八薄膜晶体管T6的栅极接入第n+1级扫描信号Out(n+1)，所述第八薄膜晶体管T6的源极接入所述低电位信号VGL；所述第八薄膜晶体管T6的漏极与所述输出端连接。
所述下拉维持模块400包括第一下拉单元401；
所述第一下拉单元401包括第九薄膜晶体管T41以及第十薄膜晶体管T42；
所述第九薄膜晶体管T41的栅极和所述第十薄膜晶体管T42的栅极均与第四节点QB点连接、所述第九薄膜晶体管T41的源极以及第十薄膜晶体管T42的源极均接入低电位信号VGL，所述第十薄膜晶体管T42的漏极与所述第一节点Q点连接，所述第九薄膜晶体管T41的漏极与所述输出端连接。
所述下拉维持模块400还包括第二下拉单元402；
所述第二下拉单元402包括第十一薄膜晶体管T31、第十二薄膜晶体管T32、第十三薄膜晶体管T33以及第十四薄膜晶体管T34；
所述第十一薄膜晶体管T31的栅极和源极均接入高电平信号VGH，所述第十一薄膜晶体管T31的漏极与所述第四节点QB点连接；
所述第十二薄膜晶体管T32的栅极与所述第一节点Q点连接；所述第十二薄膜晶体管T32的源极接入低电平信号VGL；所述第十二薄膜晶体管T32的漏极与所述第四节点QB点连接；
所述第十三薄膜晶体管T33的栅极与所述第十一薄膜晶体管T31的漏极连接，所述第十三薄膜晶体管T33的源极接入高电平信号VGH；
所述第十四薄膜晶体管T34的栅极与所述第一节点Q点连接，所述第十四薄膜晶体管T34的源极接入所述低电平信号VGL，所述第十四薄膜晶体管T34的漏极与所述第四节点QB点连接。
如图4所示，应用该较佳实施例的面板的其他参数可以设置如下：对于FHD(全高清)分辨率，行扫描线数量为1080，时钟信号数量(CK number)为4个CK1至CK4，时钟周期(CKperiod)为60毫秒，占空比(Duty cycle)为25％，STV宽度为15毫秒。
CK1、CK2、CK3、CK4的最大电压为24V，最小电压为-10V，Out(n-2)、Out(n-1)、Out(n+1)的最大电压为24V，最小电压为-10V，VGH比如为24V，VGL比如为-10v，STV信号是GOA电路的启动信号。
如图5所示，稳压单元补偿过程具体如下：
t1阶段：CK3为高电位，T52打开，N点的电位被拉至高电位，CK1、CK2、CK4、Out(n-2)为低电位，Out(n)也为低电位，T51、T53、T54、T55以及T56关闭。
t2阶段：CK3变为低电位，CK4与Out(n-2)为高电位，T53与T56打开，T54变为二极管连接，如果T1与T54的阈值电压均为Vth，N点的电位为VGL+Vth。比如Vth未发生漂移，N点电位接近VGL，如果Vth正漂至10V，N点的电位接近0V。
t3阶段：Out(n-2)与CK4降为低电位，T53、T56关闭，由于N点为低电位，T54关闭，CK1的电位由VGL升至VGH。由于电容C2的耦合，N点电位理想中被抬升至VGH+Vth，T1的Vgs电压为VGH+Vth-Vth-VGL，可见Out(n-1)对Q点的充电，不受T1的阈值电压Vth的影响。
如图6中所示，T1与T54的Vth未发生偏移，N点的电位为42V，而T1与T54的Vth逐渐正偏至10V时，N点电位升为50V。然而，Q点的波形几乎不受T1的Vth shift的影响。
t4阶段：CK2为高电位，T2打开，Out(n)也为高电平。T51打开，M与N点的电位被拉至低电位，此时T1关闭。
其中，结合图5，t3至t5阶段，GOA电路处于工作阶段，此时N点、Q点、QB点以及Out(n)之间的关系具体如下：
如图5所示，T3阶段：N点为高电位，T1打开，Out(n-1)为高电位，Q点被拉升至高电位，T2、T32、T34打开，QB点被拉低至低电位。同时Out(n+1)为低电位，T6、T41，T42关闭，由于CK2为低电位，输出信号Out(n)为低电位。
t4阶段：N点降为低电位，T1关闭，CK2升为高电位，由于存储电容C1的存在，Q点电位被耦合至更高电位，有利于T2的打开，此时级传信号Out(n)输出高电位。
t5阶段：N点升为高电位，Out(n-1)为低电位，T1打开，Q点电位被拉至低电位，T2、T32、T34关闭。QB点升为高电位，T41与T42打开，此时，Out(n+1)升为高电位，T6打开，Q点与Out(n)都为低电位。
如图6所示，201表示T1的Vth正偏10V时N点的电位，202表示T1的Vth正偏5V时N点的电位，203表示T1的Vth未偏移时N点的电位。301表示T1的Vth正偏10V时Q点的波形图，302表示T1的Vth正偏5V时Q点的波形图，经过对比发现，当T1的Vth正偏时，Q点的最高电位并未出现衰减，使得第一节点的电位与控制薄膜晶体管的阈值电压无关，避免阈值电压的偏移对输出信号造成影响，从而使得GOA电路能够正常输出。
本发明还提供一种显示面板，其包括上述任意一种GOA电路。
本发明还提供一种显示装置，其包括上述任意一种显示面板。
本发明的GOA电路、显示面板及显示装置，通过在现有的上拉控制模块中增加稳压单元，使得第一节点的电位与控制薄膜晶体管的阈值电压无关，避免阈值电压的偏移对输出信号造成影响，从而使得GOA电路能够正常输出。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种GOA电路，其特征在于，其中GOA电路包括m个级联的GOA单元，第n级GOA单元包括：
上拉控制模块，用于上拉第一节点的电位；其包括：
控制单元，包括控制薄膜晶体管；所述控制薄膜晶体管的漏极与所述第一节点连接，所述上拉薄膜晶体管的源极接入第n-1级扫描信号；
稳压单元，用于消除所述控制薄膜晶体管的阈值电压对所述第一节点电位的影响；所述稳压单元与所述控制薄膜晶体管的栅极连接；
上拉模块，用于上拉输出端的电位；
下拉模块，用于下拉所述第一节点以及所述输出端的电位；
下拉维持模块，用于当所述第一节点为低电位时，维持所述第一节点的电位，其中m≥n≥1。
2.根据权利要求1所述的GOA电路，其特征在于，
所述稳压单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管以及第六薄膜晶体管；
所述第一薄膜晶体管的栅极接入第二时钟信号，所述第一薄膜晶体管的源极接入低电位信号，所述第一薄膜晶体管的漏极与第二节点连接；
所述第二薄膜晶体管的栅极接入第三时钟信号，所述第二薄膜晶体管的源极接入高电位信号，所述第二薄膜晶体管的漏极与所述第二节点连接；
所述第三薄膜晶体管的栅极接入第n-2级扫描信号，所述第三薄膜晶体管的源极与所述第二节点连接，所述第三薄膜晶体管的漏极与第三节点连接；
所述第四薄膜晶体管的栅极与所述第二节点连接，所述第四薄膜晶体管的漏极与所述第三节点连接；
所述第五薄膜晶体管的栅极接入第n级扫描信号，所述第五薄膜晶体管的漏极与所述第三节点连接，所述第五薄膜晶体管的源极接入所述低电位信号。
所述第六薄膜晶体管的栅极接入第四时钟信号，所述第六薄膜晶体管的漏极与所述第四薄膜晶体管的漏极连接，所述第六薄膜晶体管的源极接入低电位信号。
3.根据权利要求2所述的GOA电路，其特征在于，
所述稳压单元还包括第一电容，所述第一电容的一端与所述第二节点连接，所述第一电容的另一端与接入所述第一时钟信号。
4.根据权利要求1所述的GOA电路，其特征在于，
所述上拉模块包括第七薄膜晶体管，所述第七薄膜晶体管的源极接入第二时钟信号；所述第七薄膜晶体管的漏极与所述输出端连接。
5.根据权利要求1所述的GOA电路，其特征在于，
所述下拉模块还包括第八薄膜晶体管；
所述第八薄膜晶体管的栅极接入第n+1级扫描信号，所述第八薄膜晶体管的源极接入所述低电位信号；所述第八薄膜晶体管的漏极与所述输出端连接。
6.根据权利要求1所述的GOA电路，其特征在于，
所述下拉维持模块包括第一下拉单元；
所述第一下拉单元包括第九薄膜晶体管以及第十薄膜晶体管；
所述第九薄膜晶体管的栅极和所述第十薄膜晶体管的栅极均与第四节点连接、所述第九薄膜晶体管的源极以及第十薄膜晶体管的源极均接入所述低电位信号，所述第九薄膜晶体管的漏极与所述输出端连接，所述第十薄膜晶体管的漏极与所述第一节点连接。
7.根据权利要求6所述的GOA电路，其特征在于，
所述下拉维持模块还包括第二下拉单元；
所述第二下拉单元包括第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管以及第十四薄膜晶体管；
所述第十一薄膜晶体管的栅极和源极均接入高电平信号，所述第十一薄膜晶体管的漏极与所述第四节点连接；
所述第十二薄膜晶体管的栅极与所述第一节点连接；所述第十二薄膜晶体管的源极接入低电平信号；所述第十二薄膜晶体管的漏极与所述第四节点连接；
所述第十三薄膜晶体管的栅极与所述第十一薄膜晶体管的漏极连接，所述第十三薄膜晶体管的源极接入高电平信号；
所述第十四薄膜晶体管的栅极与所述第一节点连接，所述第十四薄膜晶体管的源极接入所述低电平信号，所述第十四薄膜晶体管的漏极与所述第四节点连接。
8.根据权利要求1所述的GOA电路，其特征在于，
所述GOA电路还包括存储电容，所述存储电容的一端连接所述第一节点，所述存储电容的另一端连接所述输出端。
9.一种显示面板，其特征在于，包括如权利要求1至8中任意一项所述的GOA电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
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