CN109961737A - Goa电路和显示装置 - Google Patents

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Abstract

本发明提供GOA电路和显示装置。GOA电路包括级联的多个GOA电路单元。负责输出第n级水平扫描信号的第n级GOA单元包括上拉单元、上拉控制单元、下传单元、下拉单元、下拉维持单元以及自举电容。所述上拉单元连接第n级水平扫描信号输出端以及一组时钟信号。所述第n级GOA单元能够驱动三条行扫描线，且使用一组时钟信号，所需的薄膜晶体管的数量较少和所需的信号线较少，实现GOA电路窄边框。

Description

GOA电路和显示装置
【技术领域】
本发明涉及显示技术领域，特别涉及一种GOA(gate driver on array)电路和显示装置。
【背景技术】
目前显示面板的水平扫描线的驱动是由外接集成电路 (integrated circuit,IC)来实现的，外接集成电路可以控制各级行扫描线的逐级开启，而采用GOA(gate driveron array)技术，即阵列基板行驱动技术，可以将行扫描驱动电路集成在显示面板的基板上，能够减少外接集成电路的数量，从而降低了显示面板的生产成本，并且能够实现显示装置的窄边框化。IGZO(indium gallium zinc oxide)，即铟镓锌氧化物，具有高的迁移率和良好的器件稳定性，目前广泛的应用于显示面板，然而，IGZO-GOA 电路设计较为复杂，薄膜晶体管(thin film transistor,TFT)的数量较多，不利于显示面板的窄边框化，与GOA电路的设计初衷不符。分用器(demultiplexer,Demux)GOA电路是一种能够实现 GOA电路窄边框的方法，然而目前Demux GOA电路需要新增多组不同脉宽与幅值的时钟信号源，因此，尽管减少了GOA整体版图所占空间，但是极大增加了信号的数量，并且新增信号线也占用很大一部分空间。
故，有需要提供一种GOA电路和显示装置，以解决现有技术存在的问题。
【发明内容】
为解决上述技术问题，本发明的一目的在于提供GOA(gate driver on array)电路和显示装置，能够驱动三条行扫描线，且使用一组时钟信号，所需的薄膜晶体管(thinfilm transistor,TFT) 的数量较少和所需的信号线较少，实现GOA电路窄边框。
为达成上述目的，本发明提供一GOA电路。所述GOA电路包括级联的多个GOA电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级GOA单元包括上拉单元、上拉控制单元、下传单元、下拉单元、下拉维持单元以及自举电容。所述上拉单元连接第一节点、第二节点、直流低电压以及一组时钟信号。所述组时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。所述上拉控制单元连接所述第一节点、所述第二节点、所述第一时钟信号、当前级级传信号输出端以及前一级级传信号输出端或启动脉冲触发信号。所述下传单元连接所述第一节点、所述当前级级传信号输出端以及第一直流高电压。所述下拉单元连接所述第一节点、所述第二节点、所述前一级级传信号输出端、下一级级传信号输出端以及所述直流低电压。所述下拉维持单元连接所述第一节点、所述第二节点、所述当前级级传信号输出端、所述第二直流高电压以及所述直流低电压。所述自举电容的两端分别连接所述第一节点和所述当前级级传信号输出端。
于本发明其中的一实施例中，所述组时钟信号的所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号是波形相同的交流信号。
于本发明其中的一实施例中，所述上拉控制单元包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管。所述第一薄膜晶体管的栅极连接所述第一时钟信号，所述第一薄膜晶体管的源极和漏极分别连接所述第二节点和所述前一级级传信号输出端或所述启动脉冲触发信号。所述第二薄膜晶体管的栅极连接所述第一时钟信号，所述第二薄膜晶体管的源极和漏极分别连接所述第一节点和所述第二节点。所述第三薄膜晶体管的栅极连接所述第一节点，所述第三薄膜晶体管的源极和漏极分别连接所述当前级级传信号输出端和所述第二节点。
于本发明其中的一实施例中，当n＝1时，所述第一薄膜晶体管的所述源极和所述漏极分别连接所述第二节点和所述启动脉冲触发信号。
于本发明其中的一实施例中，所述上拉单元包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管。所述第四薄膜晶体管的栅极连接所述第一节点，所述第四薄膜晶体管的源极和漏极分别连接所述第四时钟信号和第3n级水平扫描信号输出端。所述第五薄膜晶体管的栅极连接所述第一节点，所述第五薄膜晶体管的源极和漏极分别连接所述第三时钟信号和第3n-1级水平扫描信号输出端。所述第六薄膜晶体管的栅极连接所述第一节点，所述第六薄膜晶体管的源极和漏极分别连接所述第二时钟信号和第3n-2级水平扫描信号输出端。所述第七薄膜晶体管的栅极连接所述第一时钟信号，所述第七薄膜晶体管的源极和漏极分别连接所述第3n级水平扫描信号输出端和所述第二节点。所述第八薄膜晶体管的栅极连接所述第四时钟信号，所述第八薄膜晶体管的源极和漏极分别连接所述第3n-1级水平扫描信号输出端和所述第二节点。所述第九薄膜晶体管的栅极连接所述第三时钟信号，所述第九薄膜晶体管的源极和漏极分别连接所述第3n-2级水平扫描信号输出端和所述第二节点。
于本发明其中的一实施例中，所述下传单元包括第十薄膜晶体管，所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的源极和漏极分别连接所述第一直流高电压和所述当前级级传信号输出端。
于本发明其中的一实施例中，所述下拉单元包括第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管和第十四薄膜晶体管。所述第十一薄膜晶体管的栅极连接所述上一级级传信号输出端，所述第十一薄膜晶体管的源极和漏极分别连接所述直流低电压和所述当前级级传信号输出端。所述第十二薄膜晶体管的栅极连接所述上一级级传信号输出端，所述第十二薄膜晶体管的源极和漏极分别连接所述当前级级传信号输出端和所述直流低电压。所述第十三薄膜晶体管的栅极连接所述下一级级传信号输出端，所述第十三薄膜晶体管的源极和漏极分别连接所述第二节点和所述第一节点。所述第十四薄膜晶体管的栅极连接所述下一级级传信号输出端，所述第十四薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第二节点。
于本发明其中的一实施例中，所述下拉维持单元包括第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管、第十九薄膜晶体管和第二十薄膜晶体管。所述第十五薄膜晶体管的栅极连接第三节点，所述第十五薄膜晶体管的源极和漏极分别连接所述第二节点和所述第一节点。所述第十六薄膜晶体管的栅极连接所述第三节点，所述第十六薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第二节点。所述第十七薄膜晶体管的栅极连接所述第二直流高电压，所述第十七薄膜晶体管的源极和漏极分别连接所述第十八薄膜晶体管的栅极和所述第二直流高电压。所述第十八薄膜晶体管的所述栅极连接所述第十七薄膜晶体管的所述源极，所述第十八薄膜晶体管的源极和漏极分别连接所述第三节点和所述第二直流高电压。所述第十九薄膜晶体管的栅极连接所述第一节点，所述第十九薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第十八薄膜晶体管的所述栅极。所述第二十薄膜晶体管的栅极连接所述第一节点，所述第二十薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第三节点。
于本发明其中的一实施例中，所述GOA电路为基于IGZO材料制备的GOA电路。
本发明还提供一显示装置包括上述的GOA电路。
由于本发明的实施例的所述GOA电路和所述显示装置中， GOA电路包括级联的多个GOA电路单元。负责输出第n级水平扫描信号的第n级GOA单元包括上拉单元、上拉控制单元、下传单元、下拉单元、下拉维持单元以及自举电容。所述上拉单元连接第n 级水平扫描信号输出端以及一组时钟信号。所述第n级GOA单元能够驱动三条行扫描线，且使用一组时钟信号，所需的薄膜晶体管的数量较少和所需的信号线较少，实现GOA电路窄边框。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1显示根据本发明的一实施例的GOA电路的结构示意图；
图2显示根据本发明的一实施例的GOA电路的输入源信号波形示意图；
图3显示根据本发明的一实施例的GOA电路的第n级GOA单元的输出波形示意图；以及
图4显示根据本发明的一实施例的显示装置的示意图。
【具体实施方式】
为了让本发明的上述及其他目的、特征、优点能更明显易懂，下文将特举本发明优选实施例，并配合所附图式，作详细说明如下。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
参照图1及图2,本发明的一实施例的GOA电路包括二十个薄膜晶体管(thin filmtransistor,TFT)和一个电容Cbt，电路之间的连接关系如图1所示。VGH、VGHH和VGL是直流电源(direct current(DC)power supply)，STV是启动脉冲(start pulse)触发信号，为启动第一级GOA单元所需。GOA电路中各信号具体的波形与电位关系可以如下表1所示。节点N、Q、QB、Cout(n-l)、 Cout(n)、Cout(n+I)、G(3n-2)、G(3n-1)、G(3n)等是电路中重要的节点。CK1、CK2，CK3，CK4为一组交流讯号，Cout(n-1) 连接前一级的Cout(n)输出信号，Cout(n+1)连接下一级的Cout 输出信号。GOA电路第一级的T11的Cout(n-1)与STV信号相连。
表1
应用本发明的一实施例的面板的其他参数可以设置如下：对于例如全高清(fullhigh definition,FHD)分辨率，行扫描线数量为1080，时钟信号数量(CK number)为4个(CK1、CK2、CK3和 CK4)，时钟周期(CK period)为60毫秒，CK占空比(duty cycle) 为25％，STV数量为1个。
本发明的一实施例提供一GOA电路。所述GOA电路包括级联的多个GOA电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级GOA单元包括上拉单元10、上拉控制单元20、下传单元30、下拉单元40、下拉维持单元50以及自举电容Cbt。
所述上拉单元10连接第一节点Q、第二节点N、直流低电压 VGL以及一组时钟信号。所述组时钟信号包括第一时钟信号 CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号 CK4。所述上拉控制单元20连接所述第一节点Q、所述第二节点 N、所述第一时钟信号CK1、当前级级传信号输出端Cout(n)以及前一级级传信号输出端Cout(n-1)或启动脉冲触发信号STV。所述下传单元30连接所述第一节点Q、所述当前级级传信号输出端 Cout(n)以及第一直流高电压VGHH。
所述下拉单元40连接所述第一节点Q、所述第二节点N、所述前一级级传信号输出端Cout(n-1)、下一级级传信号输出端 Cout(n+1)以及所述直流低电压VGL。所述下拉维持单元50连接所述第一节点Q、所述第二节点N、所述当前级级传信号输出端 Cout(n)、所述第二直流高电压VGH以及所述直流低电压VGL。所述自举电容Cbt的两端分别连接所述第一节点Q和所述当前级级传信号输出端Cout(n)。
于本发明其中的一实施例中，所述组时钟信号的所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3和所述第四时钟信号CK4是波形相同的交流信号。
于本发明其中的一实施例中，所述上拉控制单元主要是拉升所述第一节点Q的电位并控制所述上拉单元10的打开时间。所述上拉控制单元20包括第一薄膜晶体管T11、第二薄膜晶体管T12 和第三薄膜晶体管T6。所述第一薄膜晶体管T11的栅极连接所述第一时钟信号CK1，所述第一薄膜晶体管T11的源极和漏极分别连接所述第二节点N和所述前一级级传信号输出端Cout(n-1)或所述启动脉冲触发信号STV。所述第二薄膜晶体管T12的栅极连接所述第一时钟信号CK1，所述第二薄膜晶体管T12的源极和漏极分别连接所述第一节点Q和所述第二节点N。所述第三薄膜晶体管T6的栅极连接所述第一节点Q，所述第三薄膜晶体管T6的源极和漏极分别连接所述当前级级传信号输出端Cout(n)和所述第二节点N。
于本发明其中的一实施例中，当n＝1时，所述第一薄膜晶体管T11的所述源极和所述漏极分别连接所述第二节点N和所述启动脉冲触发信号STV。
于本发明其中的一实施例中，所述上拉单元10主要负责将时钟信号转变为输出信号。所述上拉单元10包括第四薄膜晶体管 T21、第五薄膜晶体管T22、第六薄膜晶体管T23、第七薄膜晶体管T41、第八薄膜晶体管T42和第九薄膜晶体管T43。所述第四薄膜晶体管T21的栅极连接所述第一节点Q，所述第四薄膜晶体管 T21的源极和漏极分别连接所述第四时钟信号CK4和第3n级水平扫描信号输出端G(3n)。所述第四薄膜晶体管T21负责将所述第四时钟信号CK4转变为输出信号，即所述第3n级水平扫描信号输出端G(3n)。
所述第五薄膜晶体管T22的栅极连接所述第一节点Q，所述第五薄膜晶体管T22的源极和漏极分别连接所述第三时钟信号 CK3和第3n-1级水平扫描信号输出端G(3n-1)。所述第五薄膜晶体管T22负责将所述第三时钟信号CK3转变为输出信号，即所述第 3n-1级水平扫描信号输出端G(3n-1)。所述第六薄膜晶体管T23的栅极连接所述第一节点Q，所述第六薄膜晶体管T23的源极和漏极分别连接所述第二时钟信号CK2和第3n-2级水平扫描信号输出端G(3n-2)。所述第六薄膜晶体管T23负责将所述第二时钟信号 CK2转变为输出信号，即所述第3n-2级水平扫描信号输出端 G(3n-2)。
所述第七薄膜晶体管T41的栅极连接所述第一时钟信号 CK1，所述第七薄膜晶体管T41的源极和漏极分别连接所述第3n 级水平扫描信号输出端G(3n)和所述第二节点N。所述第八薄膜晶体管T42的栅极连接所述第四时钟信号CK4，所述第八薄膜晶体管T42的源极和漏极分别连接所述第3n-1级水平扫描信号输出端 G(3n-1)和所述第二节点N。所述第九薄膜晶体管T43的栅极连接所述第三时钟信号CK3，所述第九薄膜晶体管T43的源极和漏极分别连接所述第3n-2级水平扫描信号输出端G(3n-2)和所述第二节点N。
于本发明其中的一实施例中，所述下传单元30主要是将所述当前级级传信号输出端Cout(n)作为下一级GOA单元的输入信号以及上一级GOA单元的反馈信号。所述下传单元30包括第十薄膜晶体管T24，所述第十薄膜晶体管T24的栅极连接所述第一节点 Q，所述第十薄膜晶体管T24的源极和漏极分别连接所述第一直流高电压VGHH和所述当前级级传信号输出端Cout(n)。
于本发明其中的一实施例中，所述下拉单元40主要是负责在第一时间将所述第一节点Q的电位与输出信号拉低为低电位。所述下拉单元40包括第十一薄膜晶体管T31、第十二薄膜晶体管 T44、第十三薄膜晶体管T32和第十四薄膜晶体管T33。所述第十一薄膜晶体管T31的栅极连接所述上一级级传信号输出端 Cout(n-1)，所述第十一薄膜晶体管T31的源极和漏极分别连接所述直流低电压VGL和所述当前级级传信号输出端Cout(n)。所述第十二薄膜晶体管T44的栅极连接所述上一级级传信号输出端 Cout(n-1)，所述第十二薄膜晶体管T44的源极和漏极分别连接所述当前级级传信号输出端Cout(n)和所述直流低电压VGL。
所述第十三薄膜晶体管T32的栅极连接所述下一级级传信号输出端Cout(n+1)，所述第十三薄膜晶体管T33的源极和漏极分别连接所述第二节点N和所述第一节点Q。所述第十四薄膜晶体管 T33的栅极连接所述下一级级传信号输出端Cout(n+1)，所述第十四薄膜晶体管T33的源极和漏极分别连接所述直流低电压VGL和所述第二节点N。
于本发明其中的一实施例中，所述下拉维持单元50主要是负责将所述第一节点Q的电位维持在关闭状态。所述下拉维持单元50包括第十五薄膜晶体管T45、第十六薄膜晶体管T46、第十七薄膜晶体管T51、第十八薄膜晶体管T52、第十九薄膜晶体管T53 和第二十薄膜晶体管T54。所述第十五薄膜晶体管T45的栅极连接第三节点QB，所述第十五薄膜晶体管T45的源极和漏极分别连接所述第二节点N和所述第一节点Q。所述第十六薄膜晶体管T46的栅极连接所述第三节点QB，所述第十六薄膜晶体管T46的源极和漏极分别连接所述直流低电压VGL和所述第二节点N。
所述第十七薄膜晶体管T51的栅极连接所述第二直流高电压 VGH，所述第十七薄膜晶体管T51的源极和漏极分别连接所述第十八薄膜晶体管T52的栅极和所述第二直流高电压VGH。所述第十八薄膜晶体管T52的所述栅极连接所述第十七薄膜晶体管T51 的所述源极，所述第十八薄膜晶体管T52的源极和漏极分别连接所述第三节点QB和所述第二直流高电压VGH。
所述第十九薄膜晶体管T53的栅极连接所述第一节点Q，所述第十九薄膜晶体管T53的源极和漏极分别连接所述直流低电压 VGL和所述第十八薄膜晶体管T52的所述栅极。所述第二十薄膜晶体管T54的栅极连接所述第一节点Q，所述第二十薄膜晶体管 T54的源极和漏极分别连接所述直流低电压VGL和所述第三节点 QB。
所述自举电容Cbt的两端分别连接所述第一节点Q和所述当前级级传信号输出端Cout(n)。，负责所述第一节点Q的电位的二次抬升，这有利于所述当前级级传信号输出端Cout(n)的输出。
于本发明其中的一实施例中，所述GOA电路为基于IGZO材料制备的GOA电路。
参照图3,本发明的一实施例的GOA电路的第n级GOA单元的输出波形示意图，通过将图2所示的波形带入本发明的一实施例的GOA电路，得到了非常好的信号输出。并且下面以单级GOA 电路为例，说明电路的工作过程。
T1阶段：前一级级传信号输出端Cout(n-1)与第一时钟信号 CK1为高电位，第一薄膜晶体管T11与第二薄膜晶体管T12打开，所述第一节点Q的电位被抬升至高电位，第十九薄膜晶体管T53、第二十薄膜晶体管T54、第四薄膜晶体管T21、第五薄膜晶体管 T22、第六薄膜晶体管T23及所述第十薄膜晶体管T24打开，所述第三节点QB降为低电位，第十二薄膜晶体管T44、第十五薄膜晶体管T45和第十六薄膜晶体管T46关闭，第十一薄膜晶体管T31打开，因此，当前级级传信号输出端Cout(n)为低电位，由于第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4为低电位，第3n-2级水平扫描信号输出端G(3n-2)、第3n-1级水平扫描信号输出端G(3n-1)及第3n级水平扫描信号输出端G(3n)为低电位。
T2阶段：前一级级传信号输出端Cout(n-1)与第一时钟信号 CK1降为低电位，第一薄膜晶体管T11、第二薄膜晶体管T12与第十一薄膜晶体管关闭，所述第一节点Q为高电位，第十九薄膜晶体管T53、第二十薄膜晶体管T54、第四薄膜晶体管T21、第五薄膜晶体管T22、第六薄膜晶体管T23及所述第十薄膜晶体管T24维持打开状态，所述第三节点QB保持低电位，当前级级传信号输出端Cout(n)升为高电位，由于存储电容Cbt的存在，所述第一节点Q的电位被耦合(couple)至更高电位，此时，第二时钟信号CK2 为高电位，第一时钟信号CK1、第三时钟信号CK3和第四时钟信号CK4为低电位，第七薄膜晶体管T41、第八薄膜晶体管T42和第九薄膜晶体管T43关闭。因此，此时第3n-2级水平扫描信号输出端G(3n-2)为高电位，同时，第三薄膜晶体管T6打开，所述第二节点N电位的被抬升至高电位，减少了所述第一节点Q的漏电。
T3阶段：所述第一节点Q维持高电位，此时，第三时钟信号 CK3为高电位，第一时钟信号CK1、第二时钟信号CK2和第四时钟信号CK4降为低电位，因此第九薄膜晶体管T43打开，第3n-2 级水平扫描信号输出端G(3n-2)降为低电位，第3n-1级水平扫描信号输出端G(3n-1)升为高电位，第3n级水平扫描信号输出端G(3n) 维持低电位。
T4阶段：所述第一节点Q维持高电位，此时，第四时钟信号 CK4为高电位，第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3降为低电位，因此第八薄膜晶体管T42打开，第3n-1 级水平扫描信号输出端G(3n-1)降为低电位，第3n级水平扫描信号输出端G(3n)升为高电位，第3n-2级水平扫描信号输出端 G(3n-2)。
T5阶段：第一时钟信号升为高电位，第一薄膜晶体管T11和第二薄膜晶体管T12打开，同时，下一级级传信号输出端 Cout(n+1)升为高电位，第十三薄膜晶体管T32和第十四薄膜晶体管T33打开，由于前一级级传信号输出端Cout(n-1)为低电位，所述第一节点Q的电位被迅速拉低至低电位，第十九薄膜晶体管T53和第二十薄膜晶体管T54关闭，所述第三节点QB的电位被抬升至高电位，第十二薄膜晶体管T44、第十五薄膜晶体管T45和第十六薄膜晶体管T46打开，当前级级传信号输出端Cout(n)被拉低至低信号。
第一节点Q的电位维持能力是限制IGZO(铟镓锌氧化物)-GOA电路输出宽脉冲信号的重要因素，本发明的实施例提出了GOA电路，可应用于IGZO-GOA电路，也可以应用于分用器 (demultiplexer,Demux)GOA电路可以有效的维持Q点电位，实现宽脉冲GOA信号输出。可运用于液晶显示器(liquid crystal display,LCD)，也可以运用于有机发光二极管(organic light emitting diode,OLED)显示器。综上，本发明的实施例的GOA电路可以有效的解决第一节点Q的电位维持问题，能够实现宽脉冲 GOA信号输出。本发明的实施例的一级GOA电路能够驱动三条行扫描线，减少了GOA电路的版图占用空间，并且只需要一组CK 讯号，进一步减少信号线数量及版图所占空间，有利于显示屏窄边框化。
参照图4，在一实施例中，显示装置200包括面板220和位于面板220一侧的GOA电路240。GOA电路240为上述任一实施例所述的GOA电路。显示装置200可以是LCD或OLED显示器。
由于本发明的实施例的所述GOA电路和所述显示装置中， GOA电路包括级联的多个GOA电路单元。负责输出第n级水平扫描信号的第n级GOA单元包括上拉单元、上拉控制单元、下传单元、下拉单元、下拉维持单元以及自举电容。所述上拉单元连接第n级水平扫描信号输出端以及一组时钟信号。所述第n级 GOA单元能够驱动三条行扫描线，且使用一组时钟信号，所需的薄膜晶体管的数量较少和所需的信号线较少，实现GOA电路窄边框。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本发明的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种GOA电路，其特征在于，包括多个级联的GOA单元，设n为自然数，负责输出第n级水平扫描信号的第n级GOA单元包括：
上拉单元，所述上拉单元连接第一节点、第二节点、直流低电压以及一组时钟信号，所述组时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
上拉控制单元，所述上拉控制单元连接所述第一节点、所述第二节点、所述第一时钟信号、当前级级传信号输出端以及前一级级传信号输出端或启动脉冲触发信号；
下传单元，所述下传单元连接所述第一节点、所述当前级级传信号输出端以及第一直流高电压；
下拉单元，所述下拉单元连接所述第一节点、所述第二节点、所述前一级级传信号输出端、下一级级传信号输出端以及所述直流低电压；
下拉维持单元，所述下拉维持单元连接所述第一节点、所述第二节点、所述当前级级传信号输出端、第二直流高电压以及所述直流低电压；以及
自举电容，所述自举电容的两端分别连接所述第一节点和所述当前级级传信号输出端。
2.如权利要求1所述的GOA电路，其特征在于，所述组时钟信号的所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号是波形相同的交流信号。
3.如权利要求1所述的GOA电路，其特征在于，所述上拉控制单元包括：
第一薄膜晶体管，所述第一薄膜晶体管的栅极连接所述第一时钟信号，所述第一薄膜晶体管的源极和漏极分别连接所述第二节点和所述前一级级传信号输出端或所述启动脉冲触发信号；
第二薄膜晶体管，所述第二薄膜晶体管的栅极连接所述第一时钟信号，所述第二薄膜晶体管的源极和漏极分别连接所述第一节点和所述第二节点；以及
第三薄膜晶体管，所述第三薄膜晶体管的栅极连接所述第一节点，所述第三薄膜晶体管的源极和漏极分别连接所述当前级级传信号输出端和所述第二节点。
4.如权利要求3所述的GOA电路，其特征在于，当n＝1时，所述第一薄膜晶体管的所述源极和所述漏极分别连接所述第二节点和所述启动脉冲触发信号。
5.如权利要求1所述的GOA电路，其特征在于，所述上拉单元包括：
第四薄膜晶体管，所述第四薄膜晶体管的栅极连接所述第一节点，所述第四薄膜晶体管的源极和漏极分别连接所述第四时钟信号和第3n级水平扫描信号输出端；
第五薄膜晶体管，所述第五薄膜晶体管的栅极连接所述第一节点，所述第五薄膜晶体管的源极和漏极分别连接所述第三时钟信号和第3n-1级水平扫描信号输出端；
第六薄膜晶体管，所述第六薄膜晶体管的栅极连接所述第一节点，所述第六薄膜晶体管的源极和漏极分别连接所述第二时钟信号和第3n-2级水平扫描信号输出端；
第七薄膜晶体管，所述第七薄膜晶体管的栅极连接所述第一时钟信号，所述第七薄膜晶体管的源极和漏极分别连接所述第3n级水平扫描信号输出端和所述第二节点；
第八薄膜晶体管，所述第八薄膜晶体管的栅极连接所述第四时钟信号，所述第八薄膜晶体管的源极和漏极分别连接所述第3n-1级水平扫描信号输出端和所述第二节点；以及
第九薄膜晶体管，所述第九薄膜晶体管的栅极连接所述第三时钟信号，所述第九薄膜晶体管的源极和漏极分别连接所述第3n-2级水平扫描信号输出端和所述第二节点。
6.如权利要求1所述的GOA电路，其特征在于，所述下传单元包括第十薄膜晶体管，所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的源极和漏极分别连接所述第一直流高电压和所述当前级级传信号输出端。
7.根据权利要求1所述的GOA电路，其特征在于，所述下拉单元包括：
第十一薄膜晶体管，所述第十一薄膜晶体管的栅极连接所述上一级级传信号输出端，所述第十一薄膜晶体管的源极和漏极分别连接所述直流低电压和所述当前级级传信号输出端；
第十二薄膜晶体管，所述第十二薄膜晶体管的栅极连接所述上一级级传信号输出端，所述第十二薄膜晶体管的源极和漏极分别连接所述当前级级传信号输出端和所述直流低电压；
第十三薄膜晶体管，所述第十三薄膜晶体管的栅极连接所述下一级级传信号输出端，所述第十三薄膜晶体管的源极和漏极分别连接所述第二节点和所述第一节点；以及
第十四薄膜晶体管，所述第十四薄膜晶体管的栅极连接所述下一级级传信号输出端，所述第十四薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第二节点。
8.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持单元包括：
第十五薄膜晶体管，所述第十五薄膜晶体管的栅极连接第三节点，所述第十五薄膜晶体管的源极和漏极分别连接所述第二节点和所述第一节点；
第十六薄膜晶体管，所述第十六薄膜晶体管的栅极连接所述第三节点，所述第十六薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第二节点；
第十七薄膜晶体管，所述第十七薄膜晶体管的栅极连接所述第二直流高电压，所述第十七薄膜晶体管的源极和漏极分别连接第十八薄膜晶体管的栅极和所述第二直流高电压；
所述第十八薄膜晶体管，所述第十八薄膜晶体管的所述栅极连接所述第十七薄膜晶体管的所述源极，所述第十八薄膜晶体管的源极和漏极分别连接所述第三节点和所述第二直流高电压；
第十九薄膜晶体管，所述第十九薄膜晶体管的栅极连接所述第一节点，所述第十九薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第十八薄膜晶体管的所述栅极；以及
第二十薄膜晶体管，所述第二十薄膜晶体管的栅极连接所述第一节点，所述第二十薄膜晶体管的源极和漏极分别连接所述直流低电压和所述第三节点。
9.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路为基于IGZO材料制备的GOA电路。
10.一种显示装置，其特征在于，所述显示装置包括如权利要求1-9任一项所述的GOA电路。
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