CN112509511A - 显示装置 - Google Patents

Abstract

本发明提供一种显示装置，在信号编程阶段中将要拉低第N级第一扫描信号与第N级第二扫描信的阶段通过第一耦合电容来维持第一控制节点的高电位，增加第四薄膜晶体管与第五薄膜晶体管栅极端的电位，从而加速所述第N级第一扫描信号与所述第N级第二扫描信号下降的时间。

Description

显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示装置。

背景技术

随着栅极阵列基板(Gate on Array,GOA)技术的发展，GOA技术是指将与扫描线连接的栅极驱动电路制作在显示面板的显示区周围，替代通过外接集成电路来完成扫描线的栅极驱动。GOA技术除了减少外接集成电路的绑定以降低生产成本外，其更成为制作窄边框或无边框显示产品的关键。

请参照图1A与图1B，其分别为现有技术的控制节点的电位示意图以及扫描信号波形的示意图。传统的栅极阵列基板驱动电路通过所述控制节点来使输出的扫描信号的波形上升与下降(即电位的抬升与下降)，当所述控制节点的电位由高电位转为低电位时，此时其电位通常会被拉低至与其第一次抬升时的电位相同(即V_r与V_f相等)，使得现有技术中的扫描信号的波形在下降的过程中会产生较大的延时(例如下降时间(如图1B中的虚线)为3.07微秒)。

目前市场上显示面板的分辨率主要以全高清(full-high definition，FHD)以及超高画质(ultra-high definition,UHD)为主，但为了配合市场需求，开发更高解析度的显示面板已经成为市场趋势。然而，更高解析度的显示面板对于栅极阵列基板驱动电路所输出的扫描信号有更严格的要求，若是所输出的扫描信号的延时(即下降时间或是信号波形的下降沿)过长，则容易导致数据信号的错充而造成显示画面异常。

因此，有必要提出一种显示装置，以加快显示面板所输出的扫描信号的下降时间，避免显示画面异常，解决现有技术存在的技术问题。

发明内容

本发明的目的在于提供一种显示装置，包括栅极阵列基板驱动电路，以加快所输出的扫描信号的下降时间，解决现有技术存在的技术问题。

为实现上述目的，本发明一方面提供一种显示装置，包括栅极阵列基板驱动电路，所述栅极阵列基板驱动电路用以驱动所述显示装置中的显示面板发光显示，每帧画面依序包括信号编程阶段和垂直消隐阶段，所述栅极阵列基板驱动电路包括相互级联的多个栅极阵列基板驱动单元，每个栅极阵列基板驱动单元包括：

上拉控制模块，其与第一控制节点连接，用以在所述信号编程阶段中将所述第一控制节点的电位第一次拉高；

上拉模块，其一端与所述第一控制节点连接，另一端分别连接第N级级传端、第N级第一扫描端、以及第N级第二扫描端，用以在所述信号编程阶段中将所述第一控制节点的电位第二次拉高，以及使所述第一控制节点的电位第一次拉低，并且在所述信号编程阶段以及所述垂直消隐阶段中搭配所述第一控制节点的电位来输出高电位的由所述第N级级传端输出的第N级级传信号、由所述第N级第一扫描端输出的第N级第一扫描信号、以及由所述第N级第二扫描端输出的第N级第二扫描信号；

第一下拉模块，其接入恒低电压，并与所述第一控制节点连接，用以在所述信号编程阶段将所述第一控制节点的电位第二次拉低；

反相模块，其接入所述恒低电压，且其一端与所述第一控制节点连接，另一端与第二控制节点连接，用以搭配所述恒低电压使所述第一控制节点与所述第二控制节点具有相反的电位；

第一下拉维持模块，其接入所述恒低电压，且其一端与所述第一控制节点连接，另一端与所述第二控制节点连接，用以在所述信号编程阶段中搭配所述恒低电压以及所述第二控制节点的电位来维持所述第一控制节点的低电位；

第二下拉维持模块，其接入所述恒低电压，且其一端分别连接所述第N级级传端、所述第N级第一扫描端、以及所述第N级第二扫描端，另一端与所述第二控制节点连接，用以在所述信号编程阶段中搭配所述恒低电压以及所述第二控制节点的电位来维持输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号，N为自然数；以及

第二下拉模块，其接入所述恒低电压，并与所述第一控制节点连接，用以在所述垂直消隐阶段将所述第一控制节点的电位拉低；

其中，所述第一控制节点的电位在依序经过所述第一次拉高、所述第二次拉高、所述第一次拉低、以及所述第二次拉低后，其分别为第一电位、第二电位、第三电位、以及第四电位，并且所述第三电位高于所述第一电位。

进一步地，所述上拉控制模块包括：

第一薄膜晶体管，其第一端和第二端与第P级级传端连接，P为小于N的自然数；以及

第二薄膜晶体管，其第一端与所述第一薄膜晶体管的第三端连接，第二端与所述第P级级传端连接，第三端与所述第一控制点连接。

进一步地，所述上拉模块包括：

第三薄膜晶体管，其第一端与第一时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级级传端连接；

第四薄膜晶体管，其第一端与第二时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级第一扫描端连接；

第五薄膜晶体管，其第一端与第三时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级第一扫描端连接；以及

第一耦合电容，其第一端与所述第三薄膜晶体管的第三端连接，第二端与所述第一控制节点连接。

进一步地，所述第一时钟端输出的第一时钟端信号的电位在所述第一控制节点的电位进行所述第二次拉高和所述第一次拉低时为高电位，并且所述第二时钟端和所述第三时钟端输出的第二时钟端信号和第三时钟端信号的电位在所述第一控制节点的电位进行所述第二次拉高时为高电位。

进一步地，所述第一下拉模块包括：

第六薄膜晶体管，其第一端接入所述恒低电压，第二端与第M级级传端连接，M为大于N的自然数；以及

第七薄膜晶体管，其第一端与所述第六薄膜晶体管的第三端连接，第二端与所述第M级级传端连接，第三端与所述第一控制节点连接。

进一步地，所述反相模块包括：

第八薄膜晶体管，其第一端和第二端接入恒高电压；

第九薄膜晶体管，其第一端与所述第八薄膜晶体管的第三端连接，第二端与所述第一控制节点连接，第三端接入所述恒低电压；

第十薄膜晶体管，其第一端接入所述恒高电压，第二端与所述第八薄膜晶体管的第三端以及所述第九薄膜晶体管的第一端连接，第三端与所述第二控制节点连接；以及

第十一薄膜晶体管，其第一端与所述第十薄膜晶体管的第三端以及所述第二控制节点连接，第二端与所述第一控制节点连接，第三端接入所述恒低电压。

进一步地，所述第一下拉维持模块包括：

第十二薄膜晶体管，其第一端与所述第一控制节点连接，第二端与所述第二控制节点连接；以及

第十三薄膜晶体管，其第一端与所述第十二薄膜晶体管的第三端连接，第二端与所述第二控制节点连接，第三端接入所述恒低电压。

进一步地，所述第二下拉维持模块包括：

第十四薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第N级级传端连接；

第十五薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第一扫描端连接；以及

第十六薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第二扫描端连接。

进一步地，所述恒低电压包括第一恒低电压以及第二恒低电压，所述第十四薄膜晶体管的第一端接入所述第一恒低电压，所述第十五薄膜晶体管的第一端接入所述第二恒低电压，所述第十六薄膜晶体管的第一端接入所述第二恒低电压，并且所述第二恒低电压较所述第一恒低电压小。

进一步地，所述第二下拉模块包括：

第十七薄膜晶体管，其第一端与所述第一控制节点连接，第二端与启动电压连接，第三端与所述第十二薄膜晶体管的第三端以及所述第十三薄膜晶体管的第一端连接；以及

第十八薄膜晶体管，其第一端与所述第十七薄膜晶体管的第三端连接，第二端与所述启动电压连接，第三端接入所述恒低电压。

进一步地，每个栅极阵列基板驱动单元还包括随机逻辑寻址模块，其与所述第一控制节点连接，用以在所述垂直消隐阶段中将所述第一控制节点的电位拉高，包括：

第十九薄膜晶体管，其第一端接入所述恒高电压，第二端与第三控制节点连接；

第二十薄膜晶体管，其第一端与所述第十九薄膜晶体管的第三端连接，第二端与复位电压连接，第三端与所述第一控制节点连接；

第二十一薄膜晶体管，其第一端与所述恒高电压连接，第二端与所述第三控制节点连接；

第二十二薄膜晶体管，其第一端与所述第P级级传端连接，第二端与结束电压连接，第三端与所述第二十一薄膜晶体管的第三端连接；

第二十三薄膜晶体管，其第一端与所述第二十二薄膜晶体管的第三端连接，第二端与结束电压连接，第三端与所述第三控制节点连接；以及

第二耦合电容，第一端接入所述恒高电压，第二端与所述第三控制节点连接。

进一步地，每个栅极阵列基板驱动单元还包括第三下拉单元，其接入所述恒低电压，并且与所述第二控制节点连接，用以在所述垂直消隐阶段中加速将所述第二控制节点的电位拉低，包括：

第二十四薄膜晶体管，其第一端接入所述恒低电压，第二端接入所述第三控制节点的电压；以及

第二十五薄膜晶体管，其第一端与所述第二十四薄膜晶体管的第三端连接，第二端与所述复位电压连接，第三端与所述第二控制节点连接。

进一步地，每个栅极阵列基板驱动单元还包括：

第二十六薄膜晶体管，其第一端接入所述恒高电压，第二端与所述第一控制节点连接，第二端与辅助端连接，并且在所述第一薄膜晶体管的第三端和所述第二薄膜晶体管的第一端、所述第六薄膜晶体管的第三端和所述第七薄膜晶体管的第一端、所述第十二薄膜晶体管的第三端和所述第十三薄膜晶体管的第一端、以及所述第十七薄膜晶体管的第三端和所述第十八薄膜晶体管的第一端之间皆连接有所述辅助端，所述第二十六薄膜晶体管用以搭配所述第一控制节点的电位开启，以强化与所述辅助端连接的薄膜晶体管的关闭状态。

进一步地，所述显示装置还包括多个补偿电路，每个栅极阵列基板驱动单元还包括随机逻辑寻址模块，所述多个补偿电路用以补偿所述显示面板中的薄膜晶体管的电学参数，每个栅极阵列基板驱动单元用以在所述垂直消隐阶段中输出所述第N级第一扫描信号和所述第N级第二扫描信号至对应的补偿电路。

进一步地，每个补偿电路包括：

第二十七薄膜晶体管，其第一端与数据端连接，第二端接入所述第N级第一扫描信号，所述数据端用以输出数据信号；

第二十八薄膜晶体管，其第一端接入输入端，第二端与所述第二十七薄膜晶体管的第三端连接，所述输入端用以输出输入电压；

第二十九薄膜晶体管，其第一端与感测端连接，第二端接入所述第N级第二扫描信号，第三端与所述第二十八薄膜晶体管的第三端连接，所述感测端用以输入感测信号；

第三耦合电容，其第一端与所述第二十七薄膜晶体管的第三端以及所述第二十八薄膜晶体管的第二端连接，第二端与所述第二十八薄膜晶体管的第三端以及所述第二十九薄膜晶体管的第三端连接；以及

发光二极管，其第一端与所述第二十八薄膜晶体管的第三端、所述第二十九薄膜晶体管的第三端、以及所述第三耦合电容的第二端连接，第二端接入公共电压。

本发明在所述信号编程阶段中将要拉低所述第N级第一扫描信号与所述第N级第二扫描信的阶段通过所述第一耦合电容来维持所述第一控制节点的高电位，增加所述第四薄膜晶体管与所述第五薄膜晶体管栅极端的电位，从而加速所述第N级第一扫描信号与所述第N级第二扫描信号下降的时间。再进一步地，本发明还通过搭配所述随机逻辑寻址模块以及所述第三下拉单元使得每个栅极阵列基板驱动单元在所述垂直消隐阶段中得以输出作为用以补偿的第N级第一扫描信号和第N级第二扫描信号。可见，本发明具有显著的产业利用性。

附图说明

图1A为现有技术的控制节点的电位示意图。

图1B为现有技术的扫描信号波形的示意图。

图2为根据本发明实施例提供的栅极阵列基板驱动单元示意图。

图3为根据本发明另一实施例提供的栅极阵列基板驱动单元示意图。

图4为根据本发明实施例提供的所述栅极阵列基板驱动单元操作在信号编程阶段的时序示意图。

图5为根据本发明实施例提供的第一控制节点的电位示意图。

图6为根据本发明实施例提供的第N极第一扫描信号或是第N极第一扫描信号波形的示意图。

图7为根据本发明实施例提供的显示装置的内部电路示意图。

图8为根据本发明实施例提供的补偿电路的示意图。

图9为根据本发明实施例提供的所述栅极阵列基板驱动单元操作在垂直消隐阶段的时序示意图。

具体实施方式

为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并对本发明作进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

请参照图2，图2为根据本发明实施例提供的栅极阵列基板驱动单元示意图。本发明提供一种显示装置的栅极阵列基板驱动电路，所述栅极阵列基板驱动电路用以驱动所述显示装置中的显示面板发光显示，每帧画面依序包括信号编程阶段和垂直消隐阶段。所述栅极阵列基板驱动电路包括相互级联的多个栅极阵列基板驱动单元，每个栅极阵列基板驱动单元包括有上拉控制模块10、上拉模块20、第一下拉模块30、反相模块40、第一下拉维持模块50、第二下拉维持模块60、以及第二下拉模块70。

在本实施例中，所述上拉控制模块10与第一控制节点Q连接。具体地，所述上拉控制模块10包括第一薄膜晶体管T1以及第二薄膜晶体管T2。所述第一薄膜晶体管T1的第一端和第二端与第P级级传端Cout(P)连接，P为自然数；所述第二薄膜晶体管T2第一端与所述第一薄膜晶体管T1第三端连接，第二端与所述第P级级传端Cout(P)连接，第三端与所述第一控制点Q连接。

在本实施例中，所述上拉模块20的一端与所述第一控制节点Q连接，另一端分别连接第N级级传端Cout(N)、第N级第一扫描端WR(N)、以及第N级第二扫描端RD(N)。具体地，所述上拉模块20包括第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、以及第一耦合电容Cb1。所述第三薄膜晶体管T3的第一端与第一时钟端CK1连接，第二端与所述第一控制点Q连接，第三端与所述第N级级传端Cout(N)连接，N为大于P的自然数；所述第四薄膜晶体管T4的第一端与第二时钟端CK2连接，第二端与所述第一控制点Q连接，第三端与所述第N级第一扫描端WR(N)连接；所述第五薄膜晶体管T5的第一端与第三时钟端CK3连接，第二端与所述第一控制点Q连接，第三端与所述第N级第一扫描端RD(N)连接；所述第一耦合电容Cb1的第一端与所述第三薄膜晶体管T3的第三端连接，第二端与所述第一控制节点Q连接。

在本实施例中，所述第一下拉模块30接入恒低电压VGL，并与所述第一控制节点Q连接。具体地，所述第一下拉模块30包括第六薄膜晶体管T6以及第七薄膜晶体管T7。所述第六薄膜晶体管T6的第一端接入所述恒低电压VGL，第二端与第M级级传端Cout(M)连接，M为大于N的自然数；所述第七薄膜晶体管T7的第一端与所述第六薄膜晶体管T6的第三端连接，第二端与所述第M级级传端Cout(M)连接，第三端与所述第一控制节点Q连接。

在本实施例中，所述反相模块40接入所述恒低电压VGL，且其一端与所述第一控制节点Q连接，另一端与第二控制节点QB连接。具体地，所述反相模块40包括第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、以及第十一薄膜晶体管T11。所述第八薄膜晶体管T8的第一端和第二端接入恒高电压VGH；所述第九薄膜晶体管T9的第一端与所述第八薄膜晶体管T8的第三端连接，第二端与所述第一控制节点Q连接，第三端接入所述恒低电压VGL；所述第十薄膜晶体管T10的第一端接入所述恒高电压VGH，第二端与所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端连接，第三端与所述第二控制节点QB连接；所述第十一薄膜晶体管T11的第一端与所述第十薄膜晶体管T10的第三端以及所述第二控制节点QB连接，第二端与所述第一控制节点Q连接，第三端接入所述恒低电压VGL。

在本实施例中，所述第一下拉维持模块50接入所述恒低电压VGL，且其一端与所述第一控制节点Q连接，另一端与所述第二控制节点QB连接。具体地，所述第一下拉维持模块50包括第十二薄膜晶体管T12以及第十三薄膜晶体管T13。所述第十二薄膜晶体管T12的第一端与所述第一控制节点Q连接，第二端与所述第二控制节点QB连接；所述第十三薄膜晶体管T13的第一端与所述第十二薄膜晶体管T12的第三端连接，第二端与所述第二控制节点QB连接，第三端接入所述恒低电压VGL。

在本实施例中，所述第二下拉维持模块60接入所述恒低电压VGL，且其一端分别连接所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)，另一端与所述第二控制节点QB连接。具体地，所述第二下拉维持模块60包括第十四薄膜晶体管T14、第十五薄膜晶体管T15、以及第十六薄膜晶体管T16。所述第十四薄膜晶体管T14的第一端接入所述恒低电压VGL，第二端与所述第二控制节点QB连接，第三端与所述第N级级传端Cout(N)连接；所述第十五薄膜晶体管T15的第一端接入所述恒低电压VGL，第二端与所述第二控制节点QB连接，第三端与所述第一扫描端WR(N)连接；所述第十六薄膜晶体管T16的第一端接入所述恒低电压VGL，第二端与所述第二控制节点QB连接，第三端与所述第二扫描端RD(N)连接。

进一步地，所述恒低电压VGL包括第一恒低电压VGL1以及第二恒低电压VGL2，所述第十四薄膜晶体管T14的第一端接入所述第一恒低电压VGL1，所述第十五薄膜晶体管T15的第一端接入所述第二恒低电压VGL2，所述第十六薄膜晶体管T16的第一端接入所述第二恒低电压VGL2(如图3所示)，并且所述第二恒低电压VGL2优选地较所述第一恒低电压VGL1小，这是由于所述第N级级传端通常需要使用较大的低电位电压来维持其低电位，而所述第N级第一扫描信号以及所述第N级第二扫描信号仅需使用较小的低电位电压就可以维持其低电位，因此可以做这样的设置来避免浪费的能源。

在本实施例中，所述第二下拉模块70接入所述恒低电压VGL，并与所述第一控制节点Q连接。具体地，所述第二下拉模块70包括第十七薄膜晶体管T17以及第十八薄膜晶体管T18。所述第十七薄膜晶体管T17的第一端与所述第一控制节点Q连接，第二端与启动电压VST连接，第三端与所述第十二薄膜晶体管T12的第三端以及所述第十三薄膜晶体管T13的第一端连接；所述第十八薄膜晶体管T18的第一端与所述第十七薄膜晶体管T17的第三端连接，第二端与所述启动电压VST连接，第三端接入所述恒低电压VGL。

在本实施例中，所述第P级级传端Cout(P)为第N-2级级传端Cout(N-2)，所述第M级级传端Cout(M)为第N+2级级传端Cout(N+2)，但不应将此解释为对本发明的限制。

为了使本领域技术人员对本发明有更具体的理解，各端点的电压以及各电压的数值可以设置成如表1所示来具以实现本发明：

表1

结合图2、图4、以及图5，图4为根据本发明实施例提供的所述栅极阵列基板驱动单元操作在所述信号编程阶段的时序示意图。图5为根据本发明实施例提供的第一控制节点Q的电位示意图。所述信号编程阶段的时序依序为第一信号编程阶段P1、第二信号编程阶段P2、第三信号编程阶段P3、以及第四信号编程阶段P4。

(1)在所述第一信号编程阶段P1中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为高电位，因此所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为开启状态，将所述第一控制节点Q的电位第一次拉高至第一电位V1。

于所述上拉模块20中，由于所述第一控制节点Q的电位为高电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5也为开启状态，此时所述第一时钟端CK1至所述第三时钟端CK3皆输出低电位的第N级级传信号、第N级第一扫描信号、以及第N级第二扫描信号至所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，所述第M级级传端Cout(P)为低电位，所述第六薄膜晶体管T6以及第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端和所述第九薄膜晶体管T9的第二端接入高电位的所述恒高电压VGH(此时所述第九薄膜晶体管T9为开启状态)，并且所述第八薄膜晶体管T8的第一端以及所述第九薄膜晶体管T9的第三端分别接入高电位的所述恒高电压VGH和低电位的所述恒低电压VGL，这样的设置构成反相器的结构，因此所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间会输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，从而所述第二控制节点QB的电位也为低电位。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

(2)在所述第二信号编程阶段P2中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，因此所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，所述第一耦合Cb1持续对所述第一控制节点Q充电，使所述第一控制节点Q的电位维持高电位，并且由于所述第一时钟端CK1输出的所述第N级级传信号的电位由低电位升高至高电位，所述第一耦合电容Cb1的第一端的电位也由低电位升高为高电位，从而所述第一控制节点Q的电位会由于所述第一耦合电容Cb1而将所述第一控制节点Q的电位第二次拉高并耦合至第二电位V2。由于所述第一控制节点Q的电位为高电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为开启状态，此时所述第一时钟端CK1至所述第三时钟端CK3分别输出高电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号至所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，由于所述第M级级传端Cout(P)为低电位，因此所述第六薄膜晶体管T6以及所述第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，使所述第二控制节点QB的电位维持低电位(参所述第一信号编程阶段P1中对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

(3)在所述第三信号编程阶段P3中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，若所述第一时钟端CK1输出的所述第N级级传信号的电位在此阶段由高电位下降至低电位，所述第一耦合电容Cb1的第一端的电位也由高电位下降为低电位，所述第一控制节点Q的电位会由于所述第一耦合电容Cb1而将所述第一控制节点Q的电位耦合至与所述第一电位V1约略相同的电位，当所述第二时钟端CK2和所述第三时钟端CK3输出低电位的所述第N级第一扫描信号和所述第N级第二扫描信号时，所述第N级第一扫描信号和所述第N级第二扫描信号会耗时第一下降时间来下降。与此不同的是，本发明通过在此阶段中使所述第一时钟端CK1仍然输出高电位的所述第N级级传信号，所述第一耦合电容Cb1的第一端的电位也仍为高电位，因此所述第一控制节点Q的电位理论上会维持所述第二电位V2，但由于所述第三薄膜晶体管T3至所述第五薄膜晶体管T5都具有寄生电容，使得所述第一控制节点Q的电位会稍微被第一次拉低至第三电位V3，即使所述第三薄膜晶体管T3至所述第五薄膜晶体管T5皆为大尺寸的薄膜晶体管(具有更大的寄生电容)，所述第三电位V3仍然会高于所述第一电位V1，当所述第二时钟端CK2和所述第三时钟端CK3输出的低电位的所述第N级第一扫描信号和所述第N级第二扫描信号时，所述第N级第一扫描信号和所述第N级第二扫描信号会耗时较所述第一下降时间短的第二下降时间来下降。这是由于所述第四薄膜晶体管T4和所述第五薄膜晶体管T5的栅极端(即第二端)具有较高的电位(即所述第一控制节点的电位)，其载子传输通道会变大，使所述高电位的所述第N级第一扫描信号和所述第N级第二扫描信号得以快速通过并传送至所述第N级第一扫描端WR(N)和所述第N级第二扫描端RD(N)，加快所述第N级第一扫描信号和所述第N级第二扫描信号的下降时间(如图6虚线所示，例如下降时间为1.63微秒)，相较于现有技术具有更快的扫描信号波形下降时间。另外，也可以由薄膜晶体关的原理来对本发明进行说明，由于薄膜晶体管的放电电流Id为CoxW/L[(Vgs-Vth)Vds](Cox为栅极氧化层的单位电容大小，W是薄膜晶体管的栅极宽度、L是薄膜晶体管的栅极长度，Vth是薄膜晶体管的阈值电压，Vds是薄膜晶体管的源极端与漏极端的电压差，Vgs是薄膜晶体管的栅极端与源极端的电压差)，如上面所述，由于所述第四薄膜晶体管T4和所述第五薄膜晶体管T5的栅极端具有较高的电位，因此其栅极端与源极端的电压差变得更大，放电电流Id因此而变大。

于所述第一下拉模块30中，由于所述第M级级传端Cout(M)为低电位，因此所述第六薄膜晶体管T6以及所述第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，从而所述第二控制节点QB的电位维持低电位(参所述第一信号编程阶段P1中对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

(4)在所述第四信号编程阶段P4中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，因此所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20和所述第一下拉模块30中，所述第M级级传端Cout(M)为高电位，所述第六薄膜晶体管T6以及第七薄膜晶体管T7为开启状态，因此所述第一控制节点Q的电位会由于所述恒低电压VGL而被第二次拉低。由于所述第一控制节点Q的电位为低电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为关闭状态，此时所述第一时钟端CK1至所述第三时钟端CK3可以分别输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号至所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)。

于所述反相模块40中，由于所述第一控制节点Q的电位为低电位，所述第九薄膜晶体管T9以及所述第十一薄膜晶体管T11也为关闭状态，并且由于所述第八薄膜晶体管T8的第一端与第二端接入所述恒高电压VGH，因此所述第二控制节点QB的电位会由于接入有所述恒高电压VGH的所述第十薄膜晶体管T10的第一端与第二端而变成高电位。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为高电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为开启状态，维持在此阶段所述第一控制节点Q的低电位。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为高电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为开启状态，维持在此阶段输出低电位的第N级级传信号、第N级第一扫描信号、以及第N级第二扫描信号。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

请参照图7，其为根据本发明实施例提供的显示装置的内部电路示意图。

在本发明中，所述显示装置还包括多个补偿电路100，每个栅极阵列基板驱动单元还包括随机逻辑寻址模块80以及第三下拉单元90，所述多个补偿电路100用以补偿所述显示面板中的薄膜晶体管的电学参数(例如阈值电压或是迁移率)，每个栅极阵列基板驱动单元用以在所述垂直消隐阶段中输出所述第N级第一扫描信号和所述第N级第二扫描信号至对应的补偿电路100来进行补偿。需要说明的是，为了避免所述显示面板在所述信号编程阶段中对像素的充电造成影响而使显示画面发生异常，因此会在所述垂直消隐阶段中进行补偿。

在本实施例中，所述随机逻辑寻址模块80与所述第一控制节点Q连接。具体地，所述随机逻辑寻址模块80包括第十九薄膜晶体管T19、第二十薄膜晶体管T20、第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23、以及第二耦合电容Cb2。所述第十九薄膜晶体管T19的第一端接入所述恒高电压VGH，第二端与第三控制节点O连接；所述第二十薄膜晶体管T20的第一端与所述第十九薄膜晶体管T19的第三端连接，第二端与复位电压RST连接，第三端与所述第一控制节点Q连接；所述第二十一薄膜晶体管T21的第一端与所述恒高电压VGH连接，第二端与所述第三控制节点O连接；所述第二十二薄膜晶体管T22的第一端与所述第P级级传端Cout(P)连接，第二端与结束电压LSP连接，第三端与所述第二十一薄膜晶体管T21的第三端连接；所述第二十三薄膜晶体管T23的第一端与所述第二十二薄膜晶体管T22的第三端连接，第二端与结束电压LSP连接，第三端与所述第三控制节点O连接；所述第二耦合电容Cb2的第一端接入所述恒高电压VGH，第二端与所述第三控制节点O连接。

在本实施例中，所述第三下拉单元90接入所述恒低电压VGL，且与所述第二控制节点QB连接。具体地，所述第三下拉单元90包括第二十四薄膜晶体管T24以及第二十五薄膜晶体管T25。所述第二十四薄膜晶体管T24的第一端接入所述恒低电压VGL，第二端接入所述第三控制节点O的电压；所述第二十五薄膜晶体管T25的第一端与所述第二十四薄膜晶体管T24的第三端连接，第二端与所述复位电压RST连接，第三端与所述第二控制节点QB连接。

在本实施例中，每个补偿电路包括第二十七薄膜晶体管T27、第二十八薄膜晶体管T28、第二十九薄膜晶体管T29、以及第三耦合电容Cb3(如图8所示)。所述第二十七薄膜晶体管T27的第一端与用以输出数据信号的数据端D连接，第二端接入所述第N级第一扫描信号；所述第二十八薄膜晶体管T28的第一端接入用以输出输入电压的输入端VDD，第二端与所述第二十七薄膜晶体管T27的第三端连接；所述第二十九薄膜晶体管T29的第一端与用以输入感测信号的感测端S连接，第二端接入所述第N级第二扫描信号，第三端与所述第二十八薄膜晶体管T28的第三端连接；所述第三耦合电容Cb3的第一端与所述第二十七薄膜晶体管T27的第三端以及所述第二十八薄膜晶体管T28的第二端连接，第二端与所述第二十八薄膜晶体管T28的第三端以及所述第二十九薄膜晶体管T29的第三端连接；所述发光二极管M的第一端与所述第二十八薄膜晶体管T28的第三端、所述第二十九薄膜晶体管T29的第三端、以及所述第三耦合电容Cb3的第二端连接，第二端接入公共电压VSS。

(1)在所述第一信号编程阶段P1中：

于所述随机逻辑寻址模块80中，所述结束电压LSP的电位为高电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为开启状态，并且由于此阶段的所述第P级级传端Cout(P)的电位为高电位，因此所述第三控制节点O的电位被拉高(同时所述第二耦合电容Cb2也会被充电)，所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为开启状态。所述复位电压RST的电位为低电位，所述第二十薄膜晶体管T20为关闭状态。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

(2)在所述第二信号编程阶段P2中：

于所述随机逻辑寻址模块80中，所述结束电压LSP的电位为低电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为关闭状态，此时由于所述第二耦合Cb2持续对所述第十九薄膜晶体管T19的第二端以及所述第二十一薄膜晶体管T21的第二端充电，因此所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为开启状态。所述复位电压RST的电位为低电位，所述第二十薄膜晶体管T20为关闭状态。需要说明的是，由于此时所述第二十一薄膜晶体管T21为开启状态，所述第二十三薄膜晶体管T23的栅极端(即第二端)的电位为低电位，并且其源极端(即第一端)接入具有高电位的所述恒高电压VGH，因此所述栅极端与所述源极端之间具有较大的电压差值，使所述第二十三薄膜晶体管T23的关闭状态得以被强化，避免漏电流产生。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

(3)在所述第三信号编程阶段P3中：

所述随机逻辑寻址模块80和所述第三下拉单元90具有与其在所述第二信号编程阶段P2中相同的说明，在此不加以赘述。

(4)在所述第四信号编程阶段P4中：

所述随机逻辑寻址模块80和所述第三下拉单元90具有与其在所述第二信号编程阶段P2中相同的说明，在此不加以赘述。

结合图2与图9所示，图9为根据本发明实施例提供的所述栅极阵列基板驱动单元操作在所述垂直消隐阶段的时序示意图。所述垂直消隐阶段的时序依序为第一垂直消隐阶段B1、第二垂直消隐阶段B2、第三垂直消隐阶段B3、第四垂直消隐阶段B4、以及第五垂直消隐阶段B5。

(1)在所述第一垂直消隐阶段B1中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，所述复位电压RST为高电位，所述第二十薄膜晶体管T20为开启状态，并且此时由于所述第二耦合Cb2持续对所述第十九薄膜晶体管T19的第二端持续充电，因此所述第十九薄膜晶体管T19为开启状态，将所述第一控制节点Q的电位拉高，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为开启状态，此时所述第一时钟端CK1至所述第三时钟端CK3皆输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号至所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，所述第M级级传端Cout(M)为低电位，所述第六薄膜晶体管T6以及第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，所述第二控制节点QB的电位变为低电位(参所述第一信号编程阶段P1中对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

于所述随机逻辑寻址模块80中，所述结束电压LSP的电位为低电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为关闭状态，此时由于所述第二耦合Cb2持续对所述第二十一薄膜晶体管T21的第二端充电，因此所述第二十一薄膜晶体管T21为开启状态，强化所述第二十三薄膜晶体管T23的关闭状态(参所述第二信号编程阶段P2中对所述随机逻辑寻址模块80的说明)。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位高低电位，所述第二十五薄膜晶体管T25为开启状态，此时所述第二控制节点QB的电位会由于接入有所述恒低电压VGL而被加速拉低。

(2)在所述第二垂直消隐阶段B2中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，由于所述第一耦合Cb1持续对所述第一控制节点Q充电，因此所述第一控制节点Q的电位为高电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为开启状态，此时所述第一时钟端CK1与所述第二时钟端CK2输出低电位的所述第N级级传信号与第一扫描信号至所述第N级级传端Cout(N)和所述第N级第一扫描端WR(N)，所述第三时钟端CK3输出高电位的所述第N级第二扫描信号至所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，所述第M级级传端Cout(M)为低电位，因此所述第六薄膜晶体管T6以及所述第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，所述第二控制节点QB的电位维持低电位(参所述第一信号编程阶段P1中对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

于所述随机逻辑寻址模块80中，所述复位电压RST为低电位，所述第二十薄膜晶体管T20为关闭状态，并且此时由于所述第二耦合Cb2持续对所述第十九薄膜晶体管T19的第二端以及所述第二十一薄膜晶体管T21的第二端充电，因此所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为开启状态。所述结束电压LSP的电位为低电位，所述第二十二薄膜晶体管T22和所述第二十三薄膜晶体管T23为关闭状态。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

(3)在所述第三垂直消隐阶段B3中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，由于所述第一耦合Cb1持续对所述第一控制节点Q充电，因此所述第一控制节点Q的电位为高电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为开启状态，此时所述第一时钟端CK1输出低电位的所述第N级级传信号至所述第N级级传端Cout(N)，所述第N级第二时钟端CK2以及所述第N级第三时钟端CK3输出高电位的所述第N级第一扫描信号以及所述第N级第二扫描信号至所述第N级第一扫描端WR(N)以及所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，所述第M级级传端Cout(M)为低电位，因此所述第六薄膜晶体管T6以及所述第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，所述第二控制节点QB的电位维持低电位(参所述第一信号编程阶段P1对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

于所述随机逻辑寻址模块80中，所述复位电压RST为低电位，所述第二十薄膜晶体管T20为关闭状态，并且此时由于所述第二耦合Cb2持续对所述第十九薄膜晶体管T19的第二端以及所述第二十一薄膜晶体管T21的第二端充电，因此所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为开启状态。所述结束电压LSP的电位为低电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为关闭状态。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

(4)在所述第四垂直消隐阶段B4中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20中，由于所述第一耦合Cb1持续对所述第一控制节点Q充电，因此所述第一控制节点Q的电位为高电位，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为开启状态，此时所述第一时钟端CK1与所述第二时钟端CK2输出低电位的所述第N级级传信号与所述第N级第一扫描信号至所述第N级级传端Cout(N)和所述第N级第一扫描端WR(N)，所述第三时钟端CK3输出高电位的所述第N级第二扫描信号至所述第N级第二扫描端RD(N)。

于所述第一下拉模块30中，所述第M级级传端Cout(M)为低电位，因此所述第六薄膜晶体管T6以及所述第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位为高电位，所述第八薄膜晶体管T8和所述第十一薄膜晶体管T11为开启状态。所述第八薄膜晶体管T8的第二端接入所述恒高电压VGH，所述第八薄膜晶体管T8为开启状态，此时所述第八薄膜晶体管T8的第三端以及所述第九薄膜晶体管T9的第一端之间输出低电位的电压，使所述第十薄膜晶体管T10为关闭状态，所述第二控制节点QB的电位为低电位(参所述第一信号编程阶段P1中对所述反相模块40的说明)。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为低电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为关闭状态。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为低电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为关闭状态。

于所述第二下拉模块70中，所述启动电压VST为低电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为关闭状态。

于所述随机逻辑寻址模块80中，所述复位电压RST为低电位，所述第二十薄膜晶体管T20为关闭状态，并且此时由于所述第二耦合Cb2持续对所述第十九薄膜晶体管T19的第二端以及所述第二十一薄膜晶体管T21的第二端充电，因此所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为开启状态。所述结束电压LSP的电位为低电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为关闭状态。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为高电位，所述第二十四薄膜晶体管T24为开启状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

(5)在所述第五垂直消隐阶段B5中：

于所述上拉控制模块10中，所述第P级级传端Cout(P)为低电位，所述第一薄膜晶体管T1以及所述第二薄膜晶体管T2为关闭状态。

于所述上拉模块20和所述第二下拉模块70中，所述启动电压VST为高电位，所述第十七薄膜晶体管T17以及所述第十八薄膜晶体管T18为开启状态，所述恒低电压VGL将所述第一控制节点Q的电位拉低，所述第三薄膜晶体管T3至所述第五薄膜晶体管T5为关闭状态，此时由所述第N级级传端Cout(N)、所述第N级第一扫描端WR(N)、以及所述第N级第二扫描端RD(N)输出的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号的电位均为低电位(所述第一时钟端CK1至所述第三时钟端CK3可以输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号)。

于所述第一下拉模块30中，所述第M级级传端Cout(M)为低电位，所述第六薄膜晶体管T6以及第七薄膜晶体管T7为关闭状态。

于所述反相模块40中，由于所述第一控制节点Q的电位变为低电位，所述第九薄膜晶体管T9以及所述第十一薄膜晶体管T11也为关闭状态，并且由于所述第八薄膜晶体管T8的第一端与第二端接入所述恒高电压VGH，因此所述第二控制节点QB的电位会由于接入有所述恒高电压VGH的所述第十薄膜晶体管T10的第一端与第二端而变成高电位。

于所述第一下拉维持模块50中，由于所述第二控制节点QB的电位为高电位，因此所述第十二薄膜晶体管T12和所述第十三薄膜晶体管T13为开启状态，维持在此阶段所述第一控制节点Q的低电位。

于所述第二下拉维持模块60中，由于所述第二控制节点QB的电位为高电位，因此所述第十四薄膜晶体管T14至所述第十六薄膜晶体管T16为开启状态，维持在此阶段输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号。

于所述随机逻辑寻址模块80中，所述结束电压LSP的电位为高电位，所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23为开启状态，并且由于此阶段的所述第P级级传端Cout(P)的电位为低电位，因此所述第三控制节点O的电位也被拉低，所述第十九薄膜晶体管T19以及所述第二十一薄膜晶体管T21为关闭状态。所述复位电压RST的电位为低电位，所述第二十薄膜晶体管T20为关闭状态。

于所述第三下拉单元90中，由于所述第三控制节点O的电位为低电位，所述第二十四薄膜晶体管T24为关闭状态。由于所述复位电压RST的电位为低电位，所述第二十五薄膜晶体管T25为关闭状态。

在本实施例中，每个栅极阵列基板驱动单元还包括第二十六薄膜晶体管T26，其第一端接入所述恒高电压VGH，第二端与所述第一控制节点Q连接，第二端与辅助端N连接，并且在所述第一薄膜晶体管T1的第三端和所述第二薄膜晶体管T2的第一端、所述第六薄膜晶体管T6的第三端和所述第七薄膜晶体管T7的第一端、所述第十二薄膜晶体管T12的第三端和所述第十三薄膜晶体管T13的第一端、以及所述第十七薄膜晶体管T17的第三端和所述第十八薄膜晶体管T18的第一端之间皆连接有所述辅助端N，所述第二十六薄膜晶体管用以搭配所述第一控制节点Q的电位开启，使与所述辅助端N连接的薄膜晶体管的栅极端与源极端之间具有较大的电压差值，强化与所述辅助端N连接的薄膜晶体管的关闭状态，降低漏电流的产生。

本发明在所述信号编程阶段中将要拉低所述第N级第一扫描信号与所述第N级第二扫描信的阶段(即所述第三信号编程阶段P3)，通过所述第一耦合电容Cb1来维持所述第一控制节点Q的高电位(持续输出高电位的所述第N级级传信号)，增加所述第四薄膜晶体管T4与所述第五薄膜晶体管T5栅极端的电位，从而加速所述第N级第一扫描信号与所述第N级第二扫描信号下降的时间。再进一步地，本发明还通过搭配所述随机逻辑寻址模块80以及所述第三下拉单元90使得每个栅极阵列基板驱动单元在所述垂直消隐阶段中得以输出作为用以补偿的第N级第一扫描信号和第N级第二扫描信号。

虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本申请的范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (15)

1.一种显示装置，包括栅极阵列基板驱动电路，所述栅极阵列基板驱动电路用以驱动所述显示装置中的显示面板发光显示，每帧画面依序包括信号编程阶段和垂直消隐阶段，其特征在于，所述栅极阵列基板驱动电路包括相互级联的多个栅极阵列基板驱动单元，每个栅极阵列基板驱动单元包括：

上拉控制模块，其与第一控制节点连接，用以在所述信号编程阶段中将所述第一控制节点的电位第一次拉高；

上拉模块，其一端与所述第一控制节点连接，另一端分别连接第N级级传端、第N级第一扫描端、以及第N级第二扫描端，用以在所述信号编程阶段中将所述第一控制节点的电位第二次拉高，以及使所述第一控制节点的电位第一次拉低，并且在所述信号编程阶段以及所述垂直消隐阶段中搭配所述第一控制节点的电位来输出高电位的由所述第N级级传端输出的第N级级传信号、由所述第N级第一扫描端输出的第N级第一扫描信号、以及由所述第N级第二扫描端输出的第N级第二扫描信号；

第一下拉模块，其接入恒低电压，并与所述第一控制节点连接，用以在所述信号编程阶段将所述第一控制节点的电位第二次拉低；

反相模块，其接入所述恒低电压，且其一端与所述第一控制节点连接，另一端与第二控制节点连接，用以搭配所述恒低电压使所述第一控制节点与所述第二控制节点具有相反的电位；

第一下拉维持模块，其接入所述恒低电压，且其一端与所述第一控制节点连接，另一端与所述第二控制节点连接，用以在所述信号编程阶段中搭配所述恒低电压以及所述第二控制节点的电位来维持所述第一控制节点的低电位；

第二下拉维持模块，其接入所述恒低电压，且其一端分别连接所述第N级级传端、所述第N级第一扫描端、以及所述第N级第二扫描端，另一端与所述第二控制节点连接，用以在所述信号编程阶段中搭配所述恒低电压以及所述第二控制节点的电位来维持输出低电位的所述第N级级传信号、所述第N级第一扫描信号、以及所述第N级第二扫描信号，N为自然数；以及

第二下拉模块，其接入所述恒低电压，并与所述第一控制节点连接，用以在所述垂直消隐阶段将所述第一控制节点的电位拉低；

其中，所述第一控制节点的电位在依序经过所述第一次拉高、所述第二次拉高、所述第一次拉低、以及所述第二次拉低后，其分别为第一电位、第二电位、第三电位、以及第四电位，并且所述第三电位高于所述第一电位。

2.根据权利要求1所述的显示装置，其特征在于，所述上拉控制模块包括：

第一薄膜晶体管，其第一端和第二端与第P级级传端连接，P为小于N的自然数；以及

第二薄膜晶体管，其第一端与所述第一薄膜晶体管的第三端连接，第二端与所述第P级级传端连接，第三端与所述第一控制点连接。

3.根据权利要求2所述的显示装置，其特征在于，所述上拉模块包括：

第三薄膜晶体管，其第一端与第一时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级级传端连接；

第四薄膜晶体管，其第一端与第二时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级第一扫描端连接；

第五薄膜晶体管，其第一端与第三时钟端连接，第二端与所述第一控制点连接，第三端与所述第N级第一扫描端连接；以及

第一耦合电容，其第一端与所述第三薄膜晶体管的第三端连接，第二端与所述第一控制节点连接。

4.根据权利要求3所述的显示装置，其特征在于：所述第一时钟端输出的第一时钟端信号的电位在所述第一控制节点的电位进行所述第二次拉高和所述第一次拉低时为高电位，并且所述第二时钟端和所述第三时钟端输出的第二时钟端信号和第三时钟端信号的电位在所述第一控制节点的电位进行所述第二次拉高时为高电位。

5.根据权利要求3所述的显示装置，其特征在于，所述第一下拉模块包括：

第六薄膜晶体管，其第一端接入所述恒低电压，第二端与第M级级传端连接，M为大于N的自然数；以及

第七薄膜晶体管，其第一端与所述第六薄膜晶体管的第三端连接，第二端与所述第M级级传端连接，第三端与所述第一控制节点连接。

6.根据权利要求5所述的显示装置，其特征在于，所述反相模块包括：

第八薄膜晶体管，其第一端和第二端接入恒高电压；

第九薄膜晶体管，其第一端与所述第八薄膜晶体管的第三端连接，第二端与所述第一控制节点连接，第三端接入所述恒低电压；

第十薄膜晶体管，其第一端接入所述恒高电压，第二端与所述第八薄膜晶体管的第三端以及所述第九薄膜晶体管的第一端连接，第三端与所述第二控制节点连接；以及

第十一薄膜晶体管，其第一端与所述第十薄膜晶体管的第三端以及所述第二控制节点连接，第二端与所述第一控制节点连接，第三端接入所述恒低电压。

7.根据权利要求6所述的显示装置，其特征在于，所述第一下拉维持模块包括：

第十二薄膜晶体管，其第一端与所述第一控制节点连接，第二端与所述第二控制节点连接；以及

第十三薄膜晶体管，其第一端与所述第十二薄膜晶体管的第三端连接，第二端与所述第二控制节点连接，第三端接入所述恒低电压。

8.根据权利要求7所述的显示装置，其特征在于，所述第二下拉维持模块包括：

第十四薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第N级级传端连接；

第十五薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第一扫描端连接；以及

第十六薄膜晶体管，其第一端接入所述恒低电压，第二端与所述第二控制节点连接，第三端与所述第二扫描端连接。

9.根据权利要求8所述的显示装置，其特征在于：所述恒低电压包括第一恒低电压以及第二恒低电压，所述第十四薄膜晶体管的第一端接入所述第一恒低电压，所述第十五薄膜晶体管的第一端接入所述第二恒低电压，所述第十六薄膜晶体管的第一端接入所述第二恒低电压，并且所述第二恒低电压较所述第一恒低电压小。

10.根据权利要求8所述的显示装置，其特征在于，所述第二下拉模块包括：

第十七薄膜晶体管，其第一端与所述第一控制节点连接，第二端与启动电压连接，第三端与所述第十二薄膜晶体管的第三端以及所述第十三薄膜晶体管的第一端连接；以及

第十八薄膜晶体管，其第一端与所述第十七薄膜晶体管的第三端连接，第二端与所述启动电压连接，第三端接入所述恒低电压。

11.根据权利要求10所述的显示装置，其特征在于，每个栅极阵列基板驱动单元还包括随机逻辑寻址模块，其与所述第一控制节点连接，用以在所述垂直消隐阶段中将所述第一控制节点的电位拉高，包括：

第十九薄膜晶体管，其第一端接入所述恒高电压，第二端与第三控制节点连接；

第二十薄膜晶体管，其第一端与所述第十九薄膜晶体管的第三端连接，第二端与复位电压连接，第三端与所述第一控制节点连接；

第二十一薄膜晶体管，其第一端与所述恒高电压连接，第二端与所述第三控制节点连接；

第二十二薄膜晶体管，其第一端与所述第P级级传端连接，第二端与结束电压连接，第三端与所述第二十一薄膜晶体管的第三端连接；

第二十三薄膜晶体管，其第一端与所述第二十二薄膜晶体管的第三端连接，第二端与结束电压连接，第三端与所述第三控制节点连接；以及

第二耦合电容，第一端接入所述恒高电压，第二端与所述第三控制节点连接。

12.根据权利要求11所述的显示装置，其特征在于，每个栅极阵列基板驱动单元还包括第三下拉单元，其接入所述恒低电压，并且与所述第二控制节点连接，用以在所述垂直消隐阶段中加速将所述第二控制节点的电位拉低，包括：

第二十四薄膜晶体管，其第一端接入所述恒低电压，第二端接入所述第三控制节点的电压；以及

第二十五薄膜晶体管，其第一端与所述第二十四薄膜晶体管的第三端连接，第二端与所述复位电压连接，第三端与所述第二控制节点连接。

13.根据权利要求10所述的显示装置，其特征在于，每个栅极阵列基板驱动单元还包括：

第二十六薄膜晶体管，其第一端接入所述恒高电压，第二端与所述第一控制节点连接，第二端与辅助端连接，并且在所述第一薄膜晶体管的第三端和所述第二薄膜晶体管的第一端、所述第六薄膜晶体管的第三端和所述第七薄膜晶体管的第一端、所述第十二薄膜晶体管的第三端和所述第十三薄膜晶体管的第一端、以及所述第十七薄膜晶体管的第三端和所述第十八薄膜晶体管的第一端之间皆连接有所述辅助端，所述第二十六薄膜晶体管用以搭配所述第一控制节点的电位开启，以强化与所述辅助端连接的薄膜晶体管的关闭状态。

14.根据权利要求1所述的显示装置，其特征在于：还包括多个补偿电路，每个栅极阵列基板驱动单元还包括随机逻辑寻址模块，所述多个补偿电路用以补偿所述显示面板中的薄膜晶体管的电学参数，每个栅极阵列基板驱动单元用以在所述垂直消隐阶段中输出所述第N级第一扫描信号和所述第N级第二扫描信号至对应的补偿电路。

15.根据权利要求1所述的显示装置，其特征在于，每个补偿电路包括：

第二十七薄膜晶体管，其第一端与数据端连接，第二端接入所述第N级第一扫描信号，所述数据端用以输出数据信号；

第二十八薄膜晶体管，其第一端接入输入端，第二端与所述第二十七薄膜晶体管的第三端连接，所述输入端用以输出输入电压；

第二十九薄膜晶体管，其第一端与感测端连接，第二端接入所述第N级第二扫描信号，第三端与所述第二十八薄膜晶体管的第三端连接，所述感测端用以输入感测信号；

第三耦合电容，其第一端与所述第二十七薄膜晶体管的第三端以及所述第二十八薄膜晶体管的第二端连接，第二端与所述第二十八薄膜晶体管的第三端以及所述第二十九薄膜晶体管的第三端连接；以及

发光二极管，其第一端与所述第二十八薄膜晶体管的第三端、所述第二十九薄膜晶体管的第三端、以及所述第三耦合电容的第二端连接，第二端接入公共电压。

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