CN112908259A - Goa电路及显示面板 - Google Patents

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CN112908259A CN202110315146.5A CN202110315146A CN112908259A CN 112908259 A CN112908259 A CN 112908259A CN 202110315146 A CN202110315146 A CN 202110315146A CN 112908259 A CN112908259 A CN 112908259A
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Abstract

本申请实施例提供一种GOA电路以及显示面板，GOA电路包括m个级联的GOA单元，其中第n级GOA单元至少包括逻辑寻址单元，所述逻辑寻址单元与所述第n级GOA单元内的第一节点电性连接，所述逻辑寻址单元用于在消隐时间段，对第一节点的电位进行拉高输出第一电位；其中，逻辑寻址单元还包括第一薄膜晶体管，第一薄膜晶体管为双栅极薄膜晶体管，第一薄膜晶体管的第一栅极接入第一复位信号，第二栅极与逻辑寻址单元内部的第二节点电性相连。本申请实施例能够调整逻辑寻址单元的开关TFT的阈值电压，避免由于开关TFT的阈值电压正偏对随机侦测单元中接入复位信号的TFT漏极点的充电电压的影响，进而提升GOA电路的稳定性。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
背景技术
由于有机发光二极管显示面板(Organic Light-Emitting Diod，简称OLED)的自发光特性，未来的OLED必定追求轻薄和形态多样化。阵列基板行驱动(Gate Driver OnArray，简称GOA)技术可以做到边框更窄，更薄，面板集成度较高，产品形态更丰富，工艺流程更简化，未来产品更有竞争力；可以降低设备成本，提高模组良率，节约芯片成本。
在驱动方式上，大尺寸有源矩阵有机发光二极显示面板(Active-matrix OrganicLight-Emitting Diod，简称AMOLED)属于电流驱动型器件，对薄膜晶体管(Thin FilmTransistor，简称TFT)的电性变异比较敏感，TFT的阈值电压(Vth)的漂移会影响画面显示的均匀性和准确性。AMOLED会采用外部补偿来改善TFT的阈值电压的漂移。外部补偿的一种方式是实时补偿，即利用扫描信号的消隐时间(Blanking time)，随机开启一行的扫描信号，系统开始侦测驱动薄膜晶体管的阈值电压值，进而进行补偿。
请一并参阅图1A至图1B，其中，图1A为现有外部补偿GOA电路的扫描信号的补偿时序图；图1B为现有3T1C外部补偿GOA电路的电路图。
如图1A所示，其中，WR(n)代表随机的第n行扫描信号线(Gate)输出的第一输出信号，RD(n)代表随机的第n行扫描信号线(Gate)输出的第二输出信号。在一帧时间内(1frame)，WR(n)以及RD(n)的输出波形包括显示时间(programing time)的输出波形部分和消隐时间(Blanking time)的输出波形部分，从而使得显示面板外部的源极驱动芯片source IC的信号能够探测该行像素电路驱动TFT的迁移率。
如图1B所示，现有3T1C外部补偿电路中，第一薄膜晶体管T1为驱动薄膜晶体管，其栅极电连接第二薄膜晶体管T2的第二电极，其第一电极接收直流正压VDD，其第二电极电连接发光二极管OLED的阳极。第二薄膜晶体管T2的栅极接收第一输出信号WR，其第一电极接入数据信号Data，以接收数据电压Vdata。第三薄膜晶体管T3的栅极接收第二输出信号RD，其第一电极接入感测信号Sense，以接收感测信号，其第二电极电连接所述发光二极管D1的阳极。电容器Cbt电连接在所述第二薄膜晶体管T2的第二电极与所述第一薄膜晶体管T1的第二电极之间；所述发光二极管OLED的阴极接直流负压VSS。
目前，现有外部补偿GOA电路中的随机寻址单元的功能是在每帧之间的消隐时间内，能够选中随机1行GOA电路，促使该行GOA电路在消隐时间内输出高电位。其中，节点M为维持随机侦测单元中开关TFT栅极点的电压，节点Q是维持随机侦测单元中接入复位信号Reset的TFT漏极点的电压。研究表明，当随机侦测单元中开关TFT受到正向偏压应力PBTS时，M点的电压(阈值电压Vth)较容易正偏，导致Q点的充电电位降低，进而导致驱动TFT的信号传输能力下降。
因此，如何改善现有的GOA电路及显示面板，由于随机侦测单元中开关TFT受到正向偏压应力时，阈值电压较容易正偏，导致驱动TFT的信号传输能力下降，进而影响GOA电路稳定性的技术问题，是本领域技术人员目前亟待解决的技术问题。
发明内容
本申请实施例提供一种GOA电路及显示面板，可以有效补偿随机侦测单元中开关TFT的阈值电压正偏对随机侦测单元中接入复位信号的TFT漏极点的充电电压的影响，进而提升GOA电路的稳定性。
本申请实施例提供一种GOA电路，包括m个级联的GOA单元，其中第n级GOA单元至少包括逻辑寻址单元，所述逻辑寻址单元与所述第n级GOA单元内的第一节点电性连接，所述逻辑寻址单元用于在消隐时间段，对所述第一节点的电位进行拉高输出第一电位；
其中，所述逻辑寻址单元还包括第一薄膜晶体管，所述第一薄膜晶体管为双栅极薄膜晶体管，所述第一薄膜晶体管的第一栅极接入第一复位信号，第二栅极与所述逻辑寻址单元内部的第二节点电性相连。
可选的，在本申请的一些实施例中，所述第一栅极为所述第一薄膜晶体管的底栅极，所述第二栅极为所述第一薄膜晶体管的顶栅极；所述底栅极与所述顶栅极相对设置且位于所述第一薄膜晶体管的有源层的下方，所述底栅极遮挡所述有源层的沟道区。
可选的，在本申请的一些实施例中，所述逻辑寻址单元包括所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管以及第二存储电容；
其中，所述第一薄膜晶体管的第一电极接入第一恒压信号，第二电极与所述第二薄膜晶体管的第一电极电性连接；所述第二薄膜晶体管的栅极接入第二复位信号，第二电极与所述第一节点电性连接；所述第三薄膜晶体管的栅极接入第一输入信号，第二电极与所述第二节点电性连接，第一电极与第三节点电性连接；所述第四薄膜晶体管的栅极接入所述第一输入信号，第二电极与所述第三节点电性连接，第一电极接入第n-1级级传信号；所述第五薄膜晶体管的栅极与所述第二节点电性连接，第二电极与所述第三节点电性连接，第一电极接入所述第一恒压信号；所述第二存储电容的第一极板接入所述第一恒压信号，第二极板连接所述第二节点。
可选的，在本申请的一些实施例中，所述第n级GOA单元还包括上拉控制单元，所述上拉控制单元用于将所述第一节点的电位进行拉高输出所述第一电位，所述上拉控制单元还包括第十一薄膜晶体管、第十二薄膜晶体管以及第一存储电容；
其中，所述第十一薄膜晶体管的栅极接入所述第n-1级级传信号，第一电极接入所述第n-1级级传信号，第二电极电性连接第四节点；所述第十二薄膜晶体管的栅极接入所述第n-1级级传信号，第一电极电性连接所述第四节点，第二电极电性连接所述第一节点；所述第一存储电容的第一极板电性连接所述第一节点，第二极板接入上拉单元。
可选的，在本申请的一些实施例中，所述上拉单元与所述第一节点电性连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位分别拉高至第三电位、第四电位以及第五电位；所述上拉单元包括第二十二薄膜晶体管、第六薄膜晶体管、第二十一薄膜晶体管以及第二十三薄膜晶体管；
其中，所述第二十二薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第一时钟信号，第二电极分别接入所述第一存储电容的所述第二极板以及所述第n级级传信号；所述第六薄膜晶体管的栅极电性连接所述第一节点，第一电极接入所述第一恒压信号，第二电极电性连接所述第四节点；所述第二十一薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第二时钟信号，第二电极接入所述第一输出信号；所述第二十三薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第三时钟信号，第二电极接入所述第二输出信号。
可选的，在本申请的一些实施例中，所述第n级GOA单元还包括第一下拉单元，与所述第一节点连接，用于在消隐时间段，将所述第一节点的电位拉低至第二电位，所述第一电位高于所述第二电位；
其中，所述第一下拉单元包括第三十三薄膜晶体管以及第三十四薄膜晶体管，所述第三十三薄膜晶体管的栅极接入第二输入信号，第一电极电性连接所述第四节点，第二电极接入第二恒压信号；所述第三十四薄膜晶体管的栅极接入所述第二输入信号，第一电极电性连接所述第一节点，第二电极电性连接所述第四节点。
可选的，在本申请的一些实施例中，所述第n级GOA单元还包括第一下拉维持单元以及第二下拉维持单元，所述第一下拉维持单元与所述第一节点和所述第一下拉单元连接，用于维持所述第一节点的所述第二电位，所述第二下拉维持单元与所述第五节点和所述上拉单元连接，用于分别维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的第六电位、第七电位以及第八电位，所述第三电位高于所述第六电位，所述第四电位高于所述第七电位，所述第五电位高于所述第八电位；
其中，所述第一下拉维持单元包括第四十四薄膜晶体管以及第四十五薄膜晶体管，所述第四十四薄膜晶体管的栅极电性连接第五节点，第一电极电性连接所述第一节点，第二电极电性连接所述第四节点；所述第四十五薄膜晶体管的栅极电性连接所述第五节点，第一电极电性连接所述第四节点，第二电极电性连接所述第二恒压信号；
所述第二下拉维持单元包括第四十一薄膜晶体管、第四十二薄膜晶体管以及第四十三薄膜晶体管；所述第四十一薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第一输出信号，第二电极电性连接第三恒压信号；所述第四十二薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第n级级传信号，第二电极电性连接所述第二恒压信号；所述第四十三薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第二输出信号，第二电极电性连接所述第三恒压信号。
可选的，在本申请的一些实施例中，所述第n级GOA单元还包括反相器单元，所述反相器单元用于将所述第一节点与所述第五节点的电位反相；
其中，所述反相器单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管以及第五十四薄膜晶体管；
所述第五十一薄膜晶体管的栅极接入所述第一恒压信号，第一电极接入所述第一恒压信号，第二电极分别电性连接所述第五十三薄膜晶体管的栅极以及所述第五十二薄膜晶体管的第一电极；
所述第五十二薄膜晶体管的栅极电性连接所述第一节点，第一电极电性连接所述第五十一薄膜晶体管的第二电极，第二电极接入所述第二恒压信号；
所述第五十三薄膜晶体管的栅极电性连接所述第五十一薄膜晶体管的第二电极，第一电极接入所述第一恒压信号，第二电极接入所述第五节点；
所述第五十四薄膜晶体管的栅极电性连接所述第一节点，第一电极电性连接所述第五节点，第二电极接入所述第二恒压信号。
可选的，在本申请的一些实施例中，所述第n级GOA单元还包括第二下拉单元以及第三下拉单元，所述第二下拉单元用于在显示时间段，对所述第一节点的电位进行拉低输出所述第二电位，所述第三下拉单元用于在消隐时间段，对所述第五节点的电位进行拉低输出至第九电位，所述第一电位高于所述第九电位；
其中，所述第二下拉单元包括第三十一薄膜晶体管以及第三十二薄膜晶体管，所述第三十一薄膜晶体管的栅极接入所述第n+1级级传信号，第一电极电性连接所述第四节点，第二电极接入所述第二恒压信号，所述第三十二薄膜晶体管的栅极接入第n+1级级传信号，第一电极电性连接所述第一节点，第二电极接入所述第四节点；
所述第三下拉单元包括第三十五薄膜晶体管以及第三十六薄膜晶体管，所述第三十五薄膜晶体管的栅极电性连接所述第二节点，第一电极电性连接所述第三十六薄膜晶体管的第二电极，第二电极接入所述第二恒压信号，所述第三十六薄膜晶体管的栅极接入复位信号，第一电极电性连接所述第五节点，第二电极电性连接所述第三十五薄膜晶体管的第一电极。
相应的，本申请实施例还提供一种显示面板，包括上述任一项所述的GOA电路。
本申请实施例提供的GOA电路及显示面板，通过将每一GOA单元内的逻辑寻址单元的开关TFT设置为双栅极TFT，能够调整上述开关TFT的阈值电压，避免由于开关TFT的阈值电压正偏对随机侦测单元中接入复位信号的TFT漏极点的充电电压的影响，进而提升GOA电路的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为现有外部补偿GOA电路的扫描信号的补偿时序图；
图1B为现有3T1C外部补偿GOA电路的电路图；
图2为本申请实施例提供的GOA电路中逻辑寻址单元的开关TFT的截面示意图；
图3为本申请实施例提供的GOA电路的结构示意图；
图4A为本申请实施例的GOA电路在显示时间段和消隐时间段内GOA输入信号的波形仿真图；
图4B为本申请实施例的GOA电路在显示时间段和空白时间段内时钟信号的时序图；
图5A为本申请实施例提供的GOA电路在显示时间段内各信号的时序图；
图5B为本申请实施例提供的GOA电路在消隐时间段内各信号的时序图；
图6为本申请实施例提供的GOA电路和现有技术的GOA电路中逻辑寻址单元的开关TFT的阈值电压正向偏移对第一节点Q电位的波形影响对比示意图；
图7为本申请实施例提供的GOA电路中逻辑寻址单元的开关TFT的阈值电压与底栅电压之间的拟合曲线。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种GOA电路及显示面板，以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。用语第一、第二、第三等仅仅作为标示使用，并没有强加数字要求或建立顺序。本发明的各种实施例可以以一个范围的型式存在；应当理解，以一范围型式的描述仅仅是因为方便及简洁，不应理解为对本发明范围的硬性限制；因此，应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如，应当认为从1到6的范围描述已经具体公开子范围，例如从1到3，从1到4，从1到5，从2到4，从2到6，从3到6等，以及所数范围内的单一数字，例如1、2、3、4、5及6，此不管范围为何皆适用。另外，每当在本文中指出数值范围，是指包括所指范围内的任何引用的数字(分数或整数)。
本申请实施例针对现有的GOA电路及显示面板，由于随机侦测单元中开关TFT受到正向偏压应力时，阈值电压较容易正偏，导致驱动TFT的信号传输能力下降，进而影响GOA电路稳定性的技术问题，本申请实施例能够解决上述技术问题。
本申请实施例提供一种GOA电路，包括m个级联的GOA单元，其中第n级GOA单元至少包括逻辑寻址单元，所述逻辑寻址单元与所述第n级GOA单元内的第一节点电性连接，所述逻辑寻址单元用于在消隐时间段，对所述第一节点的电位进行拉高输出第一电位。
其中，所述逻辑寻址单元还包括第一薄膜晶体管，所述第一薄膜晶体管为双栅极薄膜晶体管，所述第一薄膜晶体管的第一栅极接入第一复位信号，第二栅极与所述逻辑寻址单元内部的第二节点电性相连。
如图2所示，为本申请实施例提供的GOA电路中逻辑寻址单元的开关TFT的截面示意图；其中，所述开关TFT为所述第一薄膜晶体管，所述第一薄膜晶体管包括：玻璃基板11、第一栅极12、缓冲层13、有源层14、栅极绝缘层15、第二栅极16、层间绝缘层17、源漏金属层18以及钝化层19。
具体地，所述第一栅极12形成于所述玻璃基板11上，所述缓冲层13形成于所述玻璃基板11上并覆盖所述第一栅极12，所述有源层14形成于所述缓冲层13上，所述栅极绝缘层15形成于所述有源层14上，所述第二栅极16形成于所述栅极绝缘层15上，所述层间绝缘层17形成于所述缓冲层13上并完全覆盖所述有源层14、所述栅极绝缘层15以及所述第二栅极16，所述源漏金属层18形成于所述层间绝缘层17上并与所述有源层14的两端电性连接，所述钝化层19形成于所述层间绝缘层17上并完全覆盖所述源漏金属层18。
具体地，所述第一栅极12与所述第二栅极16相对设置且位于所述有源层14的下方，所述第一栅极12为所述第一薄膜晶体管的底栅极，所述第二栅极16为所述第一薄膜晶体管的顶栅极；所述底栅极与所述顶栅极相对设置且位于所述第一薄膜晶体管的有源层14的下方，所述底栅极遮挡所述有源层14的沟道区，用于防止底部光照射所述有源层14。
可选地，在本申请的一些实施例中，所述第一栅极12的材料为金属钼，所述有源层14的材料为IGZO(indium gallium zinc oxide，铟镓锌氧化物)。
如图3所示，为本申请实施例提供的GOA电路的结构示意图；其中，所述GOA电路包括m个级联的GOA单元，其中第n级GOA单元包括上拉控制单元10、上拉单元20、第一下拉单元31、第二下拉单元32、第三下拉单元33、第一下拉维持单元41、第二下拉维持单元42、反相器单元50以及逻辑寻址单元60。
具体地，所述上拉控制单元10与第一节点Q连接，用于在显示时间段(Promgramingtime)将所述第一节点Q的电位拉高输出所述第一电位。
具体地，所述上拉单元20与所述第一节点Q电性连接，用于将第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)的电位分别拉高至第三电位、第四电位以及第五电位。
具体地，所述第一下拉单元31与所述第一节点Q连接，用于在消隐时间段(Blanktime)，将所述第一节点Q的电位拉低至第二电位，所述第一电位高于所述第二电位。
具体地，所述第二下拉单元32与所述第一节点Q连接，用于在显示时间段，对所述第一节点Q的电位进行拉低至所述第二电位。
具体地，所述第三下拉单元33与第五节点QB连接，用于在消隐时间段，对所述第五节点QB的电位进行拉低至第九电位，所述第一电位高于所述第九电位。
具体地，所述第一下拉维持单元41与所述第一节点Q以及所述第一下拉单元31相连，用于维持所述第一节点Q的所述第二电位。
具体地，所述第二下拉维持单元42与所述第五节点QB和所述上拉单元20连接，分别用于维持所述第n级级传信号Cout(n)、所述第一输出信号WR(n)和所述第二输出信号RD(n)的第六电位、第七电位以及第八电位，所述第三电位高于所述第六电位，所述第四电位高于所述第七电位，所述第五电位高于所述第八电位。
具体地，所述反相器单元50与所述第一节点Q以及所述第五节点QB连接。所述反相器单元50用于将所述第一节点Q与所述第五节点QB的电位反相。
具体地，所述逻辑寻址单元60与所述第一节点Q电性连接，所述逻辑寻址单元60的功能是在每帧之间的Blank time内，能够选中随机1行GOA电路，促使该行GOA电路在消隐时间段内，对所述第一节点Q输出所述第一电位。
本申请实施例的GOA电路应用的显示面板，在显示画面时需要经过显示时间段以及消隐时间段，其中显示时间段为每帧画面的实际显示时间段，消隐时间段为相邻帧画面的实际显示时间之间的时间段。
本申请实施例，通过调整逻辑寻址单元的开关TFT的阈值电压，避免由于开关TFT的阈值电压正偏对随机侦测单元中接入复位信号的TFT漏极点的充电电压的影响，进而提升GOA电路的稳定性，进一步降低了薄膜晶体管制程的开发难度。
如图3所示，所述上拉控制单元10包括第十一薄膜晶体管T11、第十二薄膜晶体管T12以及第一存储电容Cbt1；其中，所述第十一薄膜晶体管T11的栅极接入第n-1级级传信号Cout(n-1)，第一电极接入所述第n-1级级传信号Cout(n-1)，第二电极电性连接第四节点N；所述第十二薄膜晶体管T12的栅极接入所述第n-1级级传信号Cout(n-1)，第一电极电性连接所述第四节点N，第二电极电性连接所述第一节点Q；所述第一存储电容Cbt1的第一极板电性连接所述第一节点Q，第二极板接入所述上拉单元20。
所述上拉单元20包括第二十二薄膜晶体管T22、第六薄膜晶体管T6、第二十一薄膜晶体管T21以及第二十三薄膜晶体管T23；其中，所述第二十二薄膜晶体管T22的栅极电性连接所述第一节点Q，第一电极接入第一时钟信号CKa1，第二电极分别接入所述第一存储电容Cbt1的所述第二极板以及所述第n级级传信号Cout(n)；所述第六薄膜晶体管T6的栅极电性连接所述第一节点Q，第一电极接入第一恒压信号VGH，第二电极电性连接所述第四节点N；所述第二十一薄膜晶体管T21的栅极电性连接所述第一节点Q，第一电极接入第二时钟信号CKb1，第二电极接入所述第一输出信号WR(n)；所述第二十三薄膜晶体管T23的栅极电性连接所述第一节点Q，第一电极接入第三时钟信号CKc1，第二电极接入所述第二输出信号RD(n)。
其中，所述第一恒压信号VGH为恒压高电平信号。
所述第一下拉单元31包括第三十三薄膜晶体管T33以及第三十四薄膜晶体管T34，所述第三十三薄膜晶体管T33的栅极接入第二输入信号VST，第一电极电性连接所述第四节点N，第二电极接入第二恒压信号VGL1；所述第三十四薄膜晶体管T34的栅极接入所述第二输入信号VST，第一电极电性连接所述第一节点Q，第二电极电性连接所述第四节点N。
所述第二下拉单元32包括第三十一薄膜晶体管T31以及第三十二薄膜晶体管T32，所述第三十一薄膜晶体管T31的栅极接入第n+1级级传信号，第一电极电性连接所述第四节点N，第二电极接入所述第二恒压信号VGL1；所述第三十二薄膜晶体管T32的栅极接入所述第n+1级级传信号，第一电极电性连接所述第一节点Q，第二电极接入所述第四节点N。
所述第三下拉单元33包括第三十五薄膜晶体管T35以及第三十六薄膜晶体管T36，所述第三十五薄膜晶体管T35的栅极电性连接第二节点M，第一电极电性连接所述第三十六薄膜晶体管T36的第二电极，第二电极接入所述第二恒压信号VGL1，所述第三十六薄膜晶体管T36的栅极接入复位信号Reset，第一电极电性连接所述第五节点QB，第二电极电性连接所述第三十五薄膜晶体管T35的第一电极。
所述第一下拉维持单元41包括第四十四薄膜晶体管T44以及第四十五薄膜晶体管T45，所述第四十四薄膜晶体管T44的栅极电性连接所述第五节点QB，第一电极电性连接所述第一节点Q，第二电极电性连接所述第四节点N；所述第四十五薄膜晶体管T45的栅极电性连接所述第五节点QB，第一电极电性连接所述第四节点N，第二电极电性连接所述第二恒压信号VGL1。
所述第二下拉维持单元42包括第四十一薄膜晶体管T41、第四十二薄膜晶体管T42以及第四十三薄膜晶体管T43；所述第四十一薄膜晶体管T41的栅极电性连接所述第五节点QB，第一电极接入所述第一输出信号WR(n)，第二电极电性连接所述第三恒压信号VGL2；所述第四十二薄膜晶体管T42的栅极电性连接所述第五节点QB，第一电极接入所述第n级级传信号Cout(n)，第二电极电性连接所述第二恒压信号VGL1；所述第四十三薄膜晶体管T43的栅极电性连接所述第五节点QB，第一电极接入所述第二输出信号RD(n)，第二电极电性连接所述第三恒压信号VGL2。
其中，所述第二恒压信号VGL1以及所述第三恒压信号VGL2为恒压低电平信号。
所述反相器单元包括第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53以及第五十四薄膜晶体管T54；所述第五十一薄膜晶体管T51的栅极接入所述第一恒压信号VGH，第一电极接入所述第一恒压信号VGH，第二电极分别电性连接所述第五十三薄膜晶体管T53的栅极以及所述第五十二薄膜晶体管T52的第一电极；所述第五十二薄膜晶体管T52的栅极电性连接所述第一节点Q，第一电极电性连接所述第五十一薄膜晶体管T51的第二电极，第二电极接入所述第二恒压信号VGL1；所述第五十三薄膜晶体管T53的栅极电性连接所述第五十一薄膜晶体管T51的第二电极，第一电极接入所述第一恒压信号VGH，第二电极接入所述第五节点QB；所述第五十四薄膜晶体管T54的栅极电性连接所述第一节点Q，第一电极电性连接所述第五节点QB，第二电极接入所述第二恒压信号VGL1。
所述逻辑寻址单元60包括所述第一薄膜晶体管T72、第二薄膜晶体管T71、第三薄膜晶体管T73、第四薄膜晶体管T74、第五薄膜晶体管T75以及第二存储电容Cbt2；
其中，所述第一薄膜晶体管T72为双栅极薄膜晶体管，所述第一薄膜晶体管T72的第一栅极接入第一复位信号Reset2，第二栅极与所述第二节点M电性相连，第一电极接入所述第一恒压信号VGH，第二电极与所述第二薄膜晶体管T71的第一电极电性连接；
所述第二薄膜晶体管T71的栅极接入第二复位信号Reset1，第二电极与所述第一节点Q电性连接；
所述第三薄膜晶体管T73的栅极接入第一输入信号LSP，第二电极与所述第二节点M电性连接，第一电极与第三节点S电性连接；
所述第四薄膜晶体管T74的栅极接入所述第一输入信号LSP，第二电极与所述第三节点S电性连接，第一电极接入所述第n-1级级传信号Cout(n-1)；
所述第五薄膜晶体管T75的栅极与所述第二节点M电性连接，第二电极与所述第三节点S电性连接，第一电极接入所述第一恒压信号VGH；
所述第二存储电容Cbt2的第一极板接入所述第一恒压信号VGH，第二极板连接所述第二节点M。
在本申请实施例的GOA电路中，包括m个级联的GOA单元，其中第n级GOA单元输出的级传信号为第n级级传信号Cout(n)，2≤n≤m，且n为整数。第n-1级级传信号Cout(n-1)为与第n级级传信号Cout(n)之前相隔一级的级传信号，第n+1级级传信号Cout(n+1)为第n级级传信号Cout(n)之后且与其相隔一级的级传信号。
在本申请的GOA电路中，所述第一输入信号LSP、所述第二输入信号VST、所述复位信号Reset均由外部时序器提供。本申请实施例提供的GOA电路为实时补偿电路，要求GOA电路在每一帧对应的显示时间段输出正常的驱动时序显示画面，而在每一帧之间的空白时间段输出宽脉冲时序进行阈值电压Vth探测用。
图4A示出了本申请实施例的GOA电路在显示时间段Promgraming和空白时间段Blank内各信号的波形仿真图，图4B示出了本申请实施例的GOA电路在显示时间段和空白时间段内时钟信号的时序图；其中各信号在高电位和低电位时的电压设置数值如表1中所示。
Figure BDA0002991289560000131
Figure BDA0002991289560000141
表1
如图5A所示，为本申请实施例提供的GOA电路在显示时间段内各信号的时序图；如图5B所示，为本申请实施例提供的GOA电路在消隐时间段内各信号的时序图；下面结合图3、图5A和图5B对显示时间段和空白时间段内GOA电路的工作进行具体说明。
如图5A所示，显示时间段包括第一显示阶段S1、第二显示阶段S2以及第三显示阶段S3。
在第一显示阶段S1：所述第n-1级级传信号Cout(n-1)升为高电位，所述第十一薄膜晶体管T11以及所述第十二薄膜晶体管T12处于开启状态，所述第一节点Q被拉升至第一电位，所述第五十二薄膜晶体管T52、所述第五十四薄膜晶体管T54、所述第二十一薄膜晶体管T21、所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23均处于开启状态。由于所述第一节点Q与所述第五节点QB之间连接所述反相器单元50，所述第一节点Q与所述第五节点QB之间的电位反相。因此，所述第五节点QB处于第九电位，所述第一电位高于所述第九电位。所述第四十一薄膜晶体管T41、所述第四十二薄膜晶体管T42、所述第四十三薄膜晶体管T43、所述第四十四薄膜晶体管T44以及所述第四十五薄膜晶体管T45均处于关闭状态。同时，所述第n+1级级传信号Cout(n+1)处于低电位，所述第三十一薄膜晶体管T31以及所述第三十二薄膜晶体管T32处于关闭状态，所述第二输入信号VST为低电位，所述第三十三薄膜晶体管T33以及所述第三十四薄膜晶体管T34处于关闭状态。所述第一时钟信号CKa1、所述第二时钟信号CKb1以及所述第三时钟信号CKc1为低电位，所述第n级级传信号Cout(n)、所述第一输出信号WR(n)以及所述第二输出信号RD(n)输出低电位，所述第一输入信号LSP升为高电位，所述第三薄膜晶体管T73以及所述第四薄膜晶体管T74处于开启状态，所述第二节点M被升为高电位，所述第一薄膜晶体管T72处于开启状态，所述第二薄膜晶体管T71处于关闭状态，所述第五薄膜晶体管T75处于开启状态，所述第三节点S被拉升为高电位。
在第二显示阶段S2：所述第n-1级级传信号Cout(n-1)以及所述第一输入信号LSP由高电位降为低电位，所述第三薄膜晶体管T73以及所述第四薄膜晶体管T74处于关闭状态，所述第二节点M维持高电位，所述第三节点S同时维持高电位，因此，所述第三薄膜晶体管T73的栅源级电压Vgs和漏源级电压Vds均为负值，因此能够避免所述第三薄膜晶体管T73的漏电对所述第二节点M的电位的影响。所述第一节点Q维持所述第一电位，所述第一时钟信号CKa1、所述第二时钟信号CKb1以及所述第三时钟信号CKc1由低电位变为高电位，因此所述第n级级传信号Cout(n)、所述第一输出信号WR(n)以及所述第二输出信号RD(n)输出的第三电位、第四电位以及第五电位均为高电位，同时由于所述第一存储电容Cbt1的存在，所述第一节点Q被耦合至更高点位。
在第三显示阶段S3：所述第n+1级级传信号Cout(n+1)由低电位升至高电位，所述第三十一薄膜晶体管T31与所述第三十二薄膜晶体管T32打开，所述第一节点Q的电位被拉低至低电位，由于所述反相器单元50存在，所述第五节点QB的电位被拉至高电位，所述第四十一薄膜晶体管T41、所述第四十二薄膜晶体管T42、所述第四十三薄膜晶体管T43、所述第四十四薄膜晶体管T44以及所述第四十五薄膜晶体管T45均处于开启状态，所述第n级级传信号Cout(n)、所述第一输出信号WR(n)以及所述第二输出信号RD(n)被拉低至第六电位、第七电位以及第八电位，所述第三电位高于所述第六电位，所述第四电位高于所述第七电位，所述第五电位高于所述第八电位。
如图5B所示，消隐时间段包括第一消隐阶段S1、第二消隐阶段S2、第三消隐阶段S3和第四消隐阶段S4以及第五消隐阶段S5。
在第一消隐阶段S1：所述第二复位信号Reset1以及所述第一复位信号Reset2升为高电位，所述第二薄膜晶体管T71以及所述第一薄膜晶体管T72处于开启状态，由于所述第一复位信号Reset2升为高电位，所述第一薄膜晶体管T72的阈值电压Vth被拉至负，提升了所述第一薄膜晶体管T72对所述第一节点Q的充电率，所述第一节点Q逐步被拉至所述第一电位；同时，所述第五十二薄膜晶体管T52、所述第五十四薄膜晶体管T54、所述第二十一薄膜晶体管T21、所述第二十二薄膜晶体管T22以及所述第二十三薄膜晶体管T23处于开启状态，由于所述第一节点Q与所述第五节点QB之间存在所述反相器单元50，所述第五节点QB降为所述第九电位，所述第一电位高于所述第九电位，所述第四十一薄膜晶体管T41、所述第四十二薄膜晶体管T42、所述第四十三薄膜晶体管T43、所述第四十四薄膜晶体管T44以及所述第四十五薄膜晶体管T45均处于关闭状态，所述第n+1级级传信号Cout(n+1)处于低电位，所述第三十一薄膜晶体管T31以及所述第三十二薄膜晶体管T32处于关闭状态，所述第二输入信号VST为低电位，所述第三十三薄膜晶体管T33以及所述第三十四薄膜晶体管T34处于关闭状态，所述第一时钟信号CKa1、所述第二时钟信号CKb1以及所述第三时钟信号CKc1处于低电位，所述第n级级传信号Cout(n)、所述第一输出信号WR(n)以及所述第二输出信号RD(n)输出所述第七电位以及所述第八电位。
在第二消隐阶段S2：所述第二复位信号Reset1以及所述第一复位信号Reset2由高电位降为低电位，所述第二薄膜晶体管T71处于关闭状态，所述第一时钟信号CKa1持续输出低电位，所述第三时钟信号CKc1升为高电位，所述第n级级传信号Cout(n)维持所述第六电位，所述第二输出信号RD(n)输出所述第五电位，所述第一节点Q被耦合至更高电位。
在第三消隐阶段S3：所述第二时钟信号CKbd1升为高电位，所述第一节点Q被耦合至更高电位，所述第一输出信号WR(n)被拉高至所述第四电位。
在第四消隐阶段S4：所述第二时钟信号CKb1降为低电位，所述第一节点Q被耦合至与所述第二消隐阶段S2相同的电位，所述第一输出信号WR(n)输出所述第七电位，所述第二输出信号RD(n)维持输出所述第五电位。
在第五消隐阶段S5：所述第二输入信号VST升为高电位，所述第三十三薄膜晶体管T33以及所述第三十四薄膜晶体管T34处于开启状态，所述第一节点Q被拉低至所述第二电位，所述第五节点QB被拉升至高电位，所述第三时钟信号CKc1由高电位降低至低电位，因此所述第二输出信号RD(n)被拉低至低电位。同时，所述第一输入信号LSP升为高电位，所述第三薄膜晶体管T73以及所述第四薄膜晶体管T74处于开启状态，所述第二节点M被拉低至低电位。
本申请实施例提供的GOA电路为实时补偿型GOA电路，通过上述过程，为扫描线提供驱动信号，以使显示面板显示画面。
如图6所示，为本申请实施例提供的GOA电路和现有技术的GOA电路中逻辑寻址单元的开关TFT的阈值电压正向偏移对第一节点Q电位的波形影响对比示意图；其中，图中最上端的第一曲线为现有技术中阈值电压正偏量为0V时，所述第一节点Q的电位波形；图中位于所述第一曲线下方的第二曲线为现有技术中阈值电压正偏量为5V时，所述第一节点Q的电位波形；图中位于所述第二曲线下方的第三曲线为本申请实施例中阈值电压正偏量为0V时，所述第一节点Q的电位波形；图中位于所述第三曲线下方的第四曲线为本申请实施例中阈值电压正偏量为5V时，所述第一节点Q的电位波形。
由上图可知，当采用现有技术的GOA电路中逻辑寻址单元的开关TFT时，当所述开关TFT的阈值电压正偏5V时，所述第一节点Q的充电电位降低，降至15V，因此所述开关TFT的阈值电压漂移对所述第一节点Q点的波形产生了影响；当采用本申请实施例的GOA电路中逻辑寻址单元的开关TFT时。此时所述开关TFT为双栅薄膜晶体管，通过在所述开关TFT的第一栅极增加所述第一复位信号Reset2，在所述开关TFT开启对所第一节点Q充电时，通过底栅电压调整，促使阈值电压负偏，保证所述开关TFT开启对所第一节点Q充电的电位不降低，避免阈值电压漂移对所述第一节点Q充电的影响。
如图7所示，为本申请实施例提供的GOA电路中逻辑寻址单元的开关TFT的阈值电压与底栅电压之间的拟合曲线。其中，横坐标为所述开关TFT的底栅电压VLS，纵坐标为所述开关TFT的阈值电压Vth，所述开关TFT的沟道宽度W优选为2560μm，沟道长度L优选为8μm。
由图7可知，所述底栅电压VLS与所述阈值电压Vth为线性对应关系，当所述阈值电压Vth正偏时，可以通过调整所述底栅电压VLS，促使所述阈值电压Vth负偏，保证所述开关TFT开启对所第一节点Q充电的电位不降低，避免阈值电压Vth漂移对所述第一节点Q充电的影响。
本申请实施例还提供了一种显示面板，所述显示面板包括上述实施例所述的GOA电路。
其中，所述显示面板可以应用于手机、电脑、电视机和智能穿戴显示设备等，本实施例对此不作特殊限定。
综上所述，本申请实施例提供的GOA电路及显示面板，通过将每一GOA单元内的逻辑寻址单元的开关TFT设置为双栅极TFT，能够调整上述开关TFT的阈值电压，避免由于开关TFT的阈值电压正偏对随机侦测单元中接入复位信号的TFT漏极点的充电电压的影响，进而提升GOA电路的稳定性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的GOA电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括m个级联的GOA单元，其中第n级GOA单元至少包括逻辑寻址单元，所述逻辑寻址单元与所述第n级GOA单元内的第一节点电性连接，所述逻辑寻址单元用于在消隐时间段，对使所述第一节点的电位进行拉高输出第一电位；
其中，所述逻辑寻址单元还包括第一薄膜晶体管，所述第一薄膜晶体管为双栅极薄膜晶体管，所述第一薄膜晶体管的第一栅极接入第一复位信号，第二栅极与所述逻辑寻址单元内部的第二节点电性相连，所述第一薄膜晶体管的第一电极和第二电极中的一个连接于所述第一节点。
2.根据权利要求1所述的GOA电路，其特征在于，所述第一栅极为所述第一薄膜晶体管的底栅极，所述第二栅极为所述第一薄膜晶体管的顶栅极；所述底栅极与所述顶栅极相对设置且位于所述第一薄膜晶体管的有源层的下方，所述底栅极遮挡所述有源层的沟道区。
3.根据权利要求1所述的GOA电路，其特征在于，所述逻辑寻址单元包括所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管以及第二存储电容；
其中，所述第一薄膜晶体管的第一电极接入第一恒压信号，第二电极与所述第二薄膜晶体管的第一电极电性连接；所述第二薄膜晶体管的栅极接入第二复位信号，第二电极与所述第一节点电性连接；所述第三薄膜晶体管的栅极接入第一输入信号，第二电极与所述第二节点电性连接，第一电极与第三节点电性连接；所述第四薄膜晶体管的栅极接入所述第一输入信号，第二电极与所述第三节点电性连接，第一电极接入第n-1级级传信号；所述第五薄膜晶体管的栅极与所述第二节点电性连接，第二电极与所述第三节点电性连接，第一电极接入所述第一恒压信号；所述第二存储电容的第一极板接入所述第一恒压信号，第二极板连接所述第二节点。
4.根据权利要求3所述的GOA电路，其特征在于，所述第n级GOA单元还包括上拉控制单元，所述上拉控制单元用于将所述第一节点的电位进行拉高输出所述第一电位，所述上拉控制单元还包括第十一薄膜晶体管、第十二薄膜晶体管以及第一存储电容；
其中，所述第十一薄膜晶体管的栅极接入所述第n-1级级传信号，第一电极接入所述第n-1级级传信号，第二电极电性连接第四节点；所述第十二薄膜晶体管的栅极接入所述第n-1级级传信号，第一电极电性连接所述第四节点，第二电极电性连接所述第一节点；所述第一存储电容的第一极板电性连接所述第一节点，第二极板接入上拉单元。
5.根据权利要求4所述的GOA电路，其特征在于，所述上拉单元与所述第一节点电性连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位分别拉高至第三电位、第四电位以及第五电位；所述上拉单元包括第二十二薄膜晶体管、第六薄膜晶体管、第二十一薄膜晶体管以及第二十三薄膜晶体管；
其中，所述第二十二薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第一时钟信号，第二电极分别接入所述第一存储电容的所述第二极板以及所述第n级级传信号；所述第六薄膜晶体管的栅极电性连接所述第一节点，第一电极接入所述第一恒压信号，第二电极电性连接所述第四节点；所述第二十一薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第二时钟信号，第二电极接入所述第一输出信号；所述第二十三薄膜晶体管的栅极电性连接所述第一节点，第一电极接入第三时钟信号，第二电极接入所述第二输出信号。
6.根据权利要求5所述的GOA电路，其特征在于，所述第n级GOA单元还包括第一下拉单元，与所述第一节点连接，用于在消隐时间段，将所述第一节点的电位拉低至第二电位，所述第一电位高于所述第二电位；
其中，所述第一下拉单元包括第三十三薄膜晶体管以及第三十四薄膜晶体管，所述第三十三薄膜晶体管的栅极接入第二输入信号，第一电极电性连接所述第四节点，第二电极接入第二恒压信号；所述第三十四薄膜晶体管的栅极接入所述第二输入信号，第一电极电性连接所述第一节点，第二电极电性连接所述第四节点。
7.根据权利要求6所述的GOA电路，其特征在于，所述第n级GOA单元还包括第一下拉维持单元以及第二下拉维持单元，所述第一下拉维持单元与所述第一节点和所述第一下拉单元连接，用于维持所述第一节点的所述第二电位，所述第二下拉维持单元与所述第五节点和所述上拉单元连接，用于分别维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的第六电位、第七电位以及第八电位，所述第三电位高于所述第六电位，所述第四电位高于所述第七电位，所述第五电位高于所述第八电位；
其中，所述第一下拉维持单元包括第四十四薄膜晶体管以及第四十五薄膜晶体管，所述第四十四薄膜晶体管的栅极电性连接第五节点，第一电极电性连接所述第一节点，第二电极电性连接所述第四节点；所述第四十五薄膜晶体管的栅极电性连接所述第五节点，第一电极电性连接所述第四节点，第二电极电性连接所述第二恒压信号；
所述第二下拉维持单元包括第四十一薄膜晶体管、第四十二薄膜晶体管以及第四十三薄膜晶体管；所述第四十一薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第一输出信号，第二电极电性连接第三恒压信号；所述第四十二薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第n级级传信号，第二电极电性连接所述第二恒压信号；所述第四十三薄膜晶体管的栅极电性连接所述第五节点，第一电极接入所述第二输出信号，第二电极电性连接所述第三恒压信号。
8.根据权利要求7所述的GOA电路，其特征在于，所述第n级GOA单元还包括反相器单元，所述反相器单元用于将所述第一节点与所述第五节点的电位反相；
其中，所述反相器单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管以及第五十四薄膜晶体管；
所述第五十一薄膜晶体管的栅极接入所述第一恒压信号，第一电极接入所述第一恒压信号，第二电极分别电性连接所述第五十三薄膜晶体管的栅极以及所述第五十二薄膜晶体管的第一电极；
所述第五十二薄膜晶体管的栅极电性连接所述第一节点，第一电极电性连接所述第五十一薄膜晶体管的第二电极，第二电极接入所述第二恒压信号；
所述第五十三薄膜晶体管的栅极电性连接所述第五十一薄膜晶体管的第二电极，第一电极接入所述第一恒压信号，第二电极接入所述第五节点；
所述第五十四薄膜晶体管的栅极电性连接所述第一节点，第一电极电性连接所述第五节点，第二电极接入所述第二恒压信号。
9.根据权利要求8所述的GOA电路，其特征在于，所述第n级GOA单元还包括第二下拉单元以及第三下拉单元，所述第二下拉单元用于在显示时间段，对所述第一节点的电位进行拉低输出所述第二电位，所述第三下拉单元用于在消隐时间段，对所述第五节点的电位进行拉低输出至第九电位，所述第一电位高于所述第九电位；
其中，所述第二下拉单元包括第三十一薄膜晶体管以及第三十二薄膜晶体管，所述第三十一薄膜晶体管的栅极接入所述第n+1级级传信号，第一电极电性连接所述第四节点，第二电极接入所述第二恒压信号，所述第三十二薄膜晶体管的栅极接入第n+1级级传信号，第一电极电性连接所述第一节点，第二电极接入所述第四节点；
所述第三下拉单元包括第三十五薄膜晶体管以及第三十六薄膜晶体管，所述第三十五薄膜晶体管的栅极电性连接所述第二节点，第一电极电性连接所述第三十六薄膜晶体管的第二电极，第二电极接入所述第二恒压信号，所述第三十六薄膜晶体管的栅极接入复位信号，第一电极电性连接所述第五节点，第二电极电性连接所述第三十五薄膜晶体管的第一电极。
10.一种显示面板，其特征在于，包括如权利要求1-9任一项所述的GOA电路。
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