CN113889020A - Goa电路及显示面板 - Google Patents

Abstract

本申请实施例提供的GOA电路及显示面板，通过在关机阶段采用补偿模块侦测随机逻辑选址模块中开关薄膜晶体管的阈值电压，然后将侦测到的阈值电压补偿到上一级级传信号中，从而可以避免随机逻辑选址模块中开关薄膜晶体管的阈值电压偏移对节点Q充电率的影响，不会造成薄膜晶体管传输能力下降，进而有利于GOA电路输出的稳定性。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。

其中，随机侦测型GOA电路中维持随机逻辑选址模块中开关薄膜晶体管栅极电压的节点M大部分时间保持高电位。而经研究表明，当薄膜晶体管大部分时间处于开启状态时，薄膜晶体管会受到正向偏压，造成阈值电压正偏，从而导致Q点的充电电位降低，驱动薄膜晶体管传输能力下降，不利于电路输出的稳定性。

因此，如何提高GOA电路输出的稳定性是现有面板厂家需要努力攻克的难关。

发明内容

本申请实施例提供一种GOA电路及显示面板，以解决现有技术中的GOA电路输出不稳定的技术问题。

本申请提供一种GOA电路，其特征在于，包括多级级传的GOA单元，所述GOA单元包括：随机逻辑选址模块、补偿模块、上拉控制模块、上拉模块、下拉模块、第一下拉维持模块、第二下拉维持模块以及反相器模块；

所述随机逻辑选址模块接入上一级级传信号、第一控制信号、复位信号以及参考高电平信号，所述随机逻辑选址模块电性连接于第一节点、第二节点以及所述补偿模块，所述随机逻辑选址模块用于随机选择一级GOA单元，使该级GOA单元在空白时间段内输出高电位；

所述补偿模块电性连接于所述随机逻辑选址模块、所述第二节点以及侦测单元，所述补偿模块用于侦测所述随机逻辑选址模块中的晶体管的阈值电压，并将所述阈值电压补偿到所述上一级级传信号中；

所述上拉控制模块电性连接于所述第一节点以及第三节点，所述上拉控制模块接入所述上一级级传信号，所述上拉控制模块用于在显示时间段内将所述第一节点的电位拉高；

所述上拉模块电性连接于所述第一节点以及所述第三节点，所述上拉模块接入所述参考高电平信号、第一时钟信号、第二时钟信号以及第三时钟信号，所述上拉模块用于将本级级传信号、本级第一扫描信号以及本级第二扫描信号的电位均拉高；

所述下拉模块电性连接于所述第一节点以及所述第三节点，所述下拉模块接入第二控制信号、第一参考低电平信号以及下一级级传信号，所述下拉模块用于将所述第一节点的电位拉低；

所述第一下拉维持模块电性连接于所述第一节点、所述第三节点以及所述第四节点，所述第一下拉维持模块接入所述第一参考低电平信号，所述第一下拉维持模块用于维持所述第一节点的低电位；

所述第二下拉维持模块电性连接于所述第四节点、第五节点、第六节点以及第七节点，所述第二下拉维持模块接入所述第一参考低电平信号以及第二参考低电平信号，所述第二下拉维持模块用于维持所述本级级传信号、所述本级第一扫描信号以及所述本级第二扫描信号的低电位；

所述反相器模块电性连接于所述第一节点以及所述第四节点，所述反相器模块接入所述参考高电平信号以及所述第一参考低电平信号，所述反相器模块用于将所述第一节点的电位和所述第四节点的电位保持反相。

在本申请提供的GOA电路中，所述侦测单元电性连接于假像素单元的侦测线。

在本申请提供的GOA电路中，所述随机逻辑选址模块包括第一随机逻辑选址晶体管、第二随机逻辑选址晶体管、第三随机逻辑选址晶体管、第四随机逻辑选址晶体管、第五随机逻辑选址晶体管以及第一存储电容，所述第一随机逻辑选址晶体管的栅极接入所述重置信号，所述第一随机逻辑选址晶体管的漏极电性连接于所述第一节点、所述第一随机逻辑选址晶体管的源极电性连接于所述第二随机逻辑选址晶体管的漏极，所述第二随机逻辑选址晶体管的栅极电性连接于所述第二节点，所述第二随机逻辑选址晶体管的源极接入所述参考高电平信号，所述第三随机逻辑选址晶体管的栅极接入所述第一控制信号，所述第三随机逻辑选址晶体管的漏极电性连接于所述第二节点，所述第三随机逻辑选址晶体管的源极电性连接于第八节点，所述第四随机逻辑选址晶体管的栅极接入所述第一控制信号，所述第四随机逻辑选址晶体管的源极接入所述上一级级传信号，所述第四随机逻辑选址晶体管的漏极电性连接于所述第八节点，所述第五随机逻辑选址晶体管的栅极电性连接于所述第二节点，所述第五随机逻辑选址晶体管的源极电性连接于所述第八节点，所述第五随机逻辑选址晶体管的漏极电性连接于所述第一存储电容的一端，所述第一存储电容的另一端电性连接于所述第二节点；

所述补偿模块包括补偿晶体管，所述补偿晶体管的栅极电性连接于所述第二节点，所述补偿晶体管的源极电性连接于所述第二随机逻辑选址晶体管的漏极，所述补偿晶体管的漏极电性连接于所述侦测单元。

在本申请提供的GOA电路中，所述上拉控制模块包括第一上拉控制晶体管以及第二上拉控制晶体管，所述第一上拉控制晶体管的源极以及栅极均接入所述上一级级传信号，所述第一上拉控制晶体管的漏极电性连接于所述第三节点，所述第二上拉控制晶体管的栅极接入所述上一级级传信号，所述第二上拉控制晶体管的源极电性连接于所述第三节点，所述第二上拉控制晶体管的漏极电性连接于所述第一节点；

所述上拉模块包括第一上拉晶体管、第二上拉晶体管、第三上拉晶体管、第四上拉晶体管以及第二存储电容，所述第一上拉晶体管的栅极电性连接于所述第一节点，所述第一上拉晶体管的源极接入所述第一时钟信号，所述第一上拉晶体管的漏极电性连接于所述第五节点，所述第二上拉晶体管的栅极电性连接于所述第一节点，所述第二上拉晶体管的源极接入所述参考高电平信号，所述第二上拉晶体管的漏极电性连接于所述第三节点，所述第三上拉晶体管的栅极接入所述第一节点，所述第三上拉晶体管的源极接入所述第二时钟信号，所述第三上拉晶体管的漏极电性连接于所述第六节点，所述第四上拉晶体管的栅极接入所述第一节点，所述第四上拉晶体管的源极接入所述第三时钟信号，所述第四上拉晶体管的漏极电性连接于所述第七节点，所述第二存储电容的一端电性连接于所述第一节点，所述第二存储电容的另一端电性连接于所述第一上拉晶体管的漏极。

在本申请提供的GOA电路中，所述下拉模块包括第一下拉子模块以及第二下拉子模块；所述第一下拉子模块电性连接于所述第一节点以及所述第三节点，所述第一下拉子模块接入第二控制信号以及第一参考低电平信号，所述第一下拉子模块用于在所述空白时间段内将所述第一节点的电位拉低；所述第二下拉子模块电性连接于所述第一节点以及所述第三节点，所述第二下拉子模块接入下一级级传信号，所述第二下拉子模块用于在所述显示时间段内将所述第一节点的电位拉低。

在本申请提供的GOA电路中，所述第一下拉子模块包括第一下拉晶体管以及第二下拉晶体管，所述第一下拉晶体管的栅极接入所述第二控制信号，所述第一下拉晶体管的源极接入所述第一参考低电平信号，所述第一下拉晶体管的漏极电性连接于所述第三节点，所述第二下拉晶体管的栅极接入所述第二控制信号，所述第二下拉晶体管的源极电性连接于所述第三节点，所述第二下拉晶体管的漏极电性连接于所述第一节点；

所述第二下拉子模块包括第三下拉晶体管以及第四下拉晶体管，所述第三下拉晶体管的栅极接入所述下一级级传信号，所述第三下拉晶体管的源极接入所述第一参考低电平信号，所述第三下拉晶体管的漏极电性连接于所述第三节点，所述第四下拉晶体管的栅极接入所述下一级级传信号，所述第四下拉晶体管的源极电性连接于所述第三节点，所述第四下拉晶体管的漏极电性连接于所述第四节点。

在本申请提供的GOA电路中，所述GOA电路还包括第三下拉子模块，所述第三下拉子模块电性连接于第四节点以及所述第二节点，所述第三下拉子模块接入所述复位信号，所述第三下拉子模块用于在所述空白时间段内将所述第四节点的电位拉低

在本申请提供的GOA电路中，所述第三下拉子模块包括第五下拉晶体管以及第六下拉晶体管，所述第五下拉晶体管的栅极电性连接于所述第二节点，所述第五下拉晶体管的源极接入所述第一参考低电平信号，所述第五下拉晶体管的漏极电性连接于所述第六下拉晶体管的源极，所述第六下拉晶体管的栅极接入所述复位信号，所述第六下拉晶体管的漏极电性连接于所述第四节点。

在本申请提供的GOA电路中，所述第一下拉维持模块包括第一下拉维持晶体管以及所述第二下拉维持晶体管，所述第一下拉维持晶体管的栅极电性连接于所述第四节点，所述第一下拉维持晶体管的源极电性连接于所述第一参考低电平信号，所述第一下拉维持晶体管的漏极电性连接于所述第三节点，所述第二下拉维持晶体管的栅极电性连接于所述第四节点，所述第二下拉维持晶体管的源极电性连接于所述第三节点，所述第二下拉维持晶体管的漏极电性连接于所述第一节点；

所述第二下拉维持模块包括第三下拉维持晶体管、第四下拉维持晶体管以及第五下拉维持晶体管，所述第三下拉维持晶体管的栅极电性连接于所述第四节点，所述第三下拉维持晶体管的源极接入所述第一参考低电平信号，所述第三下拉维持晶体管的漏极电性连接于所述第五节点，所述第四下拉维持晶体管的栅极电性连接于所述第四节点，所述第四下拉维持晶体管的源极接入所述第二参考低电平信号，所述第四下拉维持晶体管的漏极电性连接于所述第六节点，所述第五下拉维持晶体管的栅极电性连接于所述第四节点，所述第五下拉维持晶体管的源极接入所述第二参考低电平信号，所述第五下拉维持晶体管的漏极电性连接于所述第七节点；

所述反相器模块包括第一反相晶体管、第二反相晶体管、第三反相晶体管以及第四反相晶体管，所述第一反相晶体管的栅极与源极均接入所述参考高电平信号，所述第一反相晶体管的漏极电性连接于所述第二反相晶体管的源极，所述第二反相晶体管的栅极电性连接于所述第一节点，所述第二反相晶体管的漏极接入所述第一参考低电平信号，所述第三反相晶体管的栅极电性连接于所述第一反相晶体管的漏极，所述第三反相晶体管的源极接入所述参考高电平信号，所述第三反相晶体管的漏极电性连接于所述第四节点，所述第四反相晶体管的栅极电性连接于所述第一节点，所述第四反相晶体管的源极接入所述第一参考低电平信号，所述第四反相晶体管的漏极电性连接于所述第四节点。

相应的，本申请还提供一种显示面板，所述显示面板包括显示区域以及围绕显示区域设置的非显示区域，其中，所述显示区域设置有像素单元，所述非显示区域集成设置有以上任一项所述的GOA电路。

本申请实施例提供的GOA电路及显示面板，通过在关机阶段采用补偿模块侦测随机逻辑选址模块中开关薄膜晶体管的阈值电压，然后将侦测到的阈值电压补偿到上一级级传信号中，从而可以避免随机逻辑选址模块中开关薄膜晶体管的阈值电压偏移对节点Q充电率的影响，不会造成薄膜晶体管传输能力下降，进而有利于GOA电路输出的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路的结构示意图；

图2为本申请实施例提供的GOA电路中一GOA单元的第一结构示意图；

图3为本申请实施例提供的GOA电路中一GOA单元的第二结构示意图；

图4为本申请实施例提供的GOA电路中一GOA单元的第三结构示意图；

图5为本申请实施例提供的GOA电路中一GOA单元的电路示意图；

图6为本申请实施例提供的GOA电路中一GOA单元的信号电压值；

图7为本申请实施例提供的GOA电路中一GOA单元的第一信号时序图；

图8为本申请实施例提供的GOA电路中一GOA单元的第二信号时序图；

图9为本申请实施例提供的像素电路的电路示意图；

图10为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级传的GOA单元。图1以级传的第n-1级GOA单元、第n级GOA单元和第n+1级GOA单元为例。

当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+1级GOA单元的工作；当第n+1级GOA单元工作时，第n+1级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。

请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一结构示意图。如图2所示，该GOA单元包括随机逻辑选址模块101、补偿模块102、上拉控制模块103、上拉模块104、下拉模块105、第一下拉维持模块106、第二下拉维持模块107以及反相器模块108。

其中，随机逻辑选址模块101接入上一级级传信号count(n-1)、第一控制信号LSP、复位信号Reset以及参考高电平信号VGH。随机逻辑选址模块101电性连接于第一节点Q、第二节点M以及补偿模块102。随机逻辑选址模块101用于在空白时间段Blank内将第一节点Q的电位拉高。

其中，补偿模块102电性连接于随机逻辑选址模块101、第二节点M以及假像素侦测单元sense，补偿模块用于侦测随机逻辑选址模块101中的晶体管的阈值电压。

其中，上拉控制模块103电性连接于第一节点Q以及第三节点N。上拉控制模块103接入上一级级传信号。上拉控制模块103用于在显示时间段programming内将第一节点Q的电位拉高。

其中，上拉模块104电性连接于第一节点Q以及第三节点N。上拉模块104接入参考高电平信号VGH、第一时钟信号CKa1、第二时钟信号CKb1以及第三时钟信号CKc1。上拉模块104用于将本级级传信号count(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)的电位均拉高。

其中，下模块105电性连接于第一节点Q以及第三节点N。下拉模块105接入第二控制信号VST、第一参考低电平信号VGL1以及下一级级传信号count(n+1)。下拉模块105用于将第一节点Q的电位拉低。

其中，第一下拉维持模块106电性连接于第一节点Q、第三节点N以及第四节点QB。第一下拉维持模块106接入第一参考低电平信号VGL1。第一下拉维持模块106用于维持第一节点Q的低电位。

其中，第二下拉维持模块107电性连接于第四节点QB、第五节点O、第六节点P以及第七节点S。第二下拉维持模块107接入第一参考低电平信号VGL1以及第二参考低电平信号VGL2。第二下拉维持模块107用于维持本级级传信号count(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)的低电位。

其中，反相器模块108电性连接于第一节点Q以及第四节点QB。反相器模块接入参考高电平信号VGH以及第一参考低电平信号VGL1。反相器模块108用于将第一节点Q的电位和第四节点QB的电位保持反相。

需要说明的是，本申请实施例提供的GOA电路可以在关机阶段，通过补偿模块102侦测随机逻辑选址模块101中的薄膜晶体管的阈值电压，然后将侦测到的阈值电压补偿到上一级级传信号count(n-1)中，从而可以避免随机逻辑选址模块中开关薄膜晶体管的阈值电压偏移对节点Q充电率的影响，不会造成薄膜晶体管传输能力下降，进而有利于GOA电路输出的稳定性。

另外，在现有的面板驱动架构中，在显示区外围通常会有一列假像素，而假像素并不用于显示，因此，外部数据芯片中假像素的侦测单元sense并不使用。因此，本申请提供的补偿模块102可以采用假像素侦测单元sense来侦测随机逻辑选址模块101中的薄膜晶体管的阈值电压，从而不需要添加新的结构，进而不仅可以减少成本，还有助于提高GOA电路输出的稳定性。

请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第二结构示意图。图3所述的GOA单元与图2所述的GOA单元的区别在于:下拉模块105包括第一下拉子模块105a以及第二下拉子模块105b。

其中，第一下拉子模块105a电性连接于第一节点Q以及第三节点N。第一下拉子模块105a接入第二控制信号VST以及第一参考低电平信号VGL1。第一下拉子模块105a用于在空白时间段Blank内将第一节点Q的电位拉低。

其中，第二下拉子模块105b电性连接于第一节点Q以及第三节点N。第二下拉子模块105b接入下一级级传信号count(n+1)。第二下拉子模块105b用于在显示时间段programming内将第一节点Q的电位拉低。

请参阅图4，图4为本申请实施例提供的GOA电路中一GOA单元的第三结构示意图。图4所述的GOA单元与图3所述的GOA单元的区别在于:该GOA单元还包括第三下拉子模块105c。

其中，第三下拉子模块105c电性连接于第四节点QB以及第二节点M。第三下拉子模块105c接入复位信号Reset。第三下拉子模块105c用于在空白时间段Blank内将第四节点QB的电位拉低。

请参阅图5，图5为本申请实施例提供的GOA电路中一GOA单元的电路示意图。如图5所示，在本申请提供的GOA电路中，随机逻辑选址模块101包括第一随机逻辑选址晶体管T71、第二随机逻辑选址晶体管T72、第三随机逻辑选址晶体管T73、第四随机逻辑选址晶体管T74、第五随机逻辑选址晶体管T75以及第一存储电容Cbt1。第一随机逻辑选址晶体管T71的栅极接入重置信号Reset，第一随机逻辑选址晶体管T71的漏极电性连接于第一节点Q、第一随机逻辑选址晶体管T71的源极电性连接于第二随机逻辑选址晶体管T72的漏极。第二随机逻辑选址晶体管T72的栅极电性连接于第二节点M，第二随机逻辑选址晶体管T72的源极接入参考高电平信号VGH。第三随机逻辑选址晶体管T73的栅极接入第一控制信号LSP，第三随机逻辑选址晶体管T73的漏极电性连接于第二节点M，第三随机逻辑选址晶体管T73的源极电性连接于第八节点R。第四随机逻辑选址晶体管T74的栅极接入第一控制信号LSP，第四随机逻辑选址晶体管T74的源极接入上一级级传信号count(n-1)，第四随机逻辑选址晶体管T74的漏极电性连接于第八节点R。第五随机逻辑选址晶体管T75的栅极电性连接于第二节点M，第五随机逻辑选址晶体管T75的源极电性连接于第八节点R。第五随机逻辑选址晶体管T75的漏极电性连接于第一存储电容Cbt1的一端，第一存储电容Ctb1的另一端电性连接于第二节点M。

其中，补偿模块102包括补偿晶体管T8。补偿晶体管T8的栅极电性连接于第二节点M，补偿晶体管T8的源极电性连接于第二随机逻辑选址晶体管T72的漏极，补偿晶体管T72的漏极电性连接于假像素侦测单元sense。

其中，上拉控制模块103包括第一上拉控制晶体管T11以及第二上拉控制晶体管T12。第一上拉控制晶体管T11的源极以及栅极均接入上一级级传信号count(n-1)，第一上拉控制晶体管T11的漏极电性连接于第三节点N。第二上拉控制晶体管T12的栅极接入上一级级传信号count(n-1)，第二上拉控制晶体管T12的源极电性连接于第三节点N，第二上拉控制晶体管T12的漏极电性连接于第一节点Q。

其中，上拉模块104包括第一上拉晶体管T21、第二上拉晶体管T6、第三上拉晶体管T22、第四上拉晶体管T23以及第二存储电容Cbt2。第一上拉晶体管T21的栅极电性连接于第一节点Q，第一上拉晶体管T21的源极接入第一时钟信号CKa1，第一上拉晶体管T21的漏极电性连接于第五节点O。第二上拉晶体管T6的栅极电性连接于第一节点Q，第二上拉晶体管T6的源极接入参考高电平信号VGH，第二上拉晶体管T6的漏极电性连接于第三节点N。第三上拉晶体管T22的栅极接入第一节点Q，第三上拉晶体管T22的源极接入第二时钟信号CKb1，第三上拉晶体管T22的漏极电性连接于第六节点P。第四上拉晶体管T23的栅极接入第一节点Q，第四上拉晶体管T23的源极接入第三时钟信号CKc1，第四上拉晶体管T23的漏极电性连接于第七节点S。第二存储电容Cbt2的一端电性连接于第一节点Q，第二存储电容Cbt2的另一端电性连接于第一上拉晶体管T21的漏极。

其中，第一下拉子模块105a包括第一下拉晶体管T31以及第二下拉晶体管T32。第一下拉晶体管T31的栅极接入第二控制信号VST，第一下拉晶体管T31的源极接入第一参考低电平信号VGL1，第一下拉晶体管T31的漏极电性连接于第三节点N。第二下拉晶体管T32的栅极接入第二控制信号VST，第二下拉晶体管T32的源极电性连接于第三节点N，第二下拉晶体管T32的漏极电性连接于第一节点Q。

其中，第二下拉子模块105b包括第三下拉晶体管T33以及第四下拉晶体管T34。第三下拉晶体管T33的栅极接入下一级级传信号count(n+1)，第三下拉晶体管T33的源极接入第一参考低电平信号VGL1，第三下拉晶体管T33的漏极电性连接于第三节点N。第四下拉晶体管T34的栅极接入下一级级传信号count(n+1)，第四下拉晶体管T34的源极电性连接于第三节点N，第四下拉晶体管T34的漏极电性连接于第四节点QB。

其中，第三下拉子模块105c包括第五下拉晶体管T35以及第六下拉晶体管T36。第五下拉晶体管T35的栅极电性连接于第二节点M，第五下拉晶体管T35的源极接入第一参考低电平信号VGL1，第五下拉晶体管T35的漏极电性连接于第六下拉晶体管T36的源极。第六下拉晶体管T36的栅极接入复位信号Reset，第六下拉晶体管T36的漏极电性连接于第四节点QB。

其中，第一下拉维持模块106包括第一下拉维持晶体管T41以及第二下拉维持晶体管T42。第一下拉维持晶体管T41的栅极电性连接于第四节点QB，第一下拉维持晶体管T41的源极电性连接于第一参考低电平信号VGL1，第一下拉维持晶体管T41的漏极电性连接于第三节点N。第二下拉维持晶体管T42的栅极电性连接于第四节点QB，第二下拉维持晶体管T42的源极电性连接于第三节点N，第二下拉维持晶体管T42的漏极电性连接于第一节点Q。

其中，第二下拉维持模块107包括第三下拉维持晶体管T43、第四下拉维持晶体管T44以及第五下拉维持晶体管T45。第三下拉维持晶体管T43的栅极电性连接于第四节点QB，第三下拉维持晶体管T43的源极接入第一参考低电平信号VGL1，第三下拉维持晶体管T43的漏极电性连接于第五节点O。第四下拉维持晶体管T44的栅极电性连接于第四节点QB，第四下拉维持晶体管T44的源极接入第二参考低电平信号VGL2，第四下拉维持晶体管T44的漏极电性连接于第六节点P。第五下拉维持晶体管T45的栅极电性连接于第四节点QB，第五下拉维持晶体管T45的源极接入第二参考低电平信号VGL2，第五下拉维持晶体管T45的漏极电性连接于第七节点S。

其中，反相器模块108包括第一反相晶体管T51、第二反相晶体管T52、第三反相晶体管T53以及第四反相晶体管T54。第一反相晶体管T51的栅极与源极均接入参考高电平信号VGH，第一反相晶体管T51的漏极电性连接于第二反相晶体管T52的源极。第二反相晶体管T52的栅极电性连接于第一节点Q，第二反相晶体管T52的漏极接入第一参考低电平信号VGL1。第三反相晶体管T53的栅极电性连接于第一反相晶体管T51的漏极，第三反相晶体管T53的源极接入参考高电平信号VGH，第三反相晶体管T53的漏极电性连接于第四节点QB。第四反相晶体管T54的栅极电性连接于第一节点Q，第四反相晶体管T54的源极接入第一参考低电平信号VGL1，第四反相晶体管T54的漏极电性连接于第四节点QB。

需要说明的是，由于第二节点M在大部分时间保持高电位，从而使第二随机逻辑选址晶体管T72在大部分时间均处于开启状态，使第二随机逻辑选址晶体管T72受到正向偏压的影响，造成第二随机逻辑选址晶体管T72阈值电压正偏，从而导致Q点的充电电位降低，驱动薄膜晶体管传输能力下降，不利于电路输出的稳定性。

本申请实施例提供的GOA电路可以在关机阶段采用假像素侦测单元sense侦测第二随机逻辑选址晶体管T72的阈值电压，然后将侦测到的第二随机逻辑选址晶体管T72的阈值电压添加至上一级级传信号count(n-1)中，从而可以避免第二随机逻辑选址晶体管T72的阈值电压偏移对节点Q充电率的影响，不会造成薄膜晶体管传输能力下降，进而有利于GOA电路输出的稳定性。

具体的，在关机阶段，第一控制信号LSP和上一级级传信号count(n-1)升为高电位，第三逻辑寻址晶体管T73打开，从而将上一级级传信号count(n-1)的高电位写入第二节点M，补偿晶体管T8以及第二逻辑寻址晶体管T72打开，假像素侦测单元sense侦测到的电压为第二逻辑寻址晶体管T72的源极电压。由于第二逻辑寻址晶体管T72的Vgs-Vth<<Vds，第二逻辑寻址晶体管T72的源极电压逐步提升，直至第二逻辑寻址晶体管T72的源极电压拉升至与第二逻辑寻址晶体管T72的栅极电压的差值等于第二逻辑寻址晶体管T72的阈值电压时，第二逻辑寻址晶体管T72关闭。此时，假像素侦测单元sense侦测到的电压值为第二逻辑寻址晶体管T72的栅极电压值减去第二逻辑寻址晶体管T72的阈值电压值，由于第二逻辑寻址晶体管T72的栅极电压值已知，从而可以获取第二逻辑寻址晶体管T72的阈值电压。

另外，由于复位信号Reset一直处于低电位，因此第一逻辑寻址晶体管T71一直处于关闭状态，从而能够避免假像素侦测单元sense对Q点的影响，造成行扫描信号的误输出。因此，第二逻辑寻址晶体管T72的阈值电压侦测需要在关机阶段进行。

具体的，请参阅图6和图7，图6是本申请实施例提供的GOA电路中一GOA单元的信号电压值，图7是本申请实施例提供的GOA电路中一GOA单元的第一信号时序图。

在B1阶段，上一级级传信号Cout(n-1)升为高电位，第一上拉控制晶体管T11、第二上拉控制晶体管T12均打开，第一节点Q的电位被拉升至高电位，使得第二反相晶体管T52、第四反相晶体管T54、第一上拉晶体管T21、第二上拉晶体管T22以及第四上拉晶体管T23均打开。由于第一节点Q与第四节点QB之间连接反相器模块108，第一节点Q的电位与第四节点QB的电位反相，因此，第二节点QB处于低电位，使得第一下拉维持晶体管T41、第二下拉维持晶体管T42、第三下拉维持晶体管T43、第四下拉维持晶体管T44以及第五下拉维持晶体管T45均关闭。同时，下一级级传信号Cout(n+1)为低电位，使得第三下拉晶体管T33及第四下拉晶体管T34均关闭。第二控制信号VST为低电位，使得第一下拉晶体管T31及第二下拉晶体管T32关闭。第一时钟信号CKa1、第二时钟信号CKb1、第三时钟信号CKc1均为低电位，则本级级传信号Cout(n)，本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均输出低电位。第一控制信号LSP升为高电位，重置信号Reset为低电位，使得第三随机逻辑选址晶体管T73及第四随机逻辑选址晶体管T74打开，第三节点M被拉升为高电位，使得第二随机逻辑选址晶体管T72打开，第一随机逻辑选址晶体管T71关闭，第五随机逻辑选址晶体管T75打开，第八节点R被拉升为高电位。

需要说明的是，由于重置信号Reset为低电位，第一随机逻辑选址晶体管T71关闭，因此，在此阶段，随机逻辑选址模块101以及补偿模块102不会影响第一节点Q的电位。

在B2阶段，上一级级传信号Cout(n-1)以及第一控制信号LSP由高电位降为低电位，使得第三随机逻辑选址晶体管T73及第四随机逻辑选址晶体管T74均关闭，第三节点M的电位继续维持高电位，第八节点R继续维持高电位，第一节点Q的电位继续保持为高电位，第一时钟信号CKa1，第二时钟信号CKb1以及第三时钟信号CKc1由低电位变为高电位，因此，本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)被抬升为高电位，同时由于第二存储电容Cbt2的存在，第一节点Q被耦合至更高电位。

需要说明的是，由于第三随机逻辑选址晶体管T73的Vgs电压以及Vds电压均为负值，因此，能够避免第三随机逻辑选址晶体管T73的漏电对M点电位的影响。

在B3阶段，下一级级传信号Cout(n+1)由低电位升至高电位，使得第三下拉晶体管T33及第四下拉晶体管T34打开，第一节点Q的电位被拉低至低电位。由于反相器模块108存在，因此，第四节点QB的电位被拉至高电位，第一下拉维持晶体管T41、第二下拉维持晶体管T42、第三下拉维持晶体管T43、第四下拉维持晶体管T44以及第五下拉维持晶体管T45打开，因此，本级级传信号Cout(n)、本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)的电位被拉低至低电位。

请参阅图6和图8，图8为本申请实施例提供的GOA电路中一GOA单元的第二信号时序图。

在S1阶段，重置信号Reset升为高电位，使得第一随机逻辑选址晶体管T71以及第二随机逻辑选址晶体管T72打开，第一节点Q的电位被拉至高电位，使得第二反相晶体管T52、第四反相晶体管T54、第一上拉晶体管T21、第三上拉晶体管T23以及第四上拉晶体管T24均打开。由于第一节点Q与第四节点QB之间连接反相器模块108，第一节点Q的电位与第四节点QB的电位反相，因此，第四节点QB处于低电位，使得第一下拉维持晶体管T41、第二下拉维持晶体管T42、第三下拉维持晶体管T43、第四下拉维持晶体管T44以及第五下拉维持晶体管T45均关闭。同时，下一级级传信号Cout(n+1)为低电位，使得第三下拉晶体管T33及第四下拉晶体管T34均关闭。第二控制信号VST为低电位，使得第一下拉晶体管T31及第二下拉晶体管T32关闭。第一时钟信号CKa1、第二时钟信号CKb1、第三时钟信号CKc1均为低电位，则本级级传信号Cout(n)，本级第一扫描信号WR(n)以及本级第二扫描信号RD(n)均输出低电位。

在S2阶段，重置信号Reset由高电位变为低电位，使得第一随机逻辑选址晶体管T71关闭。第一时钟信号CKc1持续保持为低电位，第三时钟信号CKc1升为高电位，使得本级级传信号Cout(n)维持低电位，本级第二扫描信号RD(n)输出高电位。同时由于第二存储电容Ctb2的存在，第一节点Q的电位被耦合至更高电位，保证第一上拉晶体管T21以及第四上拉晶体管T24的打开，从而保证本级级传信号Cout(n)维持低电位，本级第二扫描信号RD(n)输出为高电位信号。

在S3阶段，第二时钟信号CKb1升为高电位，使得第一扫描信号WR(n)输出高电位，同时由于第二存储电容Ctb2的存在，第一节点Q的电位被耦合至高电位，保证第三上拉晶体管T23的打开，从而保证本级第一扫描信号WR(n)输出为高电位信号。

在S4阶段，第二时钟信号CKb1降为低电位，第一节点Q的电位被耦合至与S2阶段相同电位，本级第一扫描信号WR(n)输出低电位，本级第二扫描信号RD(n)维持高电位。

在S5阶段，第二控制信号VST升为高电位，第一下拉晶体管T31以及第二下拉晶体管T32打开，第一节点Q被拉低至低电位，由于反相器模块108的存在，第四节点QB被拉升至高电位，第三时钟信号CKc1由高电位将至低电位，因此本级第二扫描信号RD(n)被拉低至低电位。第一控制信号LSP升为高电位，第三随机逻辑选址晶体管T73以及第四随机逻辑选址晶体管T74打开，第二节点M被拉低至低电位。

本申请实施例提供的GOA电路可以在关机阶段采用补偿模块侦测随机逻辑选址模块中开关薄膜晶体管的阈值电压，然后将侦测到的阈值电压补偿到上一级级传信号中，从而可以避免随机逻辑选址模块中开关薄膜晶体管的阈值电压偏移对节点Q充电率的影响，不会造成薄膜晶体管传输能力下降，进而有利于GOA电路输出的稳定性。

需要说明的是，本申请实施例提供的像素电路如图9所示，该像素电路为本来领域技术人员所理解的技术，这里不再赘述。

请参阅图10，图10为本申请实施例提供的显示面板的结构示意图。如图10所示，该显示面板10包括显示区域10a以及围绕显示区域10a设置的非显示区域10b，其中，显示区域10a设置有像素单元100，非显示区域10b设置有GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多级级传的GOA单元，所述GOA单元包括：随机逻辑选址模块、补偿模块、上拉控制模块、上拉模块、下拉模块、第一下拉维持模块、第二下拉维持模块以及反相器模块；

所述随机逻辑选址模块接入上一级级传信号、第一控制信号、复位信号以及参考高电平信号，所述随机逻辑选址模块电性连接于第一节点、第二节点以及所述补偿模块，所述随机逻辑选址模块用于随机选择一级GOA单元，使该级GOA单元在空白时间段内输出高电位；

所述补偿模块电性连接于所述随机逻辑选址模块、所述第二节点以及侦测单元，所述补偿模块用于侦测所述随机逻辑选址模块中的晶体管的阈值电压，并将所述阈值电压补偿到所述上一级级传信号中；

所述上拉控制模块电性连接于所述第一节点以及第三节点，所述上拉控制模块接入所述上一级级传信号，所述上拉控制模块用于在显示时间段内将所述第一节点的电位拉高；

所述上拉模块电性连接于所述第一节点以及所述第三节点，所述上拉模块接入所述参考高电平信号、第一时钟信号、第二时钟信号以及第三时钟信号，所述上拉模块用于将本级级传信号、本级第一扫描信号以及本级第二扫描信号的电位均拉高；

所述下拉模块电性连接于所述第一节点以及所述第三节点，所述下拉模块接入第二控制信号、第一参考低电平信号以及下一级级传信号，所述下拉模块用于将所述第一节点的电位拉低；

所述第一下拉维持模块电性连接于所述第一节点、所述第三节点以及所述第四节点，所述第一下拉维持模块接入所述第一参考低电平信号，所述第一下拉维持模块用于维持所述第一节点的低电位；

所述第二下拉维持模块电性连接于所述第四节点、第五节点、第六节点以及第七节点，所述第二下拉维持模块接入所述第一参考低电平信号以及第二参考低电平信号，所述第二下拉维持模块用于维持所述本级级传信号、所述本级第一扫描信号以及所述本级第二扫描信号的低电位；

所述反相器模块电性连接于所述第一节点以及所述第四节点，所述反相器模块接入所述参考高电平信号以及所述第一参考低电平信号，所述反相器模块用于将所述第一节点的电位和所述第四节点的电位保持反相。

2.根据权利要求1所述的GOA电路，其特征在于，所述侦测单元电性连接于假像素单元的侦测线。

3.根据权利要求1所述的GOA电路，其特征在于，所述随机逻辑选址模块包括第一随机逻辑选址晶体管、第二随机逻辑选址晶体管、第三随机逻辑选址晶体管、第四随机逻辑选址晶体管、第五随机逻辑选址晶体管以及第一存储电容，所述第一随机逻辑选址晶体管的栅极接入所述重置信号，所述第一随机逻辑选址晶体管的漏极电性连接于所述第一节点、所述第一随机逻辑选址晶体管的源极电性连接于所述第二随机逻辑选址晶体管的漏极，所述第二随机逻辑选址晶体管的栅极电性连接于所述第二节点，所述第二随机逻辑选址晶体管的源极接入所述参考高电平信号，所述第三随机逻辑选址晶体管的栅极接入所述第一控制信号，所述第三随机逻辑选址晶体管的漏极电性连接于所述第二节点，所述第三随机逻辑选址晶体管的源极电性连接于第八节点，所述第四随机逻辑选址晶体管的栅极接入所述第一控制信号，所述第四随机逻辑选址晶体管的源极接入所述上一级级传信号，所述第四随机逻辑选址晶体管的漏极电性连接于所述第八节点，所述第五随机逻辑选址晶体管的栅极电性连接于所述第二节点，所述第五随机逻辑选址晶体管的源极电性连接于所述第八节点，所述第五随机逻辑选址晶体管的漏极电性连接于所述第一存储电容的一端，所述第一存储电容的另一端电性连接于所述第二节点；

所述补偿模块包括补偿晶体管，所述补偿晶体管的栅极电性连接于所述第二节点，所述补偿晶体管的源极电性连接于所述第二随机逻辑选址晶体管的漏极，所述补偿晶体管的漏极电性连接于所述侦测单元。

4.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一上拉控制晶体管以及第二上拉控制晶体管，所述第一上拉控制晶体管的源极以及栅极均接入所述上一级级传信号，所述第一上拉控制晶体管的漏极电性连接于所述第三节点，所述第二上拉控制晶体管的栅极接入所述上一级级传信号，所述第二上拉控制晶体管的源极电性连接于所述第三节点，所述第二上拉控制晶体管的漏极电性连接于所述第一节点；

所述上拉模块包括第一上拉晶体管、第二上拉晶体管、第三上拉晶体管、第四上拉晶体管以及第二存储电容，所述第一上拉晶体管的栅极电性连接于所述第一节点，所述第一上拉晶体管的源极接入所述第一时钟信号，所述第一上拉晶体管的漏极电性连接于所述第五节点，所述第二上拉晶体管的栅极电性连接于所述第一节点，所述第二上拉晶体管的源极接入所述参考高电平信号，所述第二上拉晶体管的漏极电性连接于所述第三节点，所述第三上拉晶体管的栅极接入所述第一节点，所述第三上拉晶体管的源极接入所述第二时钟信号，所述第三上拉晶体管的漏极电性连接于所述第六节点，所述第四上拉晶体管的栅极接入所述第一节点，所述第四上拉晶体管的源极接入所述第三时钟信号，所述第四上拉晶体管的漏极电性连接于所述第七节点，所述第二存储电容的一端电性连接于所述第一节点，所述第二存储电容的另一端电性连接于所述第一上拉晶体管的漏极。

5.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第一下拉子模块以及第二下拉子模块；所述第一下拉子模块电性连接于所述第一节点以及所述第三节点，所述第一下拉子模块接入第二控制信号以及第一参考低电平信号，所述第一下拉子模块用于在所述空白时间段内将所述第一节点的电位拉低；所述第二下拉子模块电性连接于所述第一节点以及所述第三节点，所述第二下拉子模块接入下一级级传信号，所述第二下拉子模块用于在所述显示时间段内将所述第一节点的电位拉低。

6.根据权利要求5所述的GOA电路，其特征在于，所述第一下拉子模块包括第一下拉晶体管以及第二下拉晶体管，所述第一下拉晶体管的栅极接入所述第二控制信号，所述第一下拉晶体管的源极接入所述第一参考低电平信号，所述第一下拉晶体管的漏极电性连接于所述第三节点，所述第二下拉晶体管的栅极接入所述第二控制信号，所述第二下拉晶体管的源极电性连接于所述第三节点，所述第二下拉晶体管的漏极电性连接于所述第一节点；

所述第二下拉子模块包括第三下拉晶体管以及第四下拉晶体管，所述第三下拉晶体管的栅极接入所述下一级级传信号，所述第三下拉晶体管的源极接入所述第一参考低电平信号，所述第三下拉晶体管的漏极电性连接于所述第三节点，所述第四下拉晶体管的栅极接入所述下一级级传信号，所述第四下拉晶体管的源极电性连接于所述第三节点，所述第四下拉晶体管的漏极电性连接于所述第四节点。

7.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路还包括第三下拉子模块，所述第三下拉子模块电性连接于第四节点以及所述第二节点，所述第三下拉子模块接入所述复位信号，所述第三下拉子模块用于在所述空白时间段内将所述第四节点的电位拉低。

8.根据权利要求7所述的GOA电路，其特征在于，所述第三下拉子模块包括第五下拉晶体管以及第六下拉晶体管，所述第五下拉晶体管的栅极电性连接于所述第二节点，所述第五下拉晶体管的源极接入所述第一参考低电平信号，所述第五下拉晶体管的漏极电性连接于所述第六下拉晶体管的源极，所述第六下拉晶体管的栅极接入所述复位信号，所述第六下拉晶体管的漏极电性连接于所述第四节点。

9.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉维持模块包括第一下拉维持晶体管以及所述第二下拉维持晶体管，所述第一下拉维持晶体管的栅极电性连接于所述第四节点，所述第一下拉维持晶体管的源极电性连接于所述第一参考低电平信号，所述第一下拉维持晶体管的漏极电性连接于所述第三节点，所述第二下拉维持晶体管的栅极电性连接于所述第四节点，所述第二下拉维持晶体管的源极电性连接于所述第三节点，所述第二下拉维持晶体管的漏极电性连接于所述第一节点；

所述第二下拉维持模块包括第三下拉维持晶体管、第四下拉维持晶体管以及第五下拉维持晶体管，所述第三下拉维持晶体管的栅极电性连接于所述第四节点，所述第三下拉维持晶体管的源极接入所述第一参考低电平信号，所述第三下拉维持晶体管的漏极电性连接于所述第五节点，所述第四下拉维持晶体管的栅极电性连接于所述第四节点，所述第四下拉维持晶体管的源极接入所述第二参考低电平信号，所述第四下拉维持晶体管的漏极电性连接于所述第六节点，所述第五下拉维持晶体管的栅极电性连接于所述第四节点，所述第五下拉维持晶体管的源极接入所述第二参考低电平信号，所述第五下拉维持晶体管的漏极电性连接于所述第七节点；

所述反相器模块包括第一反相晶体管、第二反相晶体管、第三反相晶体管以及第四反相晶体管，所述第一反相晶体管的栅极与源极均接入所述参考高电平信号，所述第一反相晶体管的漏极电性连接于所述第二反相晶体管的源极，所述第二反相晶体管的栅极电性连接于所述第一节点，所述第二反相晶体管的漏极接入所述第一参考低电平信号，所述第三反相晶体管的栅极电性连接于所述第一反相晶体管的漏极，所述第三反相晶体管的源极接入所述参考高电平信号，所述第三反相晶体管的漏极电性连接于所述第四节点，所述第四反相晶体管的栅极电性连接于所述第一节点，所述第四反相晶体管的源极接入所述第一参考低电平信号，所述第四反相晶体管的漏极电性连接于所述第四节点。

10.一种显示面板，其特征在于，所述显示面板包括显示区域以及围绕显示区域设置的非显示区域，其中，所述显示区域设置有像素单元，所述非显示区域集成设置有如权利要求1-9任一项所述的GOA电路。

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