KR20150017810A

KR20150017810A - 게이트 구동 회로 및 이를 구비한 표시 장치

Info

Publication number: KR20150017810A
Application number: KR1020130093736A
Authority: KR
Inventors: 권오경; 권영근; 김종희; 김지선; 임재근; 채종철
Original assignee: 삼성디스플레이 주식회사; 한양대학교 산학협력단
Priority date: 2013-08-07
Filing date: 2013-08-07
Publication date: 2015-02-23
Also published as: KR102046483B1; US20150042547A1; US9479156B2

Abstract

게이트 구동 회로는 입력부, 출력부 및 챠지 쉐어링부를 포함한다. 입력부는 이전 스테이지 중 어느 하나의 캐리 신호 및 클럭 신호에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성한다. 출력부는 Q 노드 신호에 응답하여 게이트 출력 신호를 생성하여 게이트 출력 단자로 출력한다. 챠지 쉐어링부는 게이트 출력 단자 및 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되며, 선택 신호에 응답하여 게이트 출력 신호를 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시킨다.

Description

게이트 구동 회로 및 이를 구비한 표시 장치{GATE DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 게이트 구동 회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것이다.

일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

일반적으로, 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

상기 게이트 구동부는 복수의 스위칭 소자들을 포함하는 게이트 구동 회로를 포함한다. 상기 스위칭 소자들은 박막 트랜지스터일 수 있다. 종래의 게이트 구동부는 부트스트랩 효과에 의해 출력 단 풀업 스위칭 소자의 게이트 전극에 높은 전압이 인가된다. 이에 따라, 상기 풀업 스위칭 소자의 문턱 전압 변화를 발생시키고, 누설 전류 증가로 인해 소비 전력이 증가하며, 출력 신호 전압이 낮아져 게이트 구동 회로의 오동작을 발생시키는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 신뢰성이 향상되고, 수명이 증가되는 게이트 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동 회로는 입력부, 출력부 및 챠지 쉐어링부를 포함한다. 상기 입력부는 이전 스테이지 중 어느 하나의 캐리 신호 및 클럭 신호에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성한다. 상기 출력부는 상기 Q 노드 신호에 응답하여 게이트 출력 신호를 생성하여 게이트 출력 단자로 출력한다. 상기 챠지 쉐어링부는 상기 게이트 출력 단자 및 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되며, 선택 신호에 응답하여 상기 게이트 출력 신호를 상기 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시킨다.

본 발명의 일 실시예에 있어서, 상기 챠지 쉐어링부는 상기 선택 신호가 인가되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 상기 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되는 출력 전극을 포함하는 챠지 쉐어링 트랜지스터를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 클럭 신호 및 상기 Q 노드 신호를 기초로 상기 선택 신호를 생성하는 선택 신호 생성부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 선택 신호 생성부는 제1 내지 제4 선택 신호 생성 트랜지스터를 포함할 수 있다. 상기 제1 선택 신호 생성 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 입력 전극 및 상기 Q 노드에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 선택 신호 생성 트랜지스터는 상기 제1 선택 신호 생성 트랜지스터의 입력 전극에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 제3 및 제4 선택 신호 생성 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 선택 신호 생성 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다. 상기 제4 선택 신호 생성 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 입력부는 제1 내지 제11 입력 트랜지스터 및 제1 캐패시터를 포함할 수 있다. 상기 제1 입력 트랜지스터는 온 전압이 인가되는 제어 전극을 포함할 수 있다. 상기 제2 및 제3 입력 트랜지스터는 상기 이전 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극을 포함할 수 있다. 상기 제4 입력 트랜지스터는 상기 제1 입력 트랜지스터의 출력 전극에 연결되는 제어 전극을 포함할 수 있다. 상기 제5 및 제7 입력 트랜지스터의 제어 전극은 B 노드 신호가 인가되는 B 노드에 연결될 수 있다. 상기 제6 및 제11 입력 트랜지스터의 제어 전극은 CQb 노드 신호가 인가되는 CQb 노드에 연결될 수 있다. 상기 제8 및 제9 입력 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극을 포함할 수 있다. 상기 제10 입력 트랜지스터는 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극을 포함할 수 있다. 상기 제1 캐패시터는 상기 D 노드에 연결되는 제1 단 및 상기 Q 노드에 연결되는 제2 단을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 출력부는 제1 출력 트랜지스터 및 제2 출력 트랜지스터를 포함할 수 있다. 상기 제1 출력 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 게이트 출력 단자에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 출력 트랜지스터는 Qb 노드 신호가 인가되는 Qb 노드에 연결되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 제2 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 선택 신호, B 노드 신호, D 노드 신호 및 CQb 노드 신호에 응답하여 상기 Qb 노드 신호를 생성하는 출력 홀딩부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 출력 홀딩부는 제1 내지 제4 출력 홀딩 트랜지스터를 포함할 수 있다. 상기 제1 출력 홀딩 트랜지스터는 상기 CQb 노드 신호가 인가되는 CQb 노드에 연결되는 제어 전극, 상기 온 전압이 인가되는 입력 전극 및 상기 제2 내지 제4 출력 홀딩 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 출력 홀딩 트랜지스터는 상기 선택 신호가 인가되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다. 상기 제3 출력 홀딩 트랜지스터는 상기 B 노드 신호가 인가되는 B 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다. 상기 제4 출력 홀딩 트랜지스터는 상기 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 Q 노드 신호 및 CQb 노드 신호에 응답하여 캐리 신호를 생성하는 캐리부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 캐리부는 제1 캐리 트랜지스터 및 제2 캐리 트랜지스터를 포함할 수 있다. 상기 제1 캐리 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 캐리 신호를 출력하는 캐리 출력 단자에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 캐리 트랜지스터는 상기 CQb 노드 신호가 인가되는 CQb 노드에 연결되는 제어 전극, 상기 캐리 출력 단자에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 Q 노드 신호, B 노드 신호에 응답하여 상기 CQb 노드 신호를 생성하는 캐리 홀딩부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 캐리 홀딩부는 제1 내지 제3 캐리 홀딩 트랜지스터를 포함할 수 있다. 상기 제1 캐리 홀딩 트랜지스터는 상기 온 전압이 인가되는 제어 전극 및 입력 전극 및 상기 제2 및 제3 캐리 홀딩 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 캐리 홀딩 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다. 상기 제3 캐리 홀딩 트랜지스터는 상기 B 노드 신호가 인가되는 B 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로의 제1 스테이지는 D 노드 신호 및 상기 Q 노드 신호에 응답하여 초기 선택 신호를 생성하는 초기 선택 신호 생성부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 초기 선택 신호 생성부는 제1 내지 제3 초기 선택 신호 생성 트랜지스터를 포함할 수 있다. 상기 제1 초기 선택 신호 생성 트랜지스터는 상기 제2 초기 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 게이트 출력 단자에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 초기 선택 신호 생성 트랜지스터는 상기 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극, 상기 온 전압이 인가되는 입력 전극 및 상기 제1 초기 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 초기 선택 신호 생성 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 초기 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 복수의 산화물 반도체 트랜지스터를 포함할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 포함한다. 상기 데이터 구동 회로는 상기 표시 패널에 데이터 전압을 인가한다. 상기 게이트 구동 회로는 상기 표시 패널에 게이트 출력 신호를 인가한다. 상기 게이트 구동 회로는 이전 스테이지 중 어느 하나의 캐리 신호 및 클럭 신호에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성하는 입력부, 상기 Q 노드 신호에 응답하여 상기 게이트 출력 신호를 생성하여 게이트 출력 단자로 출력하는 출력부 및 상기 게이트 출력 단자 및 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되며, 선택 신호에 응답하여 상기 게이트 출력 신호를 상기 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시키는 챠지 쉐어링부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 표시 패널의 상기 주변부에 집적될 수 있다.

이와 같은 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 게이트 출력 신호를 챠지 쉐어링하여 상기 게이트 구동 회로의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 3은 도 2의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
도 4a 내지 도 4f는 도 2의 게이트 구동부의 제N 스테이지의 구동 방법을 순차적으로 나타내는 등가 회로도들이다.
도 5는 도 1의 게이트 구동부의 제1 스테이지를 나타내는 등가 회로도이다.
도 6은 도 5의 게이트 구동부의 제1 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 게이트 구동부(300)에 대해서는 도 2를 참조하여 자세히 설명한다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 데이터 신호(DATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 데이터 신호(DATA) 및 상기 감마 기준 전압(VGREF)을 근거로 아날로그 형태의 상기 데이터 전압을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 도 1의 게이트 구동부(300)의 제N 스테이지를 나타내는 등가 회로도이다. 도 3은 도 2의 게이트 구동부(300)의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.

도 1 내지 도 3을 참조하면, 상기 게이트 구동부(300)는 클럭 신호(CLK), 온 전압(VDD), 제1 오프 전압(VSSL) 및 제2 오프 전압(VSS)을 입력받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(OUT)를 출력한다.

상기 클럭 신호(CLK)는 클럭 단자에 인가되고, 상기 온 전압(VDD)은 온 단자에 인가되고, 상기 제1 오프 전압(VSSL)은 제1 오프 단자에 인가되고, 상기 제2 오프 전압(VSS)은 제2 오프 단자에 인가되며, 상기 게이트 출력 신호(OUT)는 게이트 출력 단자로 출력될 수 있다.

상기 클럭 신호(CLK)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 클럭 신호(CLK)의 상기 하이 레벨은 상기 온 전압(VDD)을 가질 수 있다. 상기 클럭 신호(CLK)의 상기 로우 레벨은 상기 제1 오프 전압(VSSL)을 가질 수 있다. 상기 클럭 신호(CLK)의 듀티비는 50%일 수 있다. 이와 다르게, 상기 클럭 신호(CLK)의 듀티비는 50%보다 작을 수 있다.

상기 온 전압(VDD)은 직류 전압일 수 있다. 상기 제1 오프 전압(VSSL)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS)은 직류 전압일 수 있다. 상기 제1 오프 전압(VSSL)은 상기 제2 오프 전압(VSS)보다 작을 수 있다. 예를 들어, 상기 온 전압은 약 15V 내지 약 20V일 수 있다. 예를 들어, 상기 제1 오프 전압(VSSL)은 약 -10V일 수 있다. 예를 들어, 상기 제2 오프 전압(VSS)은 약 -5V일 수 있다.

상기 제N 스테이지는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(COUT[N-1])에 응답하여 구동되어 제N 게이트 출력 신호(OUT[N]) 및 제N 캐리 신호(COUT[N])를 출력한다.

이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 출력 신호(OUT)를 순차적으로 출력한다. 상기 제1 스테이지의 경우, 제N-1 캐리 신호(COUT[N-1]) 대신에 수직 개시 신호에 응답하여 구동되어 제1 게이트 출력 신호(OUT[1]) 및 제1 캐리 신호(COUT[1])를 출력할 수 있다. 상기 제1 스테이지에 대해서는 도 5 및 도 6을 참조하여 상세히 설명한다.

상기 제N-1 캐리 신호(COUT[N-1])는 제N-1 캐리 단자에 인가되고, 상기 제N 캐리 신호(COUT[N])는 제N 캐리 단자로 출력된다.

상기 제N 스테이지는 입력부(310), 캐리 홀딩부(320), 선택 신호 생성부(330), 출력 홀딩부(340), 캐리부(350), 출력부(360) 및 챠지 쉐어링부(370)를 포함한다.

상기 입력부(310)는 상기 제N-1 캐리 신호(COUT[N-1]) 및 상기 클럭 신호(CLK)에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성한다. 상기 Q 노드 신호는 상기 출력부(360)의 풀업 트랜지스터(T25)를 턴 온하여 상기 게이트 출력 신호(OUT[N])를 풀업 시킨다. 상기 Q 노드 신호는 상기 캐리부(360)의 제1 캐리 트랜지스터를 턴 온하여 상기 캐리 신호(COUT[N])를 풀업 시킨다.

상기 입력부(310)는 상기 제N-1 캐리 신호(COUT[N-1]) 및 상기 클럭 신호(CLK)에 응답하여 A 노드에 인가되는 A 노드 신호, B 노드에 인가되는 B 노드 신호 및 D 노드에 인가되는 D 노드 신호를 더 생성할 수 있다.

상기 입력부는 제1 내지 제11 입력 트랜지스터(T1 내지 T11) 및 제1 캐패시터(C1)를 포함한다.

상기 제1 입력 트랜지스터(T1)는 상기 온 전압(VDD)이 인가되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 A 노드에 연결되는 출력 전극을 포함한다.

상기 제2 입력 트랜지스터(T2)는 상기 제N-1 캐리 신호(COUT[N-1])가 인가되는 제어 전극, 상기 A 노드에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제3 입력 트랜지스터(T3)는 상기 제N-1 캐리 신호(COUT[N-1])가 인가되는 제어 전극, 상기 제4 입력 트랜지스터(T4)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제4 입력 트랜지스터(T4)는 상기 A 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 제3 입력 트랜지스터(T3)의 입력 전극에 연결되는 출력 전극을 포함한다.

상기 제5 입력 트랜지스터(T5)는 상기 B 노드에 연결되는 제어 전극, 상기 제3 입력 트랜지스터(T3)의 입력 전극에 연결되는 입력 전극 및 상기 D 노드에 연결되는 출력 전극을 포함한다.

상기 제6 입력 트랜지스터(T6)는 CQb 노드 신호가 인가되는 CQb 노드에 연결되는 제어 전극, 상기 D 노드에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제7 입력 트랜지스터(T7)는 상기 B 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 제8 입력 트랜지스터(T8)의 출력 전극에 연결되는 출력 전극을 포함한다.

상기 제8 입력 트랜지스터(T8)는 상기 클럭 신호(CLK)가 인가되는 제어 전극, 상기 제N-1 캐리 신호(COUT[N-1])가 인가되는 입력 전극 및 상기 제7 입력 트랜지스터(T7)의 출력 전극에 연결되는 출력 전극을 포함한다.

상기 제9 입력 트랜지스터(T9)는 상기 클럭 신호(CLK)가 인가되는 제어 전극, 상기 제7 입력 트랜지스터(T7)의 출력 전극에 연결되는 입력 전극 및 상기 B 노드에 연결되는 출력 전극을 포함한다.

상기 제10 입력 트랜지스터(T10)는 상기 D 노드에 연결되는 제어 전극, 상기 클럭 신호(CLK)가 인가되는 입력 전극 및 상기 Q 노드에 연결되는 출력 전극을 포함한다.

상기 제11 입력 트랜지스터(T11)는 상기 CQb 노드에 연결되는 제어 전극, 상기 Q 노드에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제1 캐패시터(C1)는 상기 D 노드에 연결되는 제1 단 및 상기 Q 노드에 연결되는 제2 단을 포함한다.

상기 캐리 홀딩부(320)는 상기 Q 노드 신호, 상기 B 노드 신호에 응답하여 상기 CQb 노드 신호를 생성한다. 상기 CQb 노드 신호는 상기 캐리부(350)의 제2 캐리 트랜지스터(CQb)를 턴 온하여 상기 캐리 신호(COUT[N])를 로우 레벨로 홀딩한다.

상기 캐리 홀딩부(320)는 제1 내지 제3 캐리 홀딩 트랜지스터(T12 내지 T14)를 포함한다.

상기 제1 캐리 홀딩 트랜지스터(T12)는 상기 온 전압(VDD)이 인가되는 제어 전극 및 입력 전극 및 상기 제2 및 제3 캐리 홀딩 트랜지스터(T13, T14)의 입력 전극에 연결되는 출력 전극을 포함한다.

상기 제2 캐리 홀딩 트랜지스터(T13)는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터(T12)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제3 캐리 홀딩 트랜지스터(T14)는 상기 B 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터(T12)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 선택 신호 생성부(330)는 상기 클럭 신호(CLK) 및 상기 Q 노드 신호를 기초로 선택 신호(SEL)를 생성한다. 상기 선택 신호(SEL)는 상기 챠지 쉐어링부(370)의 챠지 쉐어링 트랜지스터(T27)의 동작을 제어한다.

상기 선택 신호(SEL)가 하이 레벨을 갖는 경우, 상기 챠지 쉐어링 트랜지스터(T27)가 턴 온 되어, 제N 스테이지의 상기 게이트 출력 신호(OUT[N])는 제N+1 스테이지의 게이트 출력 신호(OUT[N+1])와 챠지 쉐어링된다.

상기 선택 신호(SEL)가 로우 레벨을 갖는 경우, 상기 챠지 쉐어링 트랜지스터(T27)가 턴 오프 되어, 제N 스테이지의 상기 게이트 출력 신호(OUT[N])는 제N+1 스테이지의 게이트 출력 신호(OUT[N+1])와 챠지 쉐어링되지 않는다.

상기 선택 신호 생성부(330)는 제1 내지 제4 선택 신호 생성 트랜지스터(T15 내지 T18)를 포함하고,

상기 제1 선택 신호 생성 트랜지스터(T15)는 상기 클럭 신호(CLK)가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터(T16)의 제어 전극에 연결되는 입력 전극 및 상기 Q 노드에 연결되는 출력 전극을 포함한다.

상기 제2 선택 신호 생성 트랜지스터(T16)는 상기 제1 선택 신호 생성 트랜지스터(T15)의 입력 전극에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 제3 및 제4 선택 신호 생성 트랜지스터(T17 및 T18)의 입력 전극에 연결되는 출력 전극을 포함한다.

상기 제3 선택 신호 생성 트랜지스터(T17)는 상기 Q 노드에 연결되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터(T16)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제4 선택 신호 생성 트랜지스터(T18)는 상기 클럭 신호(CLK)가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터(T16)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 출력 홀딩부(340)는 상기 선택 신호(SEL), 상기 B 노드 신호, 상기 D 노드 신호 및 상기 CQb 노드 신호에 응답하여 상기 Qb 노드 신호를 생성한다. 상기 Qb 노드 신호는 상기 출력부(360)의 풀다운 트랜지스터(T26)를 턴 온 하여 상기 게이트 출력 신호(OUT[N])를 로우 레벨로 홀딩한다.

상기 출력 홀딩부(340)는 제1 내지 제4 출력 홀딩 트랜지스터(T19 내지 T22)를 포함한다.

상기 제1 출력 홀딩 트랜지스터(T19)는 상기 CQb 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 제2 내지 제4 출력 홀딩 트랜지스터(T20 내지 T22)의 입력 전극에 연결되는 출력 전극을 포함한다.

상기 제2 출력 홀딩 트랜지스터(T20)는 상기 선택 신호(SEL)가 인가되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터(T19)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제3 출력 홀딩 트랜지스터(T21)는 상기 B 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터(T19)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 제4 출력 홀딩 트랜지스터(T22)는 상기 D 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터(T19)의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 캐리부(350)는 상기 Q 노드 신호 및 상기 CQb 노드 신호에 응답하여 캐리 신호(COUT[N])를 생성한다.

상기 캐리부(350)는 제1 캐리 트랜지스터(T23) 및 제2 캐리 트랜지스터(T24)를 포함한다. 상기 제1 캐리 트랜지스터(T23)는 캐리 풀업 트랜지스터일 수 있다. 상기 제2 캐리 트랜지스터(T24)는 캐리 풀다운 트랜지스터일 수 있다.

상기 제1 캐리 트랜지스터(T23)는 상기 Q 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 캐리 신호(COUT[N])를 출력하는 캐리 출력 단자에 연결되는 출력 전극을 포함하며,

상기 제2 캐리 트랜지스터(T24)는 상기 CQb 노드에 연결되는 제어 전극, 상기 캐리 출력 단자에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

상기 출력부(360)는 상기 Q 노드 신호 및 Qb 노드 신호에 응답하여 게이트 출력 신호(OUT[N])를 생성하여 상기 게이트 출력 단자로 출력한다.

상기 출력부는 제1 출력 트랜지스터(T25) 및 제2 출력 트랜지스터(T26)를 포함한다. 상기 제1 출력 트랜지스터(T25)는 풀업 트랜지스터일 수 있다. 상기 제2 출력 트랜지스터(T26)는 풀다운 트랜지스터일 수 있다.

상기 제1 출력 트랜지스터(T25)는 상기 Q 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 게이트 출력 단자에 연결되는 출력 전극을 포함한다.

상기 제2 출력 트랜지스터(T26)는 Qb 노드에 연결되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 상기 제2 오프 전압(VSS)이 인가되는 출력 전극을 포함한다.

상기 출력부(360)는 상기 제1 오프 전압(VSSL)보다 큰 상기 제2 오프 전압(VSS)을 이용하므로, 상기 Qb 노드 신호가 로우 레벨일 때, 상기 제2 출력 트랜지스터(T26)의 게이트 전극 및 소스 전극 사이의 전압인 VGS가 0보다 작게 하여 상기 제2 출력 트랜지스터(T26)를 더욱 확실히 턴 오프할 수 있다. 따라서, 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있다.

상기 챠지 쉐어링부(370)는 제N 게이트 출력 단자 및 제N+1 게이트 출력 단자에 연결되며, 상기 선택 신호(SEL)에 응답하여 상기 제N 게이트 출력 신호(OUT[N])를 상기 제N+1 게이트 출력 신호(OUT[N+1])와 챠지 쉐어링시킨다.

상기 챠지 쉐어링부(370)는 상기 선택 신호(SEL)가 인가되는 제어 전극, 상기 제N 게이트 출력 단자에 연결되는 입력 전극 및 상기 제N+1 게이트 출력 단자에 연결되는 출력 전극을 포함하는 챠지 쉐어링 트랜지스터(T27)를 포함한다.

본 실시예에서는 상기 게이트 출력 신호(OUT[N])의 하이 레벨을 얻기 위해 상기 풀업 트랜지스터(T25)의 제어 전극에 인가되는 신호(Q 노드 신호)를 부트 스트랩핑하지 않는다. 상기 게이트 출력 단자를 이웃하는 스테이지의 게이트 출력 단자와 챠지 쉐어링하여 게이트 출력 신호(OUT[N])의 하이 레벨을 확보한다. 따라서, 상기 풀업 트랜지스터(T25)의 제어 전극에 인가되는 신호(Q 노드 신호)가 부트 스트래핑에 의해 과도하게 증가하는 것을 방지한다.

본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+1 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.

본 실시예에서, 상기 제1 내지 27 트랜지스터(T1 내지 T27)는 산화물 반도체 트랜지스터일 수 있다. 상기 산화물 반도체 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 반도체층은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-주석-아연 산화물(In-Sn-Zn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다. 그러나, 본 발명에 사용될 수 있는 산화물 반도체 물질은 여기에 한정되지 않는다.

이와는 달리, 상기 제1 내지 27 트랜지스터(T1 내지 T27)는 비정질 실리콘 트랜지스터일 수 있다.

도 4a 내지 도 4f는 도 2의 게이트 구동부의 제N 스테이지의 구동 방법을 순차적으로 나타내는 등가 회로도들이다.

이하에서 도 4a 내지 도 4f를 참조하여, 상기 게이트 구동 회로의 구동 방법을 상세히 설명한다.

도 4a는 상기 게이트 구동 회로의 초기 단계(INI)를 나타낸다.

상기 초기 단계(INI)에서 상기 제1 입력 트랜지스터(T1)가 턴 온되고, 상기 A 노드 신호는 하이 레벨을 갖는다.

상기 제1 캐리 홀딩 트랜지스터(T12)가 턴 온되고, 상기 CQb 노드 신호는 하이 레벨을 갖는다. 상기 CQb 노드 신호에 의해 상기 제6 입력 트랜지스터(T6), 상기 제11 입력 트랜지스터(T11), 상기 제1 출력 홀딩 트랜지스터(T19) 및 제2 캐리 트랜지스터(T24)가 턴 온된다.

상기 D 노드 신호, 상기 Q 노드 신호 및 상기 캐리 신호(COUT[N])는 로우 레벨을 갖고 상기 Qb 노드 신호는 하이 레벨을 갖는다. 상기 Qb 신호는 상기 제2 출력 트랜지스터(T26)를 턴 온 시켜 상기 게이트 출력 신호(OUT[N])를 풀 다운한다.

도 4b는 상기 게이트 구동 회로의 제1 단계(PH1)를 나타낸다.

상기 제1 단계(PH1)에서 상기 제N-1 캐리 신호(COUT[N-1])에 의해 상기 제2 및 제3 입력 트랜지스터(T2, T3)는 턴 온된다. 본 실시예에서, 상기 제2 입력 트랜지스터(T2)의 채널 폭은 상기 제1 입력 트랜지스터(T1)의 채널 폭보다 크다. 따라서, 상기 A 노드 신호는 로우 레벨을 갖는다. 상기 D 노드 신호는 상기 제5 입력 트랜지스터(T5)에 의해 로우 레벨을 유지한다.

상기 클럭 신호(CLK)가 하이 상태가 되면 상기 제5, 제7, 제8, 제9 입력 트랜지스터(T5, T7, T8, T9), 제3 캐리 홀딩 트랜지스터(T14), 제1 선택 신호 생성 트랜지스터(T15), 제4 선택 신호 생성 트랜지스터(T18) 및 제3 출력 홀딩 트랜지스터(T21)가 턴 온되고, 상기 B 노드 신호는 하이 상태가 된다. 이에 따라 상기 CQb 노드 신호 및 Qb 노드 신호는 로우 상태가 된다. 본 실시예에서, 상기 제14 입력 트랜지스터(T14)의 채널 폭은 상기 제12 입력 트랜지스터(T12)의 채널 폭보다 크다. 따라서, 상기 CQb 노드 신호는 로우 레벨을 갖는다.

도 4c는 상기 게이트 구동 회로의 제2 단계(PH2)를 나타낸다.

상기 제2 단계(PH2)에서, 상기 클럭 신호(CLK)가 로우 상태가 되면, 상기 제1 입력 트랜지스터(T1)는 턴 온되고, 상기 A 노드 신호는 하이 상태가 된다. 상기 제5 입력 트랜지스터(T5)에 의해 상기 D 노드 신호는 하이 상태가 된다.

상기 D 노드 신호는 상기 제10 입력 트랜지스터(T10) 및 상기 제4 출력 홀딩 트랜지스터(T22)를 턴 온 시키고, 상기 Q 노드 신호 및 상기 Qb 노드 신호를 로우 상태로 유지한다. 상기 제7 입력 트랜지스터(T7)는 상기 B 노드 신호에 의해 턴 온되고, 상기 제9 입력 트랜지스터(T9)를 통해 상기 B 노드 신호를 하이 상태로 유지한다.

도 4d는 상기 게이트 구동 회로의 제3 단계(PH3)를 나타낸다.

상기 제3 단계(PH3)에서, 상기 클럭 신호(CLK)가 하이 상태가 되면, 상기 Q 노드 신호가 하이 상태가 되고 플로팅 상태인 상기 D 노드에서는 부트 스트랩핑이 발생한다.

상기 제2 캐리 홀딩 트랜지스터(T13) 및 상기 제1 내지 제4 선택 신호 생성 트랜지스터(T15, T16, T17, T18)가 턴 온되고, 상기 CQb 노드 신호, 상기 Qb 노드 신호 및 상기 선택 신호(SEL)는 로우 상태를 유지한다. 본 실시예에서, 상기 제3 및 제4 선택 신호 생성 트랜지스터(T17, T18)의 채널 폭을 상기 제2 선택 신호 생성 트랜지스터(T16)의 채널 폭보다 크다. 따라서, 상기 선택 신호(SEL)는 로우 레벨을 갖는다.

상기 Q 노드 신호에 의해 상기 제1 캐리 트랜지스터(T23) 및 상기 제1 출력 트랜지스터(T25)는 턴 온되어 상기 캐리 신호(COUT[N]) 및 상기 게이트 출력 신호(OUT[N])는 하이 상태가 된다.

도 4e는 상기 게이트 구동 회로의 제4 단계(PH4)를 나타낸다.

상기 제4 단계(PH4)에서, 상기 클럭 신호(CLK)는 로우 상태가 되고 상기 Q 노드 신호는 하이 상태에서 로우 상태로 바뀐다. 이에 따라, 상기 제2 캐리 홀딩 트랜지스터(T13) 및 상기 제3 선택 신호 생성 트랜지스터(T17)는 턴 오프되고 상기 CQb 노드 신호는 하이 상태가 된다.

상기 CQb 노드 신호에 의해 상기 제6 및 제11 입력 트랜지스터(T6, T11)는 턴 온되고 상기 D 노드 신호는 로우 상태가 된다.

상기 제2 선택 신호 생성 트랜지스터(T16)에 의해 상기 선택 신호(SEL)는 하이 상태가 되고 상기 챠지 쉐어링 트랜지스터(T27)를 통해 상기 제N 게이트 출력 신호(OUT[N]) 및 상기 제N+1 게이트 출력 신호(OUT[N+1]) 사이에는 챠지 쉐어링이 발생한다. 또한 상기 선택 신호(SEL)는 상기 Qb 노드 신호를 로우 상태로 유지한다.

도 4f는 상기 게이트 구동 회로의 제5 단계(PH5)를 나타낸다.

상기 제5 단계(PH5)에서, 상기 클럭 신호(CLK)가 하이 상태가 되면서 상기 제8 및 제9 입력 트랜지스터(T8, T9) 및 상기 제1 및 제4 선택 신호 생성 트랜지스터(T15, T18)는 턴 온된다. 상기 제4 선택 신호 생성 트랜지스터(T18)를 통해 상기 선택 신호(SEL)는 로우 상태가 되며 상기 챠지 쉐어링 트랜지스터(T27)는 턴 오프된다.

상기 CQb 노드 신호는 상기 제1 출력 홀딩 트랜지스터(T19)를 턴 온시키고, 상기 Qb 노드 신호는 하이 상태가 된다. 상기 Qb 노드 신호는 상기 제2 출력 트랜지스터(T26)를 턴 온시켜, 상기 게이트 출력 신호(OUT[N])를 풀 다운한다.

도 5는 도 1의 게이트 구동부의 제1 스테이지를 나타내는 등가 회로도이다. 도 6은 도 5의 게이트 구동부의 제1 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.

상기 게이트 구동부의 제1 스테이지는 초기 선택 신호 생성부를 더 포함하는 것을 제외하면 도 2 내지 도 4f를 참조하여 설명한 상기 게이트 구동부의 제N 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 6을 참조하면, 상기 제1 스테이지는 이전 스테이지가 존재하지 않으며, 수직 개시 신호(STVP)에 응답하여 구동되어 없으므로, 의 제N-1 캐리 신호(COUT[N-1])에 응답하여 구동되어 제1 게이트 출력 신호(OUT[1]) 및 제1 캐리 신호(COUT[1])를 출력한다.

상기 제1 스테이지는 입력부(310), 캐리 홀딩부(320), 선택 신호 생성부(330), 출력 홀딩부(340), 캐리부(350), 출력부(360), 챠지 쉐어링부(370) 및 초기 선택 신호 생성부(380)를 포함한다.

상기 제1 스테이지는 이전 스테이지가 없으므로 제2 단계(PH2)에서 상기 게이트 출력 신호(OUT[1])는 이전 스테이지의 게이트 출력 신호와 챠지 쉐어링이 일어나지 않는다. 따라서, 제3 단계(PH3)에서 상기 제1 스테이지의 게이트 출력 신호(OUT[1])는 다른 스테이지의 게이트 출력 신호에 비해 작은 레벨을 갖거나 하이 레벨에 도달하는 시간이 증가할 수 있다.

따라서, 상기 제1 스테이지의 경우 상기 제2 단계(PH2)에서 상기 게이트 출력 신호(OUT[1])에 임의로 챠지 쉐어링이 일어나도록 할 수 있다.

상기 초기 선택 신호 생성부(380)는 상기 D 노드 신호 및 상기 Q 노드 신호에 응답하여 초기 선택 신호(SEL_INIT)를 생성한다. 상기 초기 선택 신호(SEL_INIT)는 상기 제2 단계(PH2)에서 하이 레벨을 가질 수 있다.

상기 초기 선택 신호 생성부는 제1 내지 제3 초기 선택 신호 생성 트랜지스터(T28 내지 T30)를 포함한다.

상기 제1 초기 선택 신호 생성 트랜지스터(T28)는 상기 제2 초기 선택 신호 생성 트랜지스터(T29)의 출력 전극에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 제1 게이트 출력 신호(OUT[1])가 출력되는 제1 게이트 출력 단자에 연결되는 출력 전극을 포함한다.

상기 제2 초기 선택 신호 생성 트랜지스터(T29)는 상기 D 노드에 연결되는 제어 전극, 상기 온 전압(VDD)이 인가되는 입력 전극 및 상기 제1 초기 선택 신호 생성 트랜지스터(T28)의 제어 전극에 연결되는 출력 전극을 포함한다.

상기 제3 초기 선택 신호 생성 트랜지스터(T30)는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 초기 선택 신호 생성 트랜지스터(T28)의 제어 전극에 연결되는 입력 전극 및 상기 제1 오프 전압(VSSL)이 인가되는 출력 전극을 포함한다.

이상에서 설명한 본 발명에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 게이트 구동 회로는 게이트 출력 신호를 상기 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시키는 챠지 쉐어링부를 포함한다. 따라서, 상기 출력부의 상기 풀업 트랜지스터의 제어 전극에 인가되는 신호가 부트 스트래핑에 의해 과도하게 증가하는 것을 방지한다. 결과적으로 게이트 구동 회로의 신뢰성이 향상되고, 수명이 증가될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 310: 입력부
320: 캐리 홀딩부 330: 선택 신호 생성부
340: 출력 홀딩부 350: 캐리부
360: 출력부 370: 챠지 쉐어링부
380: 초기 선택 신호 생성부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims

이전 스테이지 중 어느 하나의 캐리 신호 및 클럭 신호에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성하는 입력부;
상기 Q 노드 신호에 응답하여 게이트 출력 신호를 생성하여 게이트 출력 단자로 출력하는 출력부; 및
상기 게이트 출력 단자 및 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되며, 선택 신호에 응답하여 상기 게이트 출력 신호를 상기 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시키는 챠지 쉐어링부를 포함하는 게이트 구동 회로.
제1항에 있어서, 상기 챠지 쉐어링부는 상기 선택 신호가 인가되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 상기 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되는 출력 전극을 포함하는 챠지 쉐어링 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 클럭 신호 및 상기 Q 노드 신호를 기초로 상기 선택 신호를 생성하는 선택 신호 생성부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제3항에 있어서, 상기 선택 신호 생성부는 제1 내지 제4 선택 신호 생성 트랜지스터를 포함하고,
상기 제1 선택 신호 생성 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 입력 전극 및 상기 Q 노드에 연결되는 출력 전극을 포함하고,
상기 제2 선택 신호 생성 트랜지스터는 상기 제1 선택 신호 생성 트랜지스터의 입력 전극에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 제3 및 제4 선택 신호 생성 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함하며,
상기 제3 선택 신호 생성 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함하고,
상기 제4 선택 신호 생성 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극, 상기 제2 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 입력부는 제1 내지 제11 입력 트랜지스터 및 제1 캐패시터를 포함하고,
상기 제1 입력 트랜지스터는 온 전압이 인가되는 제어 전극을 포함하고,
상기 제2 및 제3 입력 트랜지스터는 상기 이전 스테이지 중 어느 하나의 캐리 신호가 인가되는 제어 전극을 포함하며,
상기 제4 입력 트랜지스터는 상기 제1 입력 트랜지스터의 출력 전극에 연결되는 제어 전극을 포함하고,
상기 제5 및 제7 입력 트랜지스터의 제어 전극은 B 노드 신호가 인가되는 B 노드에 연결되며,
상기 제6 및 제11 입력 트랜지스터의 제어 전극은 CQb 노드 신호가 인가되는 CQb 노드에 연결되고,
상기 제8 및 제9 입력 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극을 포함하며,
상기 제10 입력 트랜지스터는 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극을 포함하고,
상기 제1 캐패시터는 상기 D 노드에 연결되는 제1 단 및 상기 Q 노드에 연결되는 제2 단을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 출력부는 제1 출력 트랜지스터 및 제2 출력 트랜지스터를 포함하고,
상기 제1 출력 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 게이트 출력 단자에 연결되는 출력 전극을 포함하며,
상기 제2 출력 트랜지스터는 Qb 노드 신호가 인가되는 Qb 노드에 연결되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 제2 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제6항에 있어서, 상기 선택 신호, B 노드 신호, D 노드 신호 및 CQb 노드 신호에 응답하여 상기 Qb 노드 신호를 생성하는 출력 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제7항에 있어서, 상기 출력 홀딩부는 제1 내지 제4 출력 홀딩 트랜지스터를 포함하고,
상기 제1 출력 홀딩 트랜지스터는 상기 CQb 노드 신호가 인가되는 CQb 노드에 연결되는 제어 전극, 상기 온 전압이 인가되는 입력 전극 및 상기 제2 내지 제4 출력 홀딩 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함하며,
상기 제2 출력 홀딩 트랜지스터는 상기 선택 신호가 인가되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함하고,
상기 제3 출력 홀딩 트랜지스터는 상기 B 노드 신호가 인가되는 B 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함하며,
상기 제4 출력 홀딩 트랜지스터는 상기 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극, 상기 제1 출력 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 Q 노드 신호 및 CQb 노드 신호에 응답하여 캐리 신호를 생성하는 캐리부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제9항에 있어서, 상기 캐리부는 제1 캐리 트랜지스터 및 제2 캐리 트랜지스터를 포함하고,
상기 제1 캐리 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 캐리 신호를 출력하는 캐리 출력 단자에 연결되는 출력 전극을 포함하며,
상기 제2 캐리 트랜지스터는 상기 CQb 노드 신호가 인가되는 CQb 노드에 연결되는 제어 전극, 상기 캐리 출력 단자에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제10항에 있어서, 상기 Q 노드 신호, B 노드 신호에 응답하여 상기 CQb 노드 신호를 생성하는 캐리 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제11항에 있어서, 상기 캐리 홀딩부는 제1 내지 제3 캐리 홀딩 트랜지스터를 포함하고,
상기 제1 캐리 홀딩 트랜지스터는 상기 온 전압이 인가되는 제어 전극 및 입력 전극 및 상기 제2 및 제3 캐리 홀딩 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함하며,
상기 제2 캐리 홀딩 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함하고,
상기 제3 캐리 홀딩 트랜지스터는 상기 B 노드 신호가 인가되는 B 노드에 연결되는 제어 전극, 상기 제1 캐리 홀딩 트랜지스터의 출력 전극에 연결되는 입력 전극 및 상기 제1 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 게이트 구동 회로의 제1 스테이지는 D 노드 신호 및 상기 Q 노드 신호에 응답하여 초기 선택 신호를 생성하는 초기 선택 신호 생성부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제13항에 있어서, 상기 초기 선택 신호 생성부는 제1 내지 제3 초기 선택 신호 생성 트랜지스터를 포함하고,
상기 제1 초기 선택 신호 생성 트랜지스터는 상기 제2 초기 선택 신호 생성 트랜지스터의 출력 전극에 연결되는 제어 전극, 온 전압이 인가되는 입력 전극 및 상기 게이트 출력 단자에 연결되는 출력 전극을 포함하고,
상기 제2 초기 선택 신호 생성 트랜지스터는 상기 D 노드 신호가 인가되는 D 노드에 연결되는 제어 전극, 상기 온 전압이 인가되는 입력 전극 및 상기 제1 초기 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 출력 전극을 포함하며,
상기 제3 초기 선택 신호 생성 트랜지스터는 상기 Q 노드에 연결되는 제어 전극, 상기 제1 초기 선택 신호 생성 트랜지스터의 제어 전극에 연결되는 입력 전극 및 제1 오프 전압이 인가되는 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 게이트 구동 회로는 복수의 산화물 반도체 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
영상을 표시하는 표시부 및 상기 표시부와 이웃하는 주변부를 포함하는 표시 패널;
상기 표시 패널에 데이터 전압을 인가하는 데이터 구동 회로; 및
상기 표시 패널에 게이트 출력 신호를 인가하고, 이전 스테이지 중 어느 하나의 캐리 신호 및 클럭 신호에 응답하여 Q 노드에 인가되는 Q 노드 신호를 생성하는 입력부, 상기 Q 노드 신호에 응답하여 상기 게이트 출력 신호를 생성하여 게이트 출력 단자로 출력하는 출력부 및 상기 게이트 출력 단자 및 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되며, 선택 신호에 응답하여 상기 게이트 출력 신호를 상기 다음 스테이지 중 어느 하나의 게이트 출력 신호와 챠지 쉐어링시키는 챠지 쉐어링부를 포함하는 게이트 구동 회로를 포함하는 표시 장치.
제16항에 있어서, 상기 챠지 쉐어링부는 상기 선택 신호가 인가되는 제어 전극, 상기 게이트 출력 단자에 연결되는 입력 전극 및 상기 다음 스테이지 중 어느 하나의 게이트 출력 단자에 연결되는 출력 전극을 포함하는 챠지 쉐어링 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동 회로는 상기 클럭 신호 및 상기 Q 노드 신호를 기초로 상기 선택 신호를 생성하는 선택 신호 생성부를 더 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동 회로는 복수의 산화물 반도체 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동 회로는 상기 표시 패널의 상기 주변부에 집적되는 것을 특징으로 하는 표시 장치.