KR20180073787A - 게이트 구동 회로 및 이를 구비한 표시 장치 - Google Patents

게이트 구동 회로 및 이를 구비한 표시 장치 Download PDF

Info

Publication number
KR20180073787A
KR20180073787A KR1020160176964A KR20160176964A KR20180073787A KR 20180073787 A KR20180073787 A KR 20180073787A KR 1020160176964 A KR1020160176964 A KR 1020160176964A KR 20160176964 A KR20160176964 A KR 20160176964A KR 20180073787 A KR20180073787 A KR 20180073787A
Authority
KR
South Korea
Prior art keywords
signal
carry
node
response
voltage
Prior art date
Application number
KR1020160176964A
Other languages
English (en)
Inventor
성재민
전영재
채민철
최재호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160176964A priority Critical patent/KR20180073787A/ko
Priority to US15/798,925 priority patent/US10810965B2/en
Publication of KR20180073787A publication Critical patent/KR20180073787A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0823—Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Abstract

게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 한다. 상기 제2 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 한다.

Description

게이트 구동 회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 게이트 구동 회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 표시 패널 구동부는 상기 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.
상기 게이트 구동부는 복수의 스위칭 소자들을 포함하는 게이트 구동 회로를 포함한다. 상기 스위칭 소자들은 박막 트랜지스터일 수 있다. 종래의 게이트 구동 회로에서 상대적으로 큰 드레인 소스 전압이 인가되는 박막 트랜지스터는 시간이 지남에 따라 열화 되어, 비 정상 동작을 수행할 수 있다. 상기 박막 트랜지스터의 비 정상 동작에 의해 상기 게이트 구동부의 게이트 신호가 중복 출력되어 상기 표시 패널의 라인 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 패널의 표시 품질을 향상시키고, 신뢰성이 향상되는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 한다. 상기 제2 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 한다.
본 발명의 일 실시예에 있어서, 상기 제1 다음 캐리 신호는 상기 제2 다음 캐리 신호보다 늦은 타이밍을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 다음 캐리 신호는 현재 스테이지로부터 세 번째에 배치되는 제3 다음 스테이지의 캐리 신호일 수 있다. 상기 제2 제2 다음 캐리 신호는 상기 현재 스테이지로부터 두 번째에 배치되는 제2 다음 스테이지의 캐리 신호일 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 스테이지에는 제1 클럭 신호가 인가될 수 있다. 상기 현재 스테이지로부터 첫 번째에 배치되는 제1 다음 스테이지에는 상기 제1 클럭 신호와 상이한 제2 클럭 신호가 인가될 수 있다. 상기 제2 다음 스테이지에는 상기 제1 클럭 신호 및 상기 제2 클럭 신호와 상이한 제3 클럭 신호가 인가될 수 있다. 상기 제3 다음 스테이지에는 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 제3 클럭 신호와 상이한 제4 클럭 신호가 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 반전일 수 있다. 상기 제4 클럭 신호는 상기 제2 클럭 신호의 반전 신호일 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 제2 다음 캐리 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 캐리 풀다운부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 클럭 신호 및 상기 제2 오프 전압을 기초로 인버팅 신호를 생성하여 인버팅 노드에 출력하는 인버팅부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 인버팅부는 직렬로 연결되는 제1 인버팅 트랜지스터 및 제3 인버팅 트랜지스터 및 직렬로 연결되는 제2 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함할 수 있다. 상기 제1 인버팅 트랜지스터는 상기 클럭 신호가 공통으로 인가되는 제어 전극 및 입력 전극 및 제3 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제2 인버팅 트랜지스터는 상기 제3 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극 및 상기 인버팅 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제3 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제4 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 인버팅 노드에 연결된 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제1 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제2 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 제3 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호와 상이한 제3 다음 캐리 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제4 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 리셋 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제1 리셋부, 상기 리셋 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제2 리셋부 및 상기 리셋 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 제3 리셋부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 클럭 신호와 상이한 반전 클럭 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 캐리 풀다운부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호와 상이한 제3 다음 캐리 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제4 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 클럭 신호에 응답하여 상기 제N 캐리 신호를 상기 제1 노드에 인가하는 제1 홀딩부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동 회로는 상기 반전 클럭 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제2 홀딩부를 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 데이터 구동 회로는 상기 표시 패널에 데이터 전압을 인가한다. 상기 게이트 구동 회로는 상기 표시 패널에 게이트 출력 신호를 인가한다. 상기 게이트 구동 회로는 풀업 제어부, 풀업부, 캐리부, 제1 풀다운부 및 제2 풀다운부를 포함한다. 상기 풀업 제어부는 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가한다. 상기 풀업부는 상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력한다. 상기 캐리부는 상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력한다. 상기 제1 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 한다. 상기 제2 풀다운부는 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 한다.
본 발명의 일 실시예에 있어서, 상기 제1 다음 캐리 신호는 상기 제2 다음 캐리 신호보다 늦은 타이밍을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 다음 캐리 신호는 현재 스테이지로부터 세 번째에 배치되는 제3 다음 스테이지의 캐리 신호일 수 있다. 상기 제2 제2 다음 캐리 신호는 상기 현재 스테이지로부터 두 번째에 배치되는 제2 다음 스테이지의 캐리 신호일 수 있다.
이와 같은 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 제2 풀다운부 및 캐리 풀다운부에 인가되는 캐리 신호와 상이한 타이밍을 갖는 캐리 신호가 제1 풀다운부에 인가되므로, 상기 제1 풀다운부의 박막 트랜지스터의 드레인 소스 전압의 풀다운 양을 감소시킬 수 있다. 따라서, 상기 제1 풀다운부의 상기 박막 트랜지스터의 비 정상 동작을 방지하여 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있다. 또한, 상기 박막 트랜지스터의 비 정상 동작을 방지하여 표시 패널의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부의 스테이지들을 나타내는 블록도이다.
도 3은 도 2의 스테이지들에 인가되는 클럭 신호들을 나타내는 파형도이다.
도 4는 도 1의 제N 스테이지에 인가되는 클럭 신호 및 캐리 신호들을 나타내는 블록도이다.
도 5는 도 1의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 6은 도 5의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.
상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.
상기 게이트 구동부(300)에 대해서는 도 2 내지 도 6을 참조하여 자세히 설명한다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.
도 2는 도 1의 게이트 구동부(300)의 스테이지들을 나타내는 블록도이다. 도 3은 도 2의 스테이지들에 인가되는 클럭 신호들을 나타내는 파형도이다.
도 1 내지 도 3을 참조하면, 상기 게이트 구동부(300)는 복수의 스테이지들을 포함할 수 있다. 예를 들어, 상기 게이트 구동부(300)의 스테이지들에는 4가지의 서로 다른 타이밍을 갖는 클럭 신호들(CK1, CK2, CK3, CK4)이 인가될 수 있다.
예를 들어, 제1 스테이지(ST1)에는 제1 클럭 신호(CK1)가 인가될 수 있다. 상기 제1 스테이지(ST1)에 이웃하는 제2 스테이지(ST2)에는 상기 제1 클럭 신호(CK1)와 상이한 제2 클럭 신호(CK2)가 인가될 수 있다. 상기 제2 스테이지(ST2)에 이웃하는 제3 스테이지(ST3)에는 상기 제1 클럭 신호(CK1) 및 상기 제2 클럭 신호(CK2)와 상이한 제3 클럭 신호(CK3)가 인가될 수 있다. 상기 제3 스테이지(ST3)에 이웃하는 제4 스테이지(ST4)에는 상기 제1 클럭 신호(CK1), 상기 제2 클럭 신호(CK2) 및 상기 제3 클럭 신호(CK3)와 상이한 제4 클럭 신호(CK4)가 인가될 수 있다.
상기 제4 스테이지(ST4)에 이웃하는 제5 스테이지(ST5)에는 상기 제1 클럭 신호(CK1)가 인가될 수 있다. 상기 제5 스테이지(ST5)에 이웃하는 제6 스테이지(ST6)에는 상기 제2 클럭 신호(CK2)가 인가될 수 있다. 상기 제6 스테이지(ST6)에 이웃하는 제7 스테이지(ST7)에는 상기 제3 클럭 신호(CK3)가 인가될 수 있다. 상기 제7 스테이지(ST7)에 이웃하는 제8 스테이지(ST8)에는 상기 제4 클럭 신호(CK4)가 인가될 수 있다.
상기 제8 스테이지(ST8) 이후의 스테이지들에는 상기와 같은 방식으로 상기 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4)이 교대로 인가될 수 있다.
상기 제1 클럭 신호(CK1)는 제1 시간(t1)에 대응하는 라이징 에지를 갖는다. 상기 제2 클럭 신호(CK2)는 상기 제1 시간(t1)보다 늦은 제2 시간(t2)에 대응하는 라이징 에지를 갖는다. 상기 제3 클럭 신호(CK3)는 상기 제2 시간(t2)보다 늦은 제3 시간(t3)에 대응하는 라이징 에지를 갖는다. 상기 제4 클럭 신호(CK4)는 상기 제3 시간(t3)보다 늦은 제4 시간(t4)에 대응하는 라이징 에지를 갖는다.
예를 들어, 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 이웃한 라이징 에지들의 중점에 대응하는 라이징 에지를 가질 수 있다. 상기 제4 클럭 신호(CK4)는 상기 제2 클럭 신호(CK2)의 이웃한 라이징 에지들의 중점에 대응하는 라이징 에지를 가질 수 있다.
예를 들어, 상기 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4)의 듀티비는 50%일 수 있다. 이때, 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다. 또한, 상기 제4 클럭 신호(CK4)는 상기 제2 클럭 신호(CK2)의 반전 신호일 수 있다.
예를 들어, 상기 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4)의 듀티비는 50%보다 크거나 작을 수 있다. 상기 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4)의 듀티비가 50%보다 크거나 작은 경우, 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 이웃한 라이징 에지들의 중점에 대응하는 라이징 에지를 가지나, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 반전 신호가 아닐 수 있다.
본 실시예에서는 설명의 편의 상, 상기 스테이지들에 서로 다른 타이밍을 갖는 4개의 클럭 신호들이 교대로 인가되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 이와는 달리, 상기 스테이지들에 서로 다른 타이밍을 갖는 8개의 클럭 신호들이 교대로 인가될 수 있다. 이와는 달리, 상기 스테이지들에 서로 다른 타이밍을 갖는 6개의 클럭 신호들이 교대로 인가될 수 있다.
도 4는 도 1의 제N 스테이지에 인가되는 클럭 신호 및 캐리 신호들을 나타내는 블록도이다.
도 1 내지 도 4를 참조하면, 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 제1 클럭 신호(CK1)를 입력 받을 수 있다. 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 이전 캐리 신호(CR(N-1)), 제1 다음 캐리 신호(CR(N+1.5)) 및 제2 다음 캐리 신호(CR(N+1))를 입력 받을 수 있다.
예를 들어, 상기 이전 캐리 신호(CR(N-1))는 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 이전 스테이지(ST(N-1))의 캐리 신호일 수 있다. 상기 제2 이전 스테이지(ST(N-1))는 제3 클럭 신호(CK3)를 입력 받을 수 있다. 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다.
예를 들어, 상기 제1 다음 캐리 신호(CR(N+1.5))는 상기 현재 스테이지(ST(N))로부터 세 번째에 배치되는 제3 다음 스테이지(ST(N+1.5))의 캐리 신호일 수 있다. 상기 제3 다음 스테이지(ST(N+1.5))는 제4 클럭 신호(CK4)를 입력 받을 수 있다.
예를 들어, 상기 제2 다음 캐리 신호(CR(N+1))는 상기 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 다음 스테이지(ST(N+1))의 캐리 신호일 수 있다. 상기 제2 다음 스테이지(ST(N+1))는 상기 제3 클럭 신호(CK3)를 입력 받을 수 있다. 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다.
본 실시예에서는 설명의 편의 상, 상기 스테이지들에 서로 다른 타이밍을 갖는 4개의 클럭 신호들이 교대로 인가되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 이와는 달리, 상기 스테이지들에 서로 다른 타이밍을 갖는 8개의 클럭 신호들이 교대로 인가될 수 있다. 상기 8개의 클럭 신호들은 균일한 간격으로 이격되는 라이징 에지들을 갖는다.
상기 스테이지들에 서로 다른 타이밍을 갖는 8개의 클럭 신호들이 교대로 인가되는 경우에, 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 제1 클럭 신호(CK1)를 입력 받을 수 있다. 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 이전 캐리 신호(CR(N-1)), 제1 다음 캐리 신호(CR(N+1.5)) 및 제2 다음 캐리 신호(CR(N+1))를 입력 받을 수 있다.
상기 스테이지들에 서로 다른 타이밍을 갖는 8개의 클럭 신호들이 교대로 인가되는 경우에, 상기 이전 캐리 신호(CR(N-1))는 현재 스테이지(ST(N))로부터 네 번째에 배치되는 제4 이전 스테이지의 캐리 신호일 수 있다. 상기 제4 이전 스테이지는 제5 클럭 신호(CK5)를 입력 받을 수 있다. 상기 제5 클럭 신호(CK5)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다.
예를 들어, 상기 제1 다음 캐리 신호(CR(N+1.5))는 상기 현재 스테이지(ST(N))로부터 여섯 번째에 배치되는 제6 다음 스테이지의 캐리 신호일 수 있다. 상기 제6 다음 스테이지는 제7 클럭 신호(CK7)를 입력 받을 수 있다.
예를 들어, 상기 제2 다음 캐리 신호(CR(N+1))는 상기 현재 스테이지(ST(N))로부터 네 번째에 배치되는 제4 다음 스테이지의 캐리 신호일 수 있다. 상기 제4 다음 스테이지는 상기 제5 클럭 신호(CK5)를 입력 받을 수 있다. 상기 제5 클럭 신호(CK5)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다.
도 5는 도 1의 게이트 구동부(300)의 제N 스테이지를 나타내는 등가 회로도이다. 도 6은 도 5의 게이트 구동부(300)의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
도 1 내지 도 6을 참조하면, 상기 게이트 구동부(300)는 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력 받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(GOUT)를 출력한다.
상기 클럭 신호(CK1 내지 CK4)는 클럭 단자에 인가되고, 상기 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되며, 상기 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되고, 상기 게이트 출력 신호(GOUT)는 게이트 출력 단자로 출력된다.
상기 클럭 신호(CK1 내지 CK4)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 클럭 신호(CK1 내지 CK4)의 상기 하이 레벨은 게이트 온 전압을 가질 수 있다. 상기 클럭 신호(CK1 내지 CK4)의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다. 상기 클럭 신호(CK1 내지 CK4)의 듀티비는 50%일 수 있다. 이와 다르게, 상기 클럭 신호(CK1 내지 CK4)의 듀티비는 50%보다 크거나 작을 수 있다. 예를 들어, 상기 게이트 온 전압은 약 15V 내지 약 20V일 수 있다.
상기 제1 오프 전압(VSS1)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 상기 제1 오프 전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예를 들어, 상기 제1 오프 전압(VSS1)은 약 -5V일 수 있다. 예를 들어, 상기 제2 오프 전압(VSS2)은 약 -10V일 수 있다.
상기 제N 스테이지는 이전 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N-1))에 응답하여 구동되어 제N 게이트 출력 신호(GOUT(N)) 및 제N 캐리 신호(CR(N))를 출력한다. 상기 제N 스테이지는 다음 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N+1))에 응답하여 상기 제N 게이트 출력 신호(GOUT(N))를 상기 제1 오프 전압(VSS1)으로 풀다운 한다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 출력 신호(GOUT)를 순차적으로 출력한다.
상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N+1.5 캐리 신호(CR(N+1.5))는 제N+1.5 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다. 상기 제N-1 캐리 신호(CR(N-1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 이전 스테이지(ST(N-1)의 캐리 신호일 수 있다. 상기 제N+1 캐리 신호(CR(N+1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 다음 스테이지(ST(N+1)의 캐리 신호일 수 있다. 상기 제N+1.5 캐리 신호(CR(N+1.5))는 도 4의 현재 스테이지(ST(N))로부터 세 번째에 배치되는 제3 다음 스테이지(ST(N+1.5))의 캐리 신호일 수 있다.
상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 풀다운부(370), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 포함한다.
상기 풀업 제어부(310)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업부(330)의 제어 전극에 연결된다.
상기 충전부(320)는 충전 커패시터(C1)를 포함하고, 상기 충전 커패시터(C1)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 게이트 출력 단자에 연결된 제2 전극을 포함한다.
상기 풀업부(330)는 상기 제1 노드(Q1)에 인가된 신호에 응답하여 상기 제1 클럭 신호(CK1)를 상기 제N 게이트 출력 신호(GOUT(N))로 출력한다.
상기 풀업부(330)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 상기 클럭 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제1 트랜지스터(T1)의 제어 전극은 게이트 전극일 수 있다. 상기 제1 트랜지스터(T1)의 입력 전극은 소스 전극일 수 있다. 상기 제1 트랜지스터(T1)의 출력 전극은 드레인 전극일 수 있다.
상기 캐리부(340)는 상기 제1 노드(Q1)에 인가된 신호에 응답하여 상기 제1 클럭 신호(CK1)를 상기 제N 캐리 신호(CR(N))로 출력한다.
상기 캐리부(340)는 제15 트랜지스터(T15)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 노드(Q1)에 연결된 제어 전극과 상기 클럭 단자에 연결된 입력 전극 및 제N 캐리 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제15 트랜지스터(T15)의 제어 전극은 게이트 전극일 수 있다. 상기 제15 트랜지스터(T15)의 입력 전극은 소스 전극일 수 있다. 상기 제15 트랜지스터(T15)의 출력 전극은 드레인 전극일 수 있다.
상기 인버팅부(350)는 상기 제1 클럭 신호(CK1) 및 상기 제2 오프 전압(VSS2)을 기초로 인버팅 신호를 생성하여 제2 노드(Q2)에 출력한다. 상기 제2 노드(Q2)는 인버팅 노드이다.
상기 인버팅부(350)는 직렬로 연결되는 제12 트랜지스터(T12) 및 제13 트랜지스터(T13) 및 직렬로 연결되는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함한다.
상기 제12 트랜지스터(T12)는 상기 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제3 노드(Q3)에 연결된 제어 전극, 상기 클럭 단자에 연결된 입력 전극 및 제2 노드(Q2)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제3 노드(Q3)에 연결된 입력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제2 노드(Q2)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 제어 전극은 각각 게이트 전극일 수 있다. 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 입력 전극은 각각 소스 전극일 수 있다. 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 출력 전극은 각각 드레인 전극일 수 있다.
여기서, 상기 제12 트랜지스터(T12)는 제1 인버팅 트랜지스터이고, 상기 제7 트랜지스터(T7)는 제2 인버팅 트랜지스터이며, 상기 제13 트랜지스터(T13)는 제3 인버팅 트랜지스터이고, 상기 제8 트랜지스터(T8)는 제4 인버팅 트랜지스터이다.
상기 제1 풀다운부(361)는 상기 제N+1.5 캐리 신호(CR(N+1.5))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함하고, 상기 제9 트랜지스터(T9)는 상기 제N+1.5 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
예를 들어, 상기 제9 트랜지스터(T9)의 제어 전극은 게이트 전극일 수 있다. 상기 제9 트랜지스터(T9)의 입력 전극은 소스 전극일 수 있다. 상기 제9 트랜지스터(T9)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 풀다운부(362)는 상기 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 게이트 출력 신호(GOUT(N))를 상기 제1 오프 전압(VSS1)으로 풀다운 한다.
상기 제2 풀다운부(362)는 상기 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 게이트 출력 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 제N+1 캐리 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제2 트랜지스터(T2)의 제어 전극은 게이트 전극일 수 있다. 상기 제2 트랜지스터(T2)의 입력 전극은 소스 전극일 수 있다. 상기 제2 트랜지스터(T2)의 출력 전극은 드레인 전극일 수 있다.
상기 캐리 풀다운부(370)는 상기 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 캐리 신호(CR(N))를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 캐리 풀다운부(370)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제N+1 캐리 단자에 연결된 제어 전극 및 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제17 트랜지스터(T17)의 제어 전극은 게이트 전극일 수 있다. 상기 제17 트랜지스터(T17)의 입력 전극은 소스 전극일 수 있다. 상기 제17 트랜지스터(T17)의 출력 전극은 드레인 전극일 수 있다.
상기 제1 홀딩부(381)는 상기 제2 노드(Q2)에 인가된 상기 인버팅 신호에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 홀딩부(381)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 제2 노드(Q2)에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 제1 노드에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 홀딩부(381)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
예를 들어, 상기 제10 트랜지스터(T10)의 제어 전극은 게이트 전극일 수 있다. 상기 제10 트랜지스터(T10)의 입력 전극은 소스 전극일 수 있다. 상기 제10 트랜지스터(T10)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 홀딩부(382)는 상기 제2 노드(Q2)에 인가된 상기 인버팅 신호에 응답하여 상기 제N 게이트 출력 신호(GOUT(N))를 상기 제1 오프 전압(VSS1)으로 풀다운 한다.
상기 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제2 노드(Q2)에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제3 트랜지스터(T3)의 제어 전극은 게이트 전극일 수 있다. 상기 제3 트랜지스터(T3)의 입력 전극은 소스 전극일 수 있다. 상기 제3 트랜지스터(T3)의 출력 전극은 드레인 전극일 수 있다.
상기 제3 홀딩부(383)는 상기 제2 노드(Q2)에 인가된 상기 인버팅 신호에 응답하여 상기 제N 캐리 신호(CR(N))를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제3 홀딩부(383)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제N 캐리 단자에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제2 노드(Q2)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제11 트랜지스터(T11)의 제어 전극은 게이트 전극일 수 있다. 상기 제3 트랜지스터(T11)의 입력 전극은 소스 전극일 수 있다. 상기 제3 트랜지스터(T11)의 출력 전극은 드레인 전극일 수 있다.
본 실시예에서, 상기 제1, 2, 3, 4, 7, 8, 9, 10, 11, 12, 13, 15 및 17 트랜지스터는 산화물 반도체 트랜지스터일 수 있다. 상기 산화물 반도체 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 반도체층은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-주석-아연 산화물(In-Sn-Zn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다. 그러나, 본 발명에 사용될 수 있는 산화물 반도체 물질은 여기에 한정되지 않는다.
이와는 달리, 상기 제1, 2, 3, 4, 7, 8, 9, 10, 11, 12, 13, 14, 15 및 17 트랜지스터는 비정질 실리콘 트랜지스터일 수 있다.
도 6을 참조하면, 상기 제1 클럭 신호(CK1)는 제N-2 스테이지, 제N 스테이지, 제N+2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제1 클럭 신호(CK1)의 반전 신호인 상기 제3 클럭 신호(CK3)는 제N-1 스테이지, 제N+1 스테이지 및 제N+3 스테이지에 대응하여 하이 레벨을 갖는다.
상기 제N-1 캐리 신호(CR(N-1))는 상기 제N-1 스테이지에 대응하여 하이 레벨을 갖고, 상기 제N+1 캐리 신호(CR(N+1))는 상기 제N+1 스테이지에 대응하여 하이 레벨을 가지며, 상기 제N+1.5 캐리 신호(CR(N+1.5))는 상기 제N+1 스테이지의 후반 및 상기 제N+2 스테이지의 전반에 대응하여 하이 레벨을 갖는다.
상기 제N 스테이지의 게이트 출력 신호(GOUT(N))는 상기 제1 클럭 신호(CK1)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 캐리 신호(CR(N))는 상기 제1 클럭 신호(CK1)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다.
상기 제N 스테이지의 상기 제1 노드(Q1)의 전압은 상기 풀업 제어부(310)에 의해 상기 제N-1 스테이지에 대응하여 제1 레벨로 증가하고, 상기 풀업부(330) 및 상기 충전부(320)에서 발생하는 커플링에 의해 상기 제N 스테이지에 대응하여 상기 제1 레벨보다 높은 제2 레벨로 증가한다. 또한, 상기 충전부(320)에서 발생하는 커플링에 의해 상기 제N+1 스테이지의 시작 시점에 대응하여 상기 제2 레벨보다 낮은 제3 레벨로 감소한다. 또한, 상기 제1 풀다운부(361)에 의해 상기 제N+1 스테이지의 후반의 시작 시점에 대응하여 최소 레벨로 감소한다. 예를 들어, 상기 제3 레벨은 상기 제1 레벨과 같을 수 있다.
상기 제N 스테이지의 상기 제2 노드(Q2)의 전압은 상기 제1 클럭 신호(CK1)에 동기되며, 상기 인버팅부(350)에 의해 상기 제N-2 스테이지, 제N+2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 스테이지의 상기 제3 노드(Q3)의 전압은 상기 게이트 출력 신호(GOUT)가 하이 레벨을 갖는 상기 제N 스테이지를 제외하고 하이 레벨을 갖는다. 상기 제2 노드(Q2)의 전압은 인버팅 신호일 수 있다.
본 실시예에 따르면, 상기 제1 노드(Q1)의 전압은 상기 제2 레벨로부터 최소 레벨로 한번에 떨어지지 않고, 상기 충전부(320) 및 상기 제1 풀다운부(361)에 의해 서서히 감소한다. 따라서, 상기 제1 풀다운부(361)의 상기 제9 트랜지스터(T9)의 드레인 소스 전압(Vds)이 감소하여 상기 제9 트랜지스터(T9)의 비 정상 동작으로 인한 게이트 신호의 중복 출력 및 표시 패널(100)의 라인 불량을 방지할 수 있다. 결과적으로, 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있고, 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
본 실시예에 따른 게이트 구동 회로는 제4 홀딩부를 더 포함하는 것을 제외하면, 도 1 내지 도 6의 게이트 구동 회로와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 4, 도 6 및 도 7을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 복수의 스테이지들을 포함할 수 있다. 예를 들어, 상기 게이트 구동부(300)의 스테이지들에는 4가지의 서로 다른 타이밍을 갖는 클럭 신호들(CK1, CK2, CK3, CK4)이 인가될 수 있다.
상기 게이트 구동부(300)는 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력 받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(GOUT)를 출력한다.
상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 제1 클럭 신호(CK1)를 입력 받을 수 있다. 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 이전 캐리 신호(CR(N-1)), 제1 다음 캐리 신호(CR(N+1.5)), 제2 다음 캐리 신호(CR(N+1)) 및 제3 다음 캐리 신호(CR(N+2))를 입력 받을 수 있다.
상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N+1.5 캐리 신호(CR(N+1.5))는 제N+1.5 캐리 단자에 인가되고, 상기 제N+2 캐리 신호(CR(N+2))는 제N+2 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다. 상기 제N-1 캐리 신호(CR(N-1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 이전 스테이지(ST(N-1)의 캐리 신호일 수 있다. 상기 제N+1 캐리 신호(CR(N+1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 다음 스테이지(ST(N+1)의 캐리 신호일 수 있다. 상기 제N+1.5 캐리 신호(CR(N+1.5))는 도 4의 현재 스테이지(ST(N))로부터 세 번째에 배치되는 제3 다음 스테이지(ST(N+1.5))의 캐리 신호일 수 있다. 상기 제N+2 캐리 신호(CR(N+2))는 상기 현재 스테이지(ST(N))로부터 네 번째에 배치되는 제4 다음 스테이지의 캐리 신호일 수 있다. 상기 제4 다음 스테이지에는 상기 현재 스테이지와 동일한 클럭 신호가 인가될 수 있다.
상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 풀다운부(370), 제1 홀딩부(381), 제2 홀딩부(382), 제3 홀딩부(383) 및 제4 홀딩부(384)를 포함한다.
상기 제1 풀다운부(361)는 상기 제N+1.5 캐리 신호(CR(N+1.5))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함하고, 상기 제9 트랜지스터(T9)는 상기 제N+1.5 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
상기 제4 홀딩부(384)는 상기 제N+2 캐리 신호(CR(N+2))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제4 홀딩부(384)는 제6 트랜지스터(T6)를 포함하고, 상기 제6 트랜지스터(T6)는 상기 제N+2 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제6 트랜지스터(T6)의 제어 전극은 게이트 전극일 수 있다. 상기 제6 트랜지스터(T6)의 입력 전극은 소스 전극일 수 있다. 상기 제6 트랜지스터(T6)의 출력 전극은 드레인 전극일 수 있다.
본 실시예에 따르면, 상기 제1 노드(Q1)의 전압은 상기 제2 레벨로부터 최소 레벨로 한번에 떨어지지 않고, 상기 충전부(320) 및 상기 제1 풀다운부(361)에 의해 서서히 감소한다. 따라서, 상기 제1 풀다운부(361)의 상기 제9 트랜지스터(T9)의 드레인 소스 전압(Vds)이 감소하여 상기 제9 트랜지스터(T9)의 비 정상 동작으로 인한 게이트 신호의 중복 출력 및 표시 패널(100)의 라인 불량을 방지할 수 있다.
또한, 상기 제1 노드(Q1)의 전압은 상기 제4 홀딩부(384)에 의해 더욱 안정적으로 상기 제2 오프 전압(VSS2)을 유지한다. 결과적으로, 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있고, 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
본 실시예에 따른 게이트 구동 회로는 제1 내지 제3 리셋부를 더 포함하는 것을 제외하면, 도 1 내지 도 6의 게이트 구동 회로와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 4, 도 6 및 도 8을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 복수의 스테이지들을 포함할 수 있다. 예를 들어, 상기 게이트 구동부(300)의 스테이지들에는 4가지의 서로 다른 타이밍을 갖는 클럭 신호들(CK1, CK2, CK3, CK4)이 인가될 수 있다.
상기 게이트 구동부(300)는 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4), 제1 오프 전압(VSS1), 제2 오프 전압(VSS2) 및 리셋 신호(RST)를 입력 받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(GOUT)를 출력한다.
상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 제1 클럭 신호(CK1)를 입력 받을 수 있다. 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 이전 캐리 신호(CR(N-1)), 제1 다음 캐리 신호(CR(N+1.5)) 및 제2 다음 캐리 신호(CR(N+1))를 입력 받을 수 있다.
상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N+1.5 캐리 신호(CR(N+1.5))는 제N+1.5 캐리 단자에 인가되고, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다. 상기 제N-1 캐리 신호(CR(N-1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 이전 스테이지(ST(N-1)의 캐리 신호일 수 있다. 상기 제N+1 캐리 신호(CR(N+1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 다음 스테이지(ST(N+1)의 캐리 신호일 수 있다. 상기 제N+1.5 캐리 신호(CR(N+1.5))는 도 4의 현재 스테이지(ST(N))로부터 세 번째에 배치되는 제3 다음 스테이지(ST(N+1.5))의 캐리 신호일 수 있다. 상기 리셋 신호(RST)는 리셋 단자에 인가된다.
상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 풀다운부(370), 제1 홀딩부(381), 제2 홀딩부(382), 제3 홀딩부(383), 제1 리셋부(391), 제2 리셋부(392) 및 제3 리셋부(393)를 포함한다.
상기 제1 풀다운부(361)는 상기 제N+1.5 캐리 신호(CR(N+1.5))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함하고, 상기 제9 트랜지스터(T9)는 상기 제N+1.5 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
상기 제1 리셋부(391)는 상기 리셋 신호(RST)에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 한다.
상기 제1 리셋부(391)는 제20 트랜지스터(T20)를 포함하고, 상기 제20 트랜지스터(T20)는 상기 리셋 단자에 연결된 제어 전극과 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
상기 제2 리셋부(392)는 상기 리셋 신호(RST)에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압으로 풀다운 한다.
상기 제2 리셋부(392)는 제21 트랜지스터(T21)를 포함하고, 상기 제21 트랜지스터(T21)는 상기 리셋 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
상기 제3 리셋부(393)는 상기 리셋 신호(RST)에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 한다.
상기 제3 리셋부(393)는 제22 트랜지스터(T22)를 포함하고, 상기 제22 트랜지스터(T22)는 상기 리셋 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.
본 실시예에 따르면, 상기 제1 노드(Q1)의 전압은 상기 제2 레벨로부터 최소 레벨로 한번에 떨어지지 않고, 상기 충전부(320) 및 상기 제1 풀다운부(361)에 의해 서서히 감소한다. 따라서, 상기 제1 풀다운부(361)의 상기 제9 트랜지스터(T9)의 드레인 소스 전압(Vds)이 감소하여 상기 제9 트랜지스터(T9)의 비 정상 동작으로 인한 게이트 신호의 중복 출력 및 표시 패널(100)의 라인 불량을 방지할 수 있다. 결과적으로, 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있고, 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
본 실시예에 따른 게이트 구동 회로는 제N 스테이지가 클럭 신호 및 반전 클럭 신호를 입력 받고, 인버팅부를 포함하지 않는 것 등을 제외하면, 도 1 내지 도 6의 게이트 구동 회로와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 4, 도 6 및 도 9를 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 게이트 구동부(300)는 복수의 스테이지들을 포함할 수 있다. 예를 들어, 상기 게이트 구동부(300)의 스테이지들에는 4가지의 서로 다른 타이밍을 갖는 클럭 신호들(CK1, CK2, CK3, CK4)이 인가될 수 있다.
상기 게이트 구동부(300)는 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력 받는다. 상기 게이트 구동부(300)는 게이트 출력 신호(GOUT)를 출력한다.
상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 제1 클럭 신호(CK1) 및 제3 클럭 신호(CK3)를 입력 받을 수 있다. 본 실시예에서, 상기 제3 클럭 신호(CK3)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다. 상기 게이트 구동부(300)의 제N 스테이지(ST(N))는 이전 캐리 신호(CR(N-1)), 제1 다음 캐리 신호(CR(N+1.5)), 제2 다음 캐리 신호(CR(N+1)) 및 제3 다음 캐리 신호(CR(N+2))를 입력 받을 수 있다.
상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N+1.5 캐리 신호(CR(N+1.5))는 제N+1.5 캐리 단자에 인가되고, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다. 상기 제N-1 캐리 신호(CR(N-1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 이전 스테이지(ST(N-1)의 캐리 신호일 수 있다. 상기 제N+1 캐리 신호(CR(N+1))는 도 4의 현재 스테이지(ST(N))로부터 두 번째에 배치되는 제2 다음 스테이지(ST(N+1)의 캐리 신호일 수 있다. 상기 제N+1.5 캐리 신호(CR(N+1.5))는 도 4의 현재 스테이지(ST(N))로부터 세 번째에 배치되는 제3 다음 스테이지(ST(N+1.5))의 캐리 신호일 수 있다. 상기 제N+2 캐리 신호(CR(N+2))는 상기 현재 스테이지(ST(N))로부터 네 번째에 배치되는 제4 다음 스테이지의 캐리 신호일 수 있다.
상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 풀다운부(370A), 제1 홀딩부(381), 제2 홀딩부(382) 및 제4 홀딩부(384)를 포함한다.
상기 제1 풀다운부(361)는 상기 제N+1.5 캐리 신호(CR(N+1.5))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함하고, 상기 제9 트랜지스터(T9)는 상기 제N+1.5 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
상기 캐리 풀다운부(370A)는 상기 클럭 신호(CK1)와 상이한 반전 클럭 신호(CK3)에 응답하여 상기 제N 캐리 신호(CR(N))를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 캐리 풀다운부(370A)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 반전 클럭 신호(CK3)가 인가되는 반전 클럭 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.
상기 제4 홀딩부(384)는 상기 제N+2 캐리 신호(CR(N+2))에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제4 홀딩부(384)는 제6 트랜지스터(T6)를 포함하고, 상기 제6 트랜지스터(T6)는 상기 제N+2 캐리 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
상기 제1 홀딩부(381)는 상기 클럭 신호(CK1)에 응답하여 상기 제1 노드(Q1)를 상기 제2 오프 전압(VSS2)으로 풀다운 한다.
상기 제1 홀딩부(381)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 클럭 단자에 연결된 제어 전극과 상기 제2 오프 단자에 연결된 입력 전극 및 제1 노드에 연결된 출력 전극을 포함한다.
이와는 달리, 상기 제1 홀딩부(381)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
상기 제2 홀딩부(382)는 상기 반전 클럭 신호(CK3)에 응답하여 상기 제N 게이트 출력 신호(GOUT(N))를 상기 제1 오프 전압(VSS1)으로 풀다운 한다.
상기 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 반전 클럭 단자에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
본 실시예에 따르면, 상기 제1 노드(Q1)의 전압은 상기 제2 레벨로부터 최소 레벨로 한번에 떨어지지 않고, 상기 충전부(320) 및 상기 제1 풀다운부(361)에 의해 서서히 감소한다. 따라서, 상기 제1 풀다운부(361)의 상기 제9 트랜지스터(T9)의 드레인 소스 전압(Vds)이 감소하여 상기 제9 트랜지스터(T9)의 비 정상 동작으로 인한 게이트 신호의 중복 출력 및 표시 패널(100)의 라인 불량을 방지할 수 있다. 결과적으로, 상기 게이트 구동 회로의 신뢰성을 향상시킬 수 있고, 상기 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
이상에서 설명한 본 발명에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 게이트 구동 회로의 신뢰성이 향상되고, 표시 패널의 표시 품질이 향상될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 310: 풀업 제어부
320: 충전부 330: 풀업부
340: 캐리부 350: 인버팅부
361: 제1 풀다운부 362: 제2 풀다운부
370, 370A: 캐리 풀다운부 381: 제1 홀딩부
382: 제2 홀딩부 383: 제3 홀딩부
384: 제4 홀딩부 391: 제1 리셋부
392: 제2 홀딩부 393: 제3 리셋부
400: 감마 기준 전압 생성부 500: 데이터 구동부

Claims (20)

  1. 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
    상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
    상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
    다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부; 및
    다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하는 게이트 구동 회로.
  2. 제1항에 있어서, 상기 제1 다음 캐리 신호는 상기 제2 다음 캐리 신호보다 늦은 타이밍을 갖는 것을 특징으로 하는 게이트 구동 회로.
  3. 제2항에 있어서, 상기 제1 다음 캐리 신호는 현재 스테이지로부터 세 번째에 배치되는 제3 다음 스테이지의 캐리 신호이고,
    상기 제2 다음 캐리 신호는 상기 현재 스테이지로부터 두 번째에 배치되는 제2 다음 스테이지의 캐리 신호인 것을 특징으로 하는 게이트 구동 회로.
  4. 제3항에 있어서, 상기 현재 스테이지에는 제1 클럭 신호가 인가되고,
    상기 현재 스테이지로부터 첫 번째에 배치되는 제1 다음 스테이지에는 상기 제1 클럭 신호와 상이한 제2 클럭 신호가 인가되며,
    상기 제2 다음 스테이지에는 상기 제1 클럭 신호 및 상기 제2 클럭 신호와 상이한 제3 클럭 신호가 인가되고,
    상기 제3 다음 스테이지에는 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 제3 클럭 신호와 상이한 제4 클럭 신호가 인가되는 것을 특징으로 하는 게이트 구동 회로.
  5. 제4항에 있어서, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 반전 신호이고,
    상기 제4 클럭 신호는 상기 제2 클럭 신호의 반전 신호인 것을 특징으로 하는 게이트 구동 회로.
  6. 제1항에 있어서, 상기 제2 다음 캐리 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 캐리 풀다운부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제6항에 있어서, 상기 클럭 신호 및 상기 제2 오프 전압을 기초로 인버팅 신호를 생성하여 인버팅 노드에 출력하는 인버팅부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제7항에 있어서, 상기 인버팅부는
    직렬로 연결되는 제1 인버팅 트랜지스터 및 제3 인버팅 트랜지스터; 및
    직렬로 연결되는 제2 인버팅 트랜지스터 및 제4 인버팅 트랜지스터를 포함하고,
    상기 제1 인버팅 트랜지스터는 상기 클럭 신호가 공통으로 인가되는 제어 전극 및 입력 전극 및 제3 노드에 연결된 출력 전극을 포함하고,
    상기 제2 인버팅 트랜지스터는 상기 제3 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극 및 상기 인버팅 노드에 연결된 출력 전극을 포함하며,
    상기 제3 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하고,
    상기 제4 인버팅 트랜지스터는 상기 제N 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 인버팅 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제7항에 있어서, 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제1 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제9항에 있어서, 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제10항에 있어서, 상기 인버팅 노드에 인가된 상기 인버팅 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 제3 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  12. 제6항에 있어서, 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호와 상이한 제3 다음 캐리 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제4 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제6항에 있어서, 리셋 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제1 리셋부;
    상기 리셋 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제2 리셋부; 및
    상기 리셋 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 제3 리셋부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  14. 제1항에 있어서, 상기 클럭 신호와 상이한 반전 클럭 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 풀다운 하는 캐리 풀다운부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  15. 제14항에 있어서, 다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호와 상이한 제3 다음 캐리 신호에 응답하여 상기 제1 노드를 상기 제2 오프 전압으로 풀다운 하는 제4 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  16. 제15항에 있어서, 상기 클럭 신호에 응답하여 상기 제N 캐리 신호를 상기 제1 노드에 인가하는 제1 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  17. 제16항에 있어서, 상기 반전 클럭 신호에 응답하여 상기 제N 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운 하는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  18. 영상을 표시하는 표시 패널;
    상기 표시 패널에 데이터 전압을 인가하는 데이터 구동 회로; 및
    상기 표시 패널에 게이트 출력 신호를 인가하고,
    이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부;
    상기 제1 노드에 인가된 신호에 응답하여 클럭 신호를 제N 게이트 출력 신호로 출력하는 풀업부;
    상기 제1 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
    다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부;
    다음 스테이지 중 어느 하나의 캐리 신호이고 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여 상기 제N 게이트 출력 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부를 포함하는 게이트 구동 회로를 포함하는 표시 장치.
  19. 제18항에 있어서, 상기 제1 다음 캐리 신호는 상기 제2 다음 캐리 신호보다 늦은 타이밍을 갖는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 제1 다음 캐리 신호는 현재 스테이지로부터 세 번째에 배치되는 제3 다음 스테이지의 캐리 신호이고,
    상기 제2 다음 캐리 신호는 상기 현재 스테이지로부터 두 번째에 배치되는 제2 다음 스테이지의 캐리 신호인 것을 특징으로 하는 표시 장치.
KR1020160176964A 2016-12-22 2016-12-22 게이트 구동 회로 및 이를 구비한 표시 장치 KR20180073787A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160176964A KR20180073787A (ko) 2016-12-22 2016-12-22 게이트 구동 회로 및 이를 구비한 표시 장치
US15/798,925 US10810965B2 (en) 2016-12-22 2017-10-31 Gate driving circuit and display apparatus including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160176964A KR20180073787A (ko) 2016-12-22 2016-12-22 게이트 구동 회로 및 이를 구비한 표시 장치

Publications (1)

Publication Number Publication Date
KR20180073787A true KR20180073787A (ko) 2018-07-03

Family

ID=62630399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160176964A KR20180073787A (ko) 2016-12-22 2016-12-22 게이트 구동 회로 및 이를 구비한 표시 장치

Country Status (2)

Country Link
US (1) US10810965B2 (ko)
KR (1) KR20180073787A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200051896A (ko) * 2018-11-05 2020-05-14 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106991958B (zh) * 2017-06-09 2020-07-17 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN109559688A (zh) * 2017-09-26 2019-04-02 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路以及控制方法
KR102551295B1 (ko) * 2018-10-24 2023-07-05 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
US11688339B2 (en) * 2020-04-10 2023-06-27 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and manufacturing method thereof, display device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101493276B1 (ko) * 2007-05-09 2015-02-16 삼성디스플레이 주식회사 타이밍 컨트롤러, 액정 표시 장치 및 액정 표시 장치의구동 방법
KR101544052B1 (ko) * 2009-02-11 2015-08-13 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR101773136B1 (ko) * 2010-12-24 2017-08-31 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR102108880B1 (ko) * 2013-09-17 2020-05-12 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102282028B1 (ko) 2015-01-14 2021-07-29 삼성디스플레이 주식회사 게이트 구동 회로
KR20160089028A (ko) 2015-01-16 2016-07-27 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102262863B1 (ko) 2015-01-30 2021-06-10 엘지디스플레이 주식회사 게이트 드라이버 집적회로, 게이트 구동 방법, 표시패널 및 표시장치
KR20160096777A (ko) 2015-02-05 2016-08-17 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR20160103616A (ko) * 2015-02-24 2016-09-02 삼성디스플레이 주식회사 주사 구동부
KR102287194B1 (ko) 2015-03-30 2021-08-09 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200051896A (ko) * 2018-11-05 2020-05-14 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
US20180182345A1 (en) 2018-06-28
US10810965B2 (en) 2020-10-20

Similar Documents

Publication Publication Date Title
US10134352B2 (en) Gate driving circuit and display apparatus including the same
KR101963595B1 (ko) 게이트 구동 회로 및 이를 구비한 표시 장치
US9071230B2 (en) Gate driving circuit and display apparatus having the same
US10741139B2 (en) Goa circuit
KR102046483B1 (ko) 게이트 구동 회로 및 이를 구비한 표시 장치
KR102174888B1 (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
US9159280B1 (en) GOA circuit for liquid crystal displaying and display device
KR20180073787A (ko) 게이트 구동 회로 및 이를 구비한 표시 장치
JP2011232730A (ja) ゲート駆動回路及びそれを有する表示装置
JP2018500583A (ja) 酸化物半導体薄膜トランジスタにおけるスキャン駆動回路
WO2019006812A1 (zh) Goa电路及液晶显示装置
KR20170102134A (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
US10386663B2 (en) GOA circuit and liquid crystal display device
US9190008B2 (en) Gate driving module, display apparatus having the same and method of driving display panel using the same
KR20080058570A (ko) 게이트 구동회로 및 이를 포함하는 액정표시장치
US20140347257A1 (en) Method of driving display panel and display apparatus for performing the same
US20150339995A1 (en) Method of driving display panel and display apparatus for performing the same
CN114170951A (zh) 显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)