KR20170102134A

KR20170102134A - 게이트 구동 회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20170102134A
Application number: KR1020160024645A
Authority: KR
Inventors: 김철호; 양건우; 최현영; 양지훈; 이용우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-02-29
Filing date: 2016-02-29
Publication date: 2017-09-07
Also published as: US20170249893A1; KR102579690B1; US11443681B2; US20230005412A1

Abstract

게이트 구동 회로는 제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하고 제2 구간에서 상기 게이트 신호를 상기 제1 클럭 신호의 로우 레벨로 풀다운하는 풀업-풀다운부, 및 제2 클럭 신호에 응답하여 상기 제2 구간에서 제1 오프 전압을 상기 풀업-풀다운부에 제공하는 풀다운 가속부를 포함한다. 이에 따르면, 하나의 풀업-풀다운 트랜지스터가 풀업 동작 및 풀다운 동작을 모두 수행하는 게이트 구동 회로에 있어서, 풀다운 구간에서 상기 풀업-풀다운 트랜지스터에 로우 레벨의 직류 전압을 인가함으로써, 게이트 신호의 폴링 딜레이를 줄일 수 있다. 이는 풀업 트랜지스터 및 풀다운 트랜지스터가 구분된 게이트 구동 회로에도 적용될 수 있다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들 각각에 게이트 신호를 제공하는 게이트 구동 회로 및 상기 데이터 라인들 각각에 데이터 전압을 제공하는 데이터 구동 회로를 포함한다.

상기 게이트 구동 회로는 복수의 스위칭 소자들을 포함한다. 상기 스위칭 소자들은 클럭 신호 등에 의해 제어되어 상기 게이트 신호를 생성한다. 상기 클럭 신호가 RC 딜레이 등에 의해 지연될 경우, 상기 게이트 신호가 지연되어 상기 게이트 라인들 각각에 출력되는 게이트 신호의 타이밍이 달라지는 문제가 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키는 게이트 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 게이트 구동 회로는 제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하고 제2 구간에서 상기 게이트 신호를 상기 제1 클럭 신호의 로우 레벨로 풀다운하는 풀업-풀다운부, 및 제2 클럭 신호에 응답하여 상기 제2 구간에서 제1 오프 전압을 상기 풀업-풀다운부에 제공하는 풀다운 가속부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 제1 오프 전압은 직류 전압일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 오프 전압의 레벨은 상기 제1 클럭 신호의 로우 레벨과 동일할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호일 수 있다.

본 발명의 일 실시예에 있어서, 이전 스테이지 중 어느 하나의 캐리 신호 및 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 풀업-풀다운부의 동작을 제어하는 풀업-풀다운 제어부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 풀업-풀다운부는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 풀업-풀다운 제어부에 연결되는 제1 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 입력 전극, 및 상기 게이트 신호를 출력하는 제1 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 풀다운 가속부는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터는 상기 제2 클럭 신호를 수신하는 제2 제어 전극, 상기 제1 오프 전압을 수신하는 제2 입력 전극, 및 상기 제1 입력 전극에 연결되는 제2 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 오프 전압은 모든 스테이지에 공통적으로 인가될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 게이트 구동 회로는 제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하는 풀업부, 제2 구간에서 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 게이트 신호를 제1 오프 전압으로 풀다운하는 풀다운부, 상기 제1 클럭 신호 및 제2 오프 전압을 기초로 인버팅 신호를 생성하는 인버팅부, 및 이전 스테이지의 인버팅 신호에 응답하여 상기 제2 구간에서 상기 제2 오프 전압을 상기 풀업부에 제공하는 풀다운 가속부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 오프 전압은 직류 전압일 수 있다.

본 발명의 일 실시예에 있어서, 상기 이전 스테이지의 인버팅 신호는 상기 제1 구간에서 로우 레벨을 갖고 상기 제2 구간에서 하이 레벨을 가질 수 있다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치는 입력 영상 데이터를 기초로 데이터 전압을 생성하는 데이터 구동부, 제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하고 제2 구간에서 상기 게이트 신호를 상기 제1 클럭 신호의 로우 레벨로 풀다운하는 풀업-풀다운부, 및 제2 클럭 신호에 응답하여 상기 제2 구간에서 제1 오프 전압을 상기 풀업-풀다운부에 제공하는 풀다운 가속부를 포함하는 게이트 구동부, 및 상기 데이터 전압 및 상기 게이트 신호를 기초로 영상을 표시하는 표시 패널을 포함한다.

본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 이전 스테이지 중 어느 하나의 캐리 신호 및 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 풀업-풀다운부의 동작을 제어하는 풀업-풀다운 제어부를 더 포함할 수 있다.

본 발명의 실시예들에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 따르면, 하나의 풀업-풀다운 트랜지스터가 풀업 동작 및 풀다운 동작을 모두 수행하는 게이트 구동 회로에 있어서, 풀다운 구간에서 상기 풀업-풀다운 트랜지스터에 로우 레벨의 직류 전압을 인가함으로써, 게이트 신호의 폴링 딜레이를 줄일 수 있다. 이는 풀업 트랜지스터 및 풀다운 트랜지스터가 구분된 게이트 구동 회로에도 적용될 수 있다. 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 복수의 스테이지들을 나타내는 블록도이다.
도 3a는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 회로도이다.
도 3b는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 다른 예를 나타내는 회로도이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 입력 신호들 및 출력 신호들을 나타내는 파형도들이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치는 표시 패널(100) 및 구동부를 포함한다. 상기 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

상기 픽셀들 각각은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터(RGB)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DAT)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 상기 데이터 신호(DAT)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DAT)를 상기 데이터 구동부(500)에 출력한다. 상기 데이터 신호(DAT)는 상기 입력 영상 데이터(RGB)와 실질적으로 동일한 영상 데이터일 수도 있고, 상기 입력 영상 데이터(RGB)를 보정하여 발생된 보정 영상 데이터일 수도 있다. 예를 들어, 상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 선택적으로 수행하여 상기 데이터 신호(DAT)를 발생할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

본 발명에서, 상기 게이트 구동부(300)는 게이트 구동 회로와 동일한 의미로 사용될 수 있다.

상기 게이트 구동부(300)의 구성 및 구체적인 동작에 대해서는 도 2, 3a, 3b, 4a 및 4b를 참조하여 상세히 설명한다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DAT)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 복수의 스테이지들을 나타내는 블록도이다.

도 1 및 2를 참조하면, 상기 게이트 구동 회로(300)는 제1 내지 제N 스테이지들(ST1, ST2, ST3, ..., STN)을 포함한다. 상기 제1 내지 제N 스테이지들(ST1, ST2, ST3, ..., STN)은 클럭 신호들(CK(1), CK(2), CK(3), ..., CK(N))를 수신한다. 상기 제1 내지 제N 스테이지들(ST1, ST2, ST3, ..., STN)은 상기 클럭 신호들(CK(1), CK(2), CK(3), ..., CK(N))을 기초로 게이트 신호들(GS(1), GS(2), GS(3), ..., GS(N))을 출력한다.

도 3a는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 회로도이다. 도 4a 는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 입력 신호들 및 출력 신호들을 나타내는 파형도이다. 구체적으로, 도 3a는 도 2의 제N 스테이지의 일 예를 나타내는 회로도이고, 도 4a는 도 3a의 입력 신호들 및 출력 신호들을 나타내는 파형도이다.

도 1, 2, 3a 및 4a를 참조하면, 상기 게이트 구동 회로(300)의 상기 제N 스테이지(STN)는 제1 클럭 신호(CK(N)), 제2 클럭 신호(CKB(N)), 제1 오프 전압(VSS1) 및 제2 오프 전압 (VSS2)을 수신한다. 상기 제N 스테이지(STN)는 게이트 신호(GS(N))를 출력한다.

상기 제1 클럭 신호(CK(N))는 제1 클럭 단자에 인가되고, 상기 제2 클럭 신호(CKB(N))는 제2 클럭 단자에 인가되며, 상기 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되고, 상기 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되며, 상기 게이트 신호(GS(N))는 게이트 출력 단자로 출력된다.

상기 제1 클럭 신호(CK(N))는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 예를 들어, 상기 제1 클럭 신호(CK(N))는 제1 구간(DR1)에서 상기 하이 레벨을 갖고 제2 구간(DR2)에서 상기 로우 레벨을 가질 수 있다. 상기 제1 클럭 신호(CK(N))의 상기 하이 레벨은 게이트 온 전압을 가질 수 있다. 상기 제1 클럭 신호(CK(N))의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)과 동일할 수 있다. 상기 제1 클럭 신호(CK(N))의 듀티비는 50%일 수 있다. 이와 다르게, 상기 제1 클럭 신호(CK(N))의 듀티비는 50%보다 작을 수 있다. 상기 제1 클럭 신호(CK(N))는 상기 게이트 구동 회로(300)의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다. 예를 들어, 상기 게이트 온 전압은 약 15V 내지 약 20V일 수 있다.

상기 제2 클럭 신호(CKB(N))는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 예를 들어, 상기 제2 클럭 신호(CKB(N))는 상기 제1 구간(DR1)에서 상기 로우 레벨을 갖고 제2 구간(DR2)에서 상기 하이 레벨을 가질 수 있다. 상기 제2 클럭 신호(CKB(N))의 상기 하이 레벨은 상기 게이트 온 전압을 가질 수 있다. 상기 제2 클럭 신호(CKB(N))의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다. 상기 제2 클럭 신호(CKB(N))의 듀티비는 50%일 수 있다. 이와 다르게, 상기 제2 클럭 신호(CKB(N))의 듀티비는 50%보다 작을 수 있다. 상기 제2 클럭 신호(CKB(N))는 상기 게이트 구동 회로(300)의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다.예를 들어, 상기 제1 클럭 신호(CK(N))가 상기 게이트 구동 회로(300)의 홀수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호(CKB(N))는 상기 게이트 구동 회로(300)의 짝수 스테이지들에 인가된다. 예를 들어, 상기 제1 클럭 신호(CK(N))가 상기 게이트 구동 회로(300)의 짝수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호(CKB(N))는 상기 게이트 구동 회로(300)의 홀수 스테이지들에 인가된다. 예를 들어, 상기 제2 클럭 신호(CKB(N))는 상기 제1 클럭 신호(CK(N))의 반전 신호일 수 있다.

상기 제1 오프 전압(VSS1)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 상기 제1 오프 전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예를 들어, 상기 제1 오프 전압(VSS1)은 약 -5V일 수 있다. 예를 들어, 상기 제2 오프 전압(VSS2)은 약 -10V일 수 있다.

상기 제N 스테이지(STN)는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 구동되어 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))를 출력한다.

이와 같은 방식으로, 상기 제1 내지 제N 스테이지들(ST1, ST2, ST3, ..., STN)은 각 게이트 신호를 순차적으로 출력한다.

상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+2 캐리 신호(CR(N+2))는 제N+2 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다.

상기 제N 스테이지(STN)는 풀업-풀다운 제어부, 충전부(320), 풀업-풀다운부(330), 캐리부(340), 캐리 안정부(370), 제2 홀딩부(382), 제3 홀딩부(383) 및 풀다운 가속부(390)를 포함한다. 상기 풀업-풀다운 제어부는 풀업 제어부(310), 풀다운부(361) 및 제1 홀딩부(381)를 포함한다.

상기 풀업 제어부(310)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업-풀다운부(330)의 제어 전극에 연결된다.

상기 충전부(320)는 충전 커패시터(C1)를 포함하고, 상기 충전 커패시터(C1)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 게이트 출력 단자에 연결된 제2 전극을 포함한다.

상기 풀업-풀다운부(330)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 제5 노드(Q5)에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다. 상기 제5 노드(Q5)는 상기 제1 클럭 단자로부터 제1 클럭 신호(CK(N))를 수신한다.

상기 캐리부(340)는 제15 트랜지스터(T15) 및 제4 캐패시터(C4)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 노드(Q1)에 연결된 제어 전극과 상기 제5 노드(Q5)에 연결된 입력 전극 및 제N 캐리 단자에 연결된 출력 전극을 포함한다. 상기 제4 캐패시터(C4)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 제N 캐리 단자에 연결된 제2 전극을 포함한다.

상기 풀다운부(361)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제N+2 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 제2 노드(Q2)에 연결되는 출력 전극을 포함한다.

상기 캐리 안정부(370)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제N+2 캐리 단자에 공통으로 연결된 제어 전극 및 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

상기 캐리 안정부(370)는 제N+1 스테이지의 제4 트랜지스터(T4)를 통해 전달되는 누설 전류로 인한 노이즈 성분을 안정적으로 제거한다.

상기 제1 홀딩부(381)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.

상기 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 제3 홀딩부(383)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제3 노드(Q3)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

상기 풀다운 가속부(390)는 제18 트랜지스터(T18)를 포함하고, 상기 제18 트랜지스터(T18)는 상기 제2 클럭 단자에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제5 노드(Q5)에 연결된 출력 전극을 포함한다.

본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+2 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.

본 실시예에서, 상기 트랜지스터들은 산화물 반도체 트랜지스터일 수 있다. 이와는 달리, 상기 트랜지스터들은 비정질 실리콘 트랜지스터일 수 있다.

상기 제N 스테이지(STN)의 게이트 신호(GS(N))는 상기 제1 클럭 신호(CK(N))에 동기되며, 상기 제N 스테이지(STN)에 대응하여 하이 레벨을 갖는다. 상기 제N 캐리 신호(CR(N))는 상기 제1 클럭 신호(CK(N))에 동기되며, 상기 제N 스테이지(STN)에 대응하여 하이 레벨을 갖는다.

상기 제N 스테이지(STN)의 상기 제1 노드(Q1)의 전압은 상기 풀업 제어부(310)에 의해 상기 제N-1 스테이지에 대응하여 제1 레벨로 증가하고, 상기 풀업-풀다운부(330) 및 상기 충전부(320)에 의해 상기 제N 스테이지(STN)에 대응하여 상기 제1 레벨보다 높은 제2 레벨로 증가한다. 또한, 상기 풀다운부(361)에 의해 상기 제N+2 스테이지에 대응하여 감소한다.

이에, 상기 제1 트랜지스터(T1)는 상기 제1 및 제2 구간들(DR1, DR2) 동안 턴 온 된다. 따라서, 상기 게이트 신호(GS(N))는 상기 제1 구간(DR1) 동안 상기 제1 클럭 신호(CK(N)) 상기 하이 레벨로 풀업되고, 상기 제2 구간(DR2) 동안 상기 제1 클럭 신호(CK(N)) 상기 로우 레벨로 풀다운된다.

상기 제1 스테이지(ST1)에 인가되는 제1 클럭 신호(CK(1))는 RC 딜레이 등에 의해 제1 클럭 폴링 딜레이(CK_DL1)만큼 폴링이 딜레이 된다. 상기 제N 스테이지(STN)에 인가되는 제1 클럭 신호(CK(N))는 상기 RC 딜레이 등에 의해 제N 클럭 폴링 딜레이(CK_DLN)만큼 폴링이 딜레이 된다. 상기 게이트 구동 회로(300)의 하단으로 갈수록 상기 RC 딜레이가 커지므로, 상기 제N 클럭 폴링 딜레이(CK_DLN)가 상기 제1 클럭 폴링 딜레이(CK_DL1)보다 길 수 있다.

종래기술에 따르면, 위와 같이 상기 제N 폴링 딜레이(CK_DLN)가 상기 제1 폴링 딜레이(CK_DL1)보다 길면, 상기 제N 스테이지(STN)의 게이트 신호(GS(N))의 제N 게이트 폴링 딜레이(GS_DLN') 역시 상기 제1 스테이지(ST1)의 게이트 신호(GS(1))의 제1 게이트 폴링 딜레이(GS_DL1')보다 상당 시간 길어진다.

본 발명에 따르면, 상기 풀업-풀다운부(330)가 상기 제1 구간(DR1)에서 상기 게이트 신호(GS(N))를 상기 제1 클럭 신호(CK(N))의 상기 하이 레벨로 풀업하고, 상기 제2 구간(DR2)에서 상기 게이트 신호(GS(N))를 상기 제1 클럭 신호(CK(N))의 상기 로우 레벨로 풀다운하며, 상기 풀다운 가속부(390)가 상기 제2 구간(DR2)에서 상기 제2 클럭 신호(CKB(N))에 응답하여 상기 제2 오프 전압(VSS2)을 상기 제5 노드(Q5)에 인가한다.

이에 따라, 상기 제2 구간(DR2)에서 모든 스테이지에 대해 상기 제5 노드(Q5)에 직류 전압이 인가되므로, 상기 제1 스테이지(ST1)의 상기 게이트 신호(GS(1))의 제1 게이트 폴링 딜레이(GS_DL1) 및 상기 제N 스테이지(STN)의 상기 게이트 신호(GS(N))의 제N 게이트 폴링 딜레이(GS_DLN)가 줄어든다. 또한, 상기 제1 게이트 폴링 딜레이(GS_DL1)와 상기 제N 게이트 폴링 딜레이(GS_DLN)의 차이도 줄어든다.

도 3b는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 다른 예를 나타내는 회로도이다. 도 4a 및 4b는 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지의 입력 신호들 및 출력 신호들을 나타내는 파형도들이다. 구체적으로, 도 3b는 도 2의 제N 스테이지의 다른 예를 나타내는 회로도이고, 도 4a 및 4b는 도 3b의 입력 신호들 및 출력 신호들을 나타내는 파형도들이다.

도1, 2, 3b, 4a 및 4b를 참조하면, 상기 게이트 구동 회로(300)의 상기 제N 스테이지(STN)는 제1 클럭 신호(CK(N)), 제1 오프 전압(VSS1) 및 제2 오프 전압 (VSS2)을 수신한다. 상기 제N 스테이지(STN)는 게이트 신호(GS(N))를 출력한다.

상기 제1 클럭 신호(CK(N))는 제1 클럭 단자에 인가되고, 상기 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되며, 상기 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되며, 상기 게이트 신호(GS(N))는 게이트 출력 단자로 출력된다.

제2 클럭 신호는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 제2 클럭 신호는 상기 게이트 구동 회로(300)의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다. 예를 들어, 상기 제1 클럭 신호(CK(N))가 상기 게이트 구동 회로(300)의 홀수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호는 상기 게이트 구동 회로(300)의 짝수 스테이지들에 인가된다. 예를 들어, 상기 제1 클럭 신호(CK(N))가 상기 게이트 구동 회로(300)의 짝수 스테이지들에 인가되는 경우, 상기 제2 클럭 신호는 상기 게이트 구동 회로(300)의 홀수 스테이지들에 인가된다. 예를 들어, 상기 제2 클럭 신호(CKB(N))는 상기 제1 클럭 신호(CK(N))의 반전 신호일 수 있다.

상기 제N 스테이지(STN)는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 구동되어 게이트 신호(GS(N)) 및 제N 캐리 신호(CR(N))를 출력한다. 상기 제N 스테이지(STN)는 다음 스테이지인, 제N+1 스테이지의 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 게이트 신호(GS(N))를 상기 제1 오프 전압(VSS1)으로 풀다운한다.

상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다.

상기 제N 스테이지(STN)는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 안정부(370), 제1 홀딩부(381), 제2 홀딩부(382), 제3 홀딩부(383) 및 풀다운 가속부(390)를 포함한다.

상기 풀업 제어부(310)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업부(330)의 제어 전극에 연결된다.

상기 풀업부(330)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 제5 노드(Q5)에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다. 상기 제5 노드(Q5)는 상기 제1 클럭 단자로부터 제1 클럭 신호(CK(N))를 수신한다.

상기 인버팅부(350)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제8 트랜지스터(T8), 제2 캐패시터 및 제3 캐패시터를 포함한다. 상기 제12 트랜지스터(T12)는 상기 제1 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제4 노드(Q4)에 연결된 제어 전극, 상기 제1 클럭 단자에 연결된 입력 전극 및 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제4 노드(Q4)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 제1 클럭 단자에 연결되는 제1 전극 및 상기 제4 노드(Q4)에 연결되는 제2 전극을 포함한다. 상기 제3 캐패시터(C3)는 상기 제3 노드(Q3)에 연결되는 제1 전극 및 상기 제4 노드(Q4)에 연결되는 제2 전극을 포함한다.

여기서, 상기 제12 트랜지스터(T12)는 제1 인버팅 트랜지스터이고, 상기 제7 트랜지스터(T7)는 제2 인버팅 트랜지스터이며, 상기 제13 트랜지스터(T13)는 제3 인버팅 트랜지스터이고, 상기 제8 트랜지스터(T8)는 제4 인버팅 트랜지스터이다.

도 4b를 참조하면, 상기 제N 스테이지(STN)의 제3 노드(Q3)의 전압인 제N 인버팅 신호(INV(N))는 상기 제1 클럭 신호(CK(N))에 동기되며, 상기 인버팅부(350)에 의해 제N-2 스테이지, 제N+2 스테이지 및 제N+4 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 인버팅 신호(INV(N))는 상기 게이트 신호(GS(N))가 하이 레벨을 갖는 상기 제N 스테이지(STN)를 제외하고 하이 레벨을 갖는다.

상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 제2 노드(Q2)에 연결되는 출력 전극을 포함한다.

상기 제2 풀다운부(362)는 상기 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.

상기 캐리 안정부(370)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제N+1 캐리 단자에 공통으로 연결된 제어 전극 및 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.

상기 풀다운 가속부(390)는 제18 트랜지스터(T18)를 포함하고, 상기 제18 트랜지스터(T18)는 제N-1 스테이지로부터 제N-1 인버팅 신호를 수신하는 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제5 노드(Q5)에 연결된 출력 전극을 포함한다.

도 4b를 참조하면, 상기 제N-1 스테이지의 제3 노드의 전압인 제N-1 인버팅 신호(INV(N-1))는 상기 제2 클럭 신호(CKB)에 동기된다. 상기 제N-1 인버팅 신호(INV(N-1))는 상기 제N-1 스테이지의 게이트 신호가 하이 레벨을 갖는 상기 제N-1 스테이지를 제외하고 하이 레벨을 갖는다. 즉, 상기 제N-1 인버팅 신호(INV(N-1))는 상기 제1 구간(DR1)에서 로우 레벨을 갖고, 상기 제2 구간(DR2)에서 하이 레벨을 갖는다.

본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+1 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.

상기 제N 스테이지(STN)의 상기 제1 노드(Q1)의 전압은 상기 풀업 제어부(310)에 의해 상기 제N-1 스테이지에 대응하여 제1 레벨로 증가하고, 상기 풀업부(330) 및 상기 충전부(320)에 의해 상기 제N 스테이지(STN)에 대응하여 상기 제1 레벨보다 높은 제2 레벨로 증가한다. 또한, 상기 제1 풀다운부(361)에 의해 상기 제N+1 스테이지에 대응하여 감소한다.

이에, 상기 제1 트랜지스터(T1)는 상기 제1 구간(DR1) 동안 턴 온 되고, 상기 제2 구간(DR2) 동안 턴 오프 된다. 다만, 딜레이로 인해, 상기 제2 구간(DR2)의 초기 일부 구간 동안 상기 제1 트랜지스터(T1)는 턴 온 되어 있을 수 있다.

본 발명에 따르면, 상기 풀다운 가속부(390)가 상기 제2 구간(DR2)에서 상기 제N-1 인버팅 신호(INT(N-1))에 응답하여 상기 제2 오프 전압(VSS2)을 상기 제5 노드(Q5)에 인가한다.

이에 따라, 상기 제2 구간(DR2)의 초기 일부 구간에서 모든 스테이지에 대해 상기 제5 노드(Q5)에 직류 전압이 인가되므로, 상기 제1 스테이지(ST1)의 상기 게이트 신호(GS(1))의 제1 게이트 폴링 딜레이(GS_DL1) 및 상기 제N 스테이지(STN)의 상기 게이트 신호(GS(N))의 제N 게이트 폴링 딜레이(GS_DLN)가 줄어든다. 또한, 상기 제1 게이트 폴링 딜레이(GS_DL1)와 상기 제N 게이트 폴링 딜레이(GS_DLN)의 차이도 줄어든다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자기기에 유용하게 이용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims

제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하고, 제2 구간에서 상기 게이트 신호를 상기 제1 클럭 신호의 로우 레벨로 풀다운하는 풀업-풀다운부; 및
제2 클럭 신호에 응답하여 상기 제2 구간에서 제1 오프 전압을 상기 풀업-풀다운부에 제공하는 풀다운 가속부를 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 제1 오프 전압은 직류 전압인 것을 특징으로 하는 게이트 구동 회로.
제2항에 있어서,
상기 제1 오프 전압의 레벨은 상기 제1 클럭 신호의 로우 레벨과 동일한 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호인 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서,
이전 스테이지 중 어느 하나의 캐리 신호 및 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 풀업-풀다운부의 동작을 제어하는 풀업-풀다운 제어부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제5항에 있어서,
상기 풀업-풀다운부는 제1 트랜지스터를 포함하고,
상기 제1 트랜지스터는 상기 풀업-풀다운 제어부에 연결되는 제1 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 입력 전극, 및 상기 게이트 신호를 출력하는 제1 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제6항에 있어서,
상기 풀다운 가속부는 제2 트랜지스터를 포함하고,
상기 제2 트랜지스터는 상기 제2 클럭 신호를 수신하는 제2 제어 전극, 상기 제1 오프 전압을 수신하는 제2 입력 전극, 및 상기 제1 입력 전극에 연결되는 제2 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서,
상기 제1 오프 전압은 모든 스테이지에 공통적으로 인가되는 것을 특징으로 하는 게이트 구동 회로.
제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하는 풀업부;
제2 구간에서 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 게이트 신호를 제1 오프 전압으로 풀다운하는 풀다운부;
상기 제1 클럭 신호 및 제2 오프 전압을 기초로 인버팅 신호를 생성하는 인버팅부; 및
이전 스테이지의 인버팅 신호에 응답하여 상기 제2 구간에서 상기 제2 오프 전압을 상기 풀업부에 제공하는 풀다운 가속부를 포함하는 게이트 구동 회로.
제9항에 있어서,
상기 제2 오프 전압은 직류 전압인 것을 특징으로 하는 게이트 구동 회로.
제9항에 있어서,
상기 이전 스테이지의 인버팅 신호는 상기 제1 구간에서 로우 레벨을 갖고 상기 제2 구간에서 하이 레벨을 가지는 것을 특징으로 하는 게이트 구동 회로.
입력 영상 데이터를 기초로 데이터 전압을 생성하는 데이터 구동부;
제1 구간에서 게이트 신호를 제1 클럭 신호의 하이 레벨로 풀업하고 제2 구간에서 상기 게이트 신호를 상기 제1 클럭 신호의 로우 레벨로 풀다운하는 풀업-풀다운부, 및 제2 클럭 신호에 응답하여 상기 제2 구간에서 제1 오프 전압을 상기 풀업-풀다운부에 제공하는 풀다운 가속부를 포함하는 게이트 구동부; 및
상기 데이터 전압 및 상기 게이트 신호를 기초로 영상을 표시하는 표시 패널을 포함하는 표시 장치.
제12항에 있어서,
상기 제1 오프 전압은 직류 전압인 것을 특징으로 하는 표시 장치.
제13항에 있어서,
상기 제1 오프 전압의 레벨은 상기 제1 클럭 신호의 로우 레벨과 동일한 것을 특징으로 하는 표시 장치.
제12항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호인 것을 특징으로 하는 표시 장치.
제12항에 있어서,
상기 게이트 구동부는 이전 스테이지 중 어느 하나의 캐리 신호 및 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 풀업-풀다운부의 동작을 제어하는 풀업-풀다운 제어부를 더 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서,
상기 풀업-풀다운부는 제1 트랜지스터를 포함하고,
상기 제1 트랜지스터는 상기 풀업-풀다운 제어부에 연결되는 제1 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 입력 전극, 및 상기 게이트 신호를 출력하는 제1 출력 전극을 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서,
상기 풀다운 가속부는 제2 트랜지스터를 포함하고,
상기 제2 트랜지스터는 상기 제2 클럭 신호를 수신하는 제2 제어 전극, 상기 제1 오프 전압을 수신하는 제2 입력 전극, 및 상기 제1 입력 전극에 연결되는 제2 출력 전극을 포함하는 것을 특징으로 하는 표시 장치.
제12항에 있어서,
상기 제1 오프 전압은 모든 스테이지에 공통적으로 인가되는 것을 특징으로 하는 표시 장치.