JP2011232730A - ゲート駆動回路及びそれを有する表示装置 - Google Patents

Abstract

【課題】画質の不良を防止することができるゲート駆動回路、及び前記ゲート駆動回路を備える表示装置を提供する。
【解決手段】互いに従属接続された複数のステージを含み、各ステージが少なくとも１つのクロック信号に応答してゲート電圧を対応するゲートラインに出力するゲート駆動回路において、各ステージは、ゲート電圧を出力する電圧出力部と、電圧出力部を駆動させる出力駆動部と、ゲートラインをオフ電圧に保持するホールド部と、ゲートラインの一端に構成配置され、電圧出力部から出力されたゲート電圧に応答してゲートラインをオフ電圧に放電させる放電部とを有し、放電部は、電圧出力部から出力されるゲート電圧を受けてオフ電圧に放電する第１放電回路と、放電制御信号に応答して電圧出力部から出力されるゲート電圧をオフ電圧に放電する第２放電回路とを含む。
【選択図】 図２

Description

本発明はゲート駆動回路及びそれを有する表示装置に関し、さらに詳しくは、画質の不良を改善できるゲート駆動回路及びそれを有する表示装置に関する。

一般に、液晶表示装置は下部基板、下部基板に対向する上部基板、及び下部基板と上部基板との間に形成される液晶層からなり、画像を表示する液晶表示パネルを備える。液晶表示パネルは複数のゲートライン、複数のデータライン、複数のゲートラインと複数のデータラインに接続される複数の画素を備える。

液晶表示装置は複数のゲートラインにゲートパルスを順次に出力するためのゲート駆動回路、及び複数のデータラインにピクセル電圧を出力するデータ駆動回路を備える。一般に、ゲート駆動回路及びデータ駆動回路はチップの形態でフィルム又は液晶表示パネル上に実装される。

近年、液晶表示装置はチップの数を減らすために薄膜工程を通じて下部基板上にゲート駆動回路を直接形成したアモルファスシリコーンゲート（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｇａｔｅ）の構造を採択している。この際、液晶表示装置のゲート駆動回路は互いに従属接続される複数のステージからなる１つ以上のシフトレジスタを備える。

従来のゲート駆動回路に備えられる複数のステージの各々は次のステージのゲート信号に応じてリセットされる。
しかしながら、次のステージのゲート信号に歪曲が発生すると、ゲート駆動回路に備えられたステージのリセット機能が低下する。これによって、画質の不良が発生するという問題がある。

韓国特許出願公開第２００５−００７９７１８号明細書

そこで、本発明は上記従来のゲート駆動回路における問題点に鑑みてなされたものであって、本発明の目的は、画質の不良を防止することができるゲート駆動回路、及び前記ゲート駆動回路を備える表示装置を提供することにある。

上記目的を達成するためになされた本発明によるゲート駆動回路は、互いに従属接続された複数のステージを含み、各ステージが少なくとも１つのクロック信号に応答してゲート電圧を対応するゲートラインに出力するゲート駆動回路において、前記各ステージは、前記ゲート電圧を出力する電圧出力部と、前記電圧出力部を駆動させる出力駆動部と、
前記ゲートラインをオフ電圧に保持するホールド部と、前記ゲートラインの一端に構成配置され、前記電圧出力部から出力された前記ゲート電圧に応答して前記ゲートラインを前記オフ電圧に放電させる放電部とを有し、前記放電部は、前記電圧出力部から出力される前記ゲート電圧を受けて前記オフ電圧に放電する第１放電回路と、放電制御信号に応答して前記電圧出力部から出力されるゲート電圧を前記オフ電圧に放電する第２放電回路とを含むことを特徴とする。

上記目的を達成するためになされた本発明による表示装置は、行列の形態で配置されている複数の画素と、前記画素にゲート信号を伝送する複数のゲートラインと、前記画素にデータ信号を伝送する複数のデータラインと、前記ゲートラインに接続され、少なくとも１つのクロック信号に基づいて前記ゲート信号を生成するゲート駆動部と、前記データラインに接続され、前記データ信号を生成するデータ駆動部と、前記ゲート駆動部及びデータ駆動部の動作を制御する制御部とを有し、前記ゲート駆動部は、前記ゲートラインの一端に構成配置され、前記ゲート信号をオフ電圧に放電する第１放電回路と、前記制御部から出力される放電制御信号に応答して前記ゲート信号を前記オフ電圧に放電する第２放電回路とを含むことを特徴とする。

本発明に係るゲート駆動回路及びそれを有する表示装置によれば、ゲート駆動回路の各ステージはクロック信号が入力されない区間もオフ電圧に放電される。
その結果、画質の不良を改善することができるという効果がある。

本発明の第１の実施形態による液晶表示装置の平面図である。 図１に示すゲート駆動回路のブロック図である。 ゲート駆動回路の中で１つのステージを説明するための回路図である。 図１に示すゲート駆動回路のブロック図である。 図４に示す第１クロック信号、第２クロック信号及び放電制御信号のタイミング図である。 本発明の第２の実施形態によるゲート駆動回路のブロック図である。 図６に示す第１〜第４クロック信号、第１及び第２放電制御信号のタイミング図である。 本発明の第３の実施形態によるゲート駆動回路のブロック図である。 本発明の第４の実施形態によるゲート駆動回路のブロック図である。 本発明の第５の実施形態によるゲート駆動回路のブロック図である。 図１０に示す第１〜第４クロック信号、第３〜第６放電制御信号のタイミング図である。 本発明の第６の実施形態によるゲート駆動回路のブロック図である。 本発明の第７の実施形態によるゲート駆動回路のブロック図である。 図１３に示す第１〜第４クロック信号及び第７〜第１０放電制御信号のタイミング図である。 本発明の第８の実施形態によるゲート駆動回路のブロック図である。

次に、本発明に係るゲート駆動回路及びそれを有する表示装置を実施するための形態の具体例を図面を参照しながら説明する。

本発明は様々に変更でき、様々な形態を有することができるので、特定の実施形態を例示して説明する。しかし、この説明は本発明を特定の形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解するべきである。各図面において、類似又は同じ構成要素に対しては同じ参照符号を付与した。添付された図面において、構造物等の寸法は明確性のために実際より拡大して示した。第１、第２等の用語は様々な構成要素等を説明するのに使われるが、構成要素は該用語によって限定されてはいけない。用語等は１つの構成要素を異なる構成要素と区別する目的で使われるだけである。例えば、本発明の範囲から外れない限り、第１構成要素は第２構成要素に命名することができ、同様に第２構成要素は第１構成要素に命名することができる。単数の表現は文脈上明らかに意味の差がない限り複数も含む。

本発明において、“含む”又は“有する”等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部分品又はこれらを組合した物の存在を意味し、１つ又はその以上の異なる特徴、数字、段階、動作、構成要素、部分品又はこれらを組合した物の存在を排除してはいけない。なお、層、膜、領域、板等の部分が異なる部分の“上に”にある場合、これは異なる部分の“直ぐ上に”、又は、その中間にまた異なる部分があるものも含む。逆に、層、膜、領域、板等の部分が異なる部分の“下に”にある場合、これは異なる部分の“直ぐ下に”、又は、その中間にまた異なる部分があるものも含む。

（第１の実施形態）
図１は本発明の第１の実施形態による液晶表示装置の平面図である。
図１を参照すると、液晶表示装置４００は画像を表示する液晶表示パネル１００、液晶表示パネル１００にデータ電圧を出力する複数のデータ駆動チップ３２０、及び液晶表示パネル１００にゲート電圧を出力するゲート駆動回路２１０を含む。

液晶表示パネル１００は下部基板１１０、下部基板１１０と向かい合う上部基板１２０、及び下部基板１１０と上部基板１２０との間に介在する液晶層（図示せず）からなる。液晶表示パネル１００は画像を表示する表示領域ＤＡ及び表示領域ＤＡと隣接する周辺領域ＰＡからなる。

表示領域ＤＡには複数のゲートライン（ＧＬ１〜ＧＬｎ）及び複数のゲートライン（ＧＬ１〜ＧＬｎ）と絶縁されて交差する複数のデータライン（ＤＬ１〜ＤＬｍ）が備えられ、マトリックス（行列）形態の複数の画素領域が定義される。
各画素領域には薄膜トランジスタＴｒ、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔからなる画素Ｐ１が備えられる。例えば、薄膜トランジスタＴｒのゲート電極は第１ゲートラインＧＬ１に電気的に接続され、ソース電極（図示せず）は第１データラインＤＬ１に電気的に接続され、ドレイン電極（図示せず）は液晶キャパシタＣｌｃの第１電極である画素電極（図示せず）に電気的に接続される。液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔは薄膜トランジスタＴｒのドレイン電極に並列接続される。

ゲート駆動回路２１０は複数のゲートライン（ＧＬ１〜ＧＬｎ）の一端部に隣接して周辺領域ＰＡに形成される。ゲート駆動回路２１０は複数のゲートライン（ＧＬ１〜ＧＬｎ）の一端部に電気的に接続してゲート電圧を複数のゲートライン（ＧＬ１〜ＧＬｎ）に順次に印加する。ゲート駆動回路２１０は画素領域に備えられる薄膜トランジスタＴｒの製造工程の際に同時に形成される。

複数のデータライン（ＤＬ１〜ＤＬｍ）の一端部に隣接して周辺領域ＰＡには複数の駆動回路基板３１０が備えられる。例えば、複数の駆動回路基板３１０はテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ： ＴＣＰ）、またはチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ： ＣＯＦ）からなる。複数の駆動回路基板３１０上には複数のデータ駆動チップ３２０が実装される。複数のデータ駆動チップ３２０は複数のデータライン（ＤＬ１〜ＤＬｍ）の一端部に電気的に接続されて複数のデータライン（ＤＬ１〜ＤＬｍ）にデータ電圧を出力する。

液晶表示装置４００はゲート駆動回路２１０と複数のデータ駆動チップ３２０の駆動を制御するためのコントロール印刷回路基板３３０をさらに備える。
コントロール印刷回路基板３３０は複数のデータ駆動チップ３２０の駆動を制御するデータ制御信号と画像データを出力し、ゲート駆動回路２１０の駆動を制御するゲート制御信号を出力する。

コントロール印刷回路基板３３０は外部から画像データを受信してデータ制御信号を生成するタイミングコントローラ３３１、及びゲート制御信号を生成するゲート制御回路３３２を含む。
あるいは、コントロール印刷回路基板３３０はタイミングコントローラを含むさらに異なる印刷回路基板から制御信号を受信し、データ制御信号を生成して出力するデータ印刷回路基板でもよい。

タイミングコントローラ３３１は複数のデータ駆動チップ３２０とゲート制御回路３３２の駆動を制御する。ゲート制御回路３３２はゲート駆動回路２１０の駆動のための第１及び第２クロック信号ＣＫＶ、ＣＫＶＢ、ゲート信号の開始を知らせる開始信号ＳＴＶ、放電制御信号ＲＶＳ−１等からなるゲート制御信号を生成する。

コントロール印刷回路基板３３０はデータ制御信号と画像データを複数の駆動回路基板３１０を通じて複数のデータ駆動チップ３２０に送信する。また、コントロール印刷回路基板３３０はゲート制御信号をゲート駆動回路２１０に隣接する駆動回路基板３１０を通じてゲート駆動回路２１０に送信する。

このようなゲート駆動回路２１０、駆動回路基板３１０の各々は、少なくとも１つの集積回路の形態で液晶表示パネル１００上に直接装着されたり、可撓性印刷回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着されて液晶表示パネル１００に固定される。あるいは、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着されても良い。また、このようなゲート駆動回路２１０、駆動回路基板３１０は、ゲートライン（ＧＬ１〜ＧＬｎ）、データライン（ＤＬ１〜ＤＬｍ）、及び薄膜トランジスタＴｒとともに液晶表示パネル１００に集積して構成しても良い。また、ゲート駆動回路２１０、駆動回路基板３１０、タイミングコントローラ３３１、ゲート制御回路３３２は単一チップで集積することができ、この場合、これらの中で少なくとも１つ、又はこれらを構成する少なくとも１つの回路素子が単一チップの外部に備えられる。

次に、図２〜図４を参照してゲート駆動回路２１０に対して詳しく説明する。
図２は図１に示すゲート駆動回路のブロック図である。
図２を参照すると、ゲート駆動回路２１０は互いに従属接続される複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）からなるシフトレジスタ２１０ａ、及び複数のゲートラインＧＬ１〜ＧＬｎに接続されて次のステージ中の何れか１つのステージから出力されたゲート電圧に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる放電部２１０ｂを含む。

各ステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）は、第１入力端子ＩＮ、第１及び第２クロック端子ＣＫ１、ＣＫ２、第２入力端子ＣＴ、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、出力端子ＯＵＴ及びキャリー端子ＣＲを含む。
各ステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の第１入力端子ＩＮは前段ステージの中の何れか１つのステージのキャリー端子ＣＲに電気的に接続されてキャリー電圧が印加される。

複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の中で一番目のステージ（ＡＳＧ−１）の第１入力端子ＩＮにはゲート駆動回路２１０の駆動を開始する開始信号ＳＴＶが供給される。複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の第２入力端子ＣＴは次段ステージの中の何れか１つのステージの出力端子ＯＵＴに電気的に接続されて出力電圧が印加される。ただし、複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の中で最終ステージ（ＡＳＧ−Ｄ）の第２入力端子ＣＴには開始信号ＳＴＶが供給される。最終ステージ（ＡＳＧ−Ｄ）は直前ステージ（ＡＳＧ−Ｎ）の出力電圧をオフレベルにするためのダミー（ｄｕｍｍｙ）ステージである。

複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の中で奇数番目のステージ（ＡＳＧ１、ＡＳＧ３、．．．ＡＳＧｎ−１（ｎは自然数））の第１クロック端子ＣＫ１には第１クロック信号ＣＫＶが供給され、第２クロック端子ＣＫ２には第１クロック信号ＣＫＶと異なる位相を有する第２クロック信号ＣＫＶＢが供給される。第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢの位相に対しては後述する。
複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の中で偶数番目のステージ（ＡＳＧ２、．．．ＡＳＧｎ）の第１クロック端子ＣＫ１には第２クロック信号ＣＫＶＢが供給され、第２クロック端子ＣＫ２には第１クロック信号ＣＫＶが供給される。
複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）の電圧入力端子Ｖｉｎにはゲートラインをオフさせるオフ電圧ＶＳＳが供給される。また、最終ステージ（ＡＳＧ−Ｄ）の出力端子ＯＵＴは複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ）のリセット端子ＲＥに電気的に接続される。

最終ステージ（ＡＳＧ−Ｄ）を除いて複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ）の出力端子ＯＵＴには複数のゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、．．．ＧＬｎ）が電気的に接触され、最終ステージ（ＡＳＧ−Ｄ）はダミーゲートラインＤＧＬに接続される。
従って、複数のステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ）は出力端子ＯＵＴを通じてゲート電圧を順次に出力して複数のゲートライン（ＧＬ１〜ＧＬｎ）に印加する。図２に示したように、ステージ（ＡＳＧ−１〜ＡＳＧ−Ｎ、ＡＳＧ−Ｄ）は、複数のゲートライン（ＧＬ１〜ＧＬｎ）の第１端部に構成される。

放電部２１０ｂは複数からなり、放電部２１０ｂは、ゲートライン（ＧＬ１〜ＧＬｎ）と一対一に対応する。各放電部２１０ｂは複数のゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、．．．ＧＬｎ）の中の現在のゲートラインをオフ電圧ＶＳＳに放電させる第１放電トランジスタＴ１４及び第２放電トランジスタ（Ｔ１７−１）を含む。
第１放電トランジスタＴ１４は次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
第２放電トランジスタ（Ｔ１７−１）は、図１のゲート制御回路３３２から生成された放電制御信号（ＲＶＳ−１）を受信する制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
放電部２１０ｂの動作に対する詳しい説明は後述する。

図３は、ゲート駆動回路の中の１つのステージの一実施形態を示す回路図である。
ただし、ゲート駆動回路の各ステージはダミーステージＡＳＧ−Ｄを除いて同様な構成になっているので、図３では１つのステージだけ図示した。
図３を参照すると、ステージ（ＡＳＧ−ｉ）は該当ゲートラインにゲートのオン／オフ電圧を供給する電圧出力部２１１、電圧出力部２１１を駆動させる出力駆動部２１２、該当ゲートラインをオフ電圧ＶＳＳに保持する第１ホールド部２１３及び第２ホールド部２１４を含む。

電圧出力部２１１は、プルアップトランジスタＴ０１及びプルダウントランジスタＴ０２を含む。
プルアップトランジスタＴ０１は、出力駆動部２１２の出力端（Ｑノード）ＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなる。
プルアップトランジスタＴ０１は出力駆動部２１２から出力された制御電圧に応答して出力端子ＯＵＴに出力される現在のステージのゲート電圧を第１クロック端子ＣＫ１を通じて供給された第１クロック信号ＣＫＶ（図２参照）までプル−アップさせる。プルアップトランジスタＴ０１は１フレームの中で第１クロック信号ＣＫＶのハイ区間である１Ｈの時間の間だけターン−オンされ、１Ｈの時間の間に現在のステージのゲート電圧をハイ状態に維持させる。

プルダウントランジスタＴ０２は、第２入力端子ＣＴに接続された制御電極、電圧入力端子Ｖｉｎに接続された出力電極、及び出力端子ＯＵＴに接続された入力電極からなる。
従って、プルダウントランジスタＴ０２は次段ステージのゲート電圧に応答して第１クロック信号ＣＫＶまでプルアップされた現在のステージのゲート電圧を電圧入力端子Ｖｉｎを通じて供給されたオフ電圧ＶＳＳ（図２参照）までプルダウンさせる。即ち、プルダウントランジスタＴ０２は１Ｈの時間の後にターンオンされて現在のステージのゲート電圧をロー状態にダウンさせる。

出力駆動部２１２は、バッファトランジスタＴ０４、第１キャパシタＣ１、第２キャパシタＣ２、放電トランジスタＴ０９及びリセットトランジスタＴ０６を含む。
バッファトランジスタＴ０４は、第１入力端子ＩＮに共通で接続された入力電極と制御電極、及びＱノードＱＮに接続された出力電極からなる。
第１キャパシタＣ１は、ＱノードＱＮと出力端子ＯＵＴとの間に接続され、第２キャパシタＣ２はキャリートランジスタＴ１５の制御電極とキャリー端子ＣＲとの間に接続される。
一方、放電トランジスタＴ０９はバッファトランジスタＴ０４の出力電極に接続された入力電極、第２入力端子ＣＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

リセットトランジスタＴ０６は、リセット端子ＲＥに接続された制御電極、プルアップトランジスタＴ０１の制御電極に接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
リセットトランジスタＴ０６はリセット端子ＲＥを通じて入力された最終ステージ（ＡＳＧ−Ｄ）から出力された最終キャリー電圧に応答して第１入力端子ＩＮを通じて入力されたリップル電圧をオフ電圧ＶＳＳに放電させる。
従って、プルアップトランジスタＴ０１及びキャリートランジスタＴ１５は最終ステージ（ＡＳＧ−Ｄ）の最終キャリー電圧に応答してターンオフされる。結果的に、最終キャリー電圧は前段ステージに存在するＮ個のステージのリセット端子ＲＥに供給されてＮ個のステージのプルアップトランジスタＴ０１及びキャリートランジスタＴ１５をターンオフさせ、Ｎ個のステージをリセットさせる。

バッファトランジスタＴ０４が前段ステージのキャリー電圧に応答してターンオンされると、第１及び第２キャパシタＣ１、Ｃ２が充電される。第１キャパシタＣ１にプルアップトランジスタＴ０１のしきい値電圧Ｖｔｈ以上の電荷が充電されると、ＱノードＱＮの電位がしきい値電圧の以上に上昇してプルアップトランジスタＴ０１及びキャリートランジスタＴ１５がターンオンされる。
この時、第１クロック信号ＣＫＶがロー状態であるので、現在のステージのゲート電圧とキャリー電圧は第１クロック信号ＣＫＶのロー区間（１Ｈ）の間にロー状態を維持する。
続いて、第１クロック信号ＣＫＶがハイ状態になると第１クロック信号ＣＫＶが出力端子ＯＵＴ及びキャリー端子ＣＲに出力されて現在のステージのゲート電圧とキャリー電圧はハイ状態に転換される。即ち、現在のステージのゲート電圧とキャリー電圧は第１クロック信号ＣＫＶのハイ区間（１Ｈ）だけハイ状態を維持する。

続いて、放電トランジスタＴ０９が次段ステージのゲート電圧に応答してターンオンされると、第１キャパシタＣ１に充電された電荷は放電トランジスタＴ０９を通じてオフ電圧ＶＳＳに放電される。従って、ＱノードＱＮの電位はオフ電圧ＶＳＳにダウンされる。
その結果、プルアップトランジスタＴ０１及びキャリートランジスタＴ１５はターンオフされる。即ち、放電トランジスタＴ０９は１Ｈの時間の後にターンオンされてプルアップトランジスタＴ０１及びキャリートランジスタＴ１５をターンオフさせることによって、出力端子ＯＵＴ及びキャリー端子ＣＲにハイ状態の現在のステージのゲート電圧及びキャリー電圧が出力されないよう遮断する役割を行なう。

第１ホールド部２１３は、第１〜第５インバータトランジスタ（Ｔ１３、Ｔ０７、Ｔ１２、Ｔ０８、Ｔ０３）、第３及び第４キャパシタＣ３、Ｃ４からなる。
第１インバータトランジスタＴ１３は、第１クロック端子ＣＫ１に共通で接続された入力電極と制御電極、第４キャパシタＣ４を通じて第２インバータトランジスタＴ０７の出力電極に接続された出力電極からなる。
第２インバータトランジスタＴ０７は、第１クロック端子ＣＫ１に接続された入力電極、第３キャパシタＣ３を通じて入力電極と接続された制御電極、及び第５インバータトランジスタＴ０３の制御電極に接続された出力電極からなる。

第３インバータトランジスタＴ１２は、第１インバータトランジスタＴ１３の出力電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
第４インバータトランジスタＴ０８は、第５インバータトランジスタＴ０３の制御電極に接続された入力電極、出力端子ＯＵＴに接続された制御電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。
第５インバータトランジスタＴ０３は、第２インバータトランジスタの出力電極に接続された制御電極、電圧入力端子Ｖｉｎに接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなる。

第３及び第４インバータトランジスタＴ１２、Ｔ０８は出力端子ＯＵＴに出力されるハイ状態の現在のステージのゲート電圧に応答してターンオンされ、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロック信号ＣＫＶはオフ電圧ＶＳＳに放電される。従って、第５インバータトランジスタＴ０３は、現在のステージのゲート電圧がハイ状態に維持される１Ｈの時間の間にターンオフ状態を維持する。
続いて、現在のステージのゲート電圧がロー状態に転換されると、第３及び第４インバータトランジスタＴ１２、Ｔ０８はターンオフされる。従って、第１及び第２インバータトランジスタＴ１３、Ｔ０７から出力された第１クロック信号ＣＫＶに応答して第５インバータトランジスタＴ０３がターンオンされる。

結果的に、現在のステージのゲート電圧は、第５インバータトランジスタＴ０３によって１フレームの中で１Ｈの時間を除いた残りの時間（ここでは（ｎ−１Ｈ）と記す）の中で第１クロック信号ＣＫＶのハイ区間の間オフ電圧ＶＳＳに保持される。

第２ホールド部２１４は、第１〜第３リップル防止トランジスタＴ１０、Ｔ１１、Ｔ０５からなり、１フレームの中でｎ−１Ｈの間に現在のステージのゲート電圧及びキャリー電圧が第１又は第２クロック信号ＣＫＶ、ＣＫＶＢによってリップルされることを防止する。
第１リップル防止トランジスタＴ１０は、第１クロック端子ＣＫ１に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及びＱノードＱＮに接続された出力電極を含む。
第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２に接続された制御電極、第１入力端子ＩＮに接続された入力電極、及びＱノードＱＮに接続された出力電極からなる。
第３リップル防止トランジスタＴ０５は第２クロック端子ＣＫ２に接続された制御電極、出力端子ＯＵＴに接続された入力電極、及び電圧入力端子Ｖｉｎに接続された出力電極からなる。

第１リップル防止トランジスタＴ１０は、第１クロック信号ＣＫＶに応答して出力端子ＯＵＴから出力された現在のステージのゲート電圧（オフ電圧ＶＳＳと同じ電圧レベルを有する）をＱノードＱＮに供給する。従って、（ｎ−１Ｈ）の時間の中で第１クロック信号ＣＫＶのハイ区間からＱノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第１リップル防止トランジスタＴ１０は（ｎ−１Ｈ）の時間の中で第１クロック信号ＣＫＶのハイ区間の間、プルアップトランジスタＴ１及びキャリートランジスタＴ１５がターンオンされることを防止する。

第２リップル防止トランジスタＴ１１は、第２クロック端子ＣＫ２を通じて供給された第２クロック信号ＣＫＶＢ（図２参照）に応答して第１入力端子ＩＮを通じて入力される前ステージの出力電圧（オフ電圧ＶＳＳと同じ電圧レベルを有する）をＱノードＱＮに供給する。従って、（ｎ−１Ｈ）の時間の中で第２クロック信号ＣＫＶＢのハイ区間からＱノードＱＮの電位はオフ電圧ＶＳＳに維持される。これによって、第２リップル防止トランジスタＴ１１は（ｎ−１Ｈ）の時間の中で第２クロックＣＫＶＢのハイ区間の間プルアップ及びキャリートランジスタＴ１、Ｔ１５がターンオンされることを防止する。

第３リップル防止トランジスタＴ０５は、第２クロック信号ＣＫＶＢに応答して現在のステージのゲート電圧をオフ電圧ＶＳＳに放電させる。従って、第３リップル防止トランジスタＴ０５は（ｎ−１Ｈ）の時間の中で第２クロック信号ＣＫＶＢのハイ区間の間現在のステージのゲート電圧をオフ電圧ＶＳＳに維持させる。

各ステージは現在のステージの出力電圧を次段ステージに伝送するキャリー部２１５をさらに含む。
キャリー部２１５は、ＱノードＱＮに接続された制御電極、第１クロック端子ＣＫ１に接続された入力電極、及び出力端子ＯＵＴに接続された出力電極からなるキャリートランジスタＴ１５を含む。従って、キャリートランジスタＴ１５は出力駆動部２１２から出力された制御電圧に応答してキャリー端子ＣＲに出力される現在のステージのキャリー電圧を第１クロック信号ＣＫＶまでプルアップさせる。キャリートランジスタＴ１５は１フレームの中で１Ｈの時間の間だけターンオンされて、１Ｈの時間の間、現在のステージのキャリー電圧をハイ状態に維持させる。

図４は、図１に示すゲート駆動回路のブロック図であり、図５は図４に示す第１及び第２クロック信号及び放電制御信号のタイミング図である。
図４を参照すると、ゲート駆動回路２１０のシフトレジスタ２１０ａは第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを受信して図３の回路の動作によって該当ゲートラインにゲート電圧を出力する。奇数番目のステージ（ＡＳＧ１、．．．ＡＳＧｎ−１）から、第１クロック信号ＣＫＶはゲート電圧で使用され、第２クロック信号ＣＫＶＢはリップル防止のためのクロック信号に使用される。偶数番目のステージ（ＡＳＧ２、．．．ＡＳＧｎ）から、第２クロック信号ＣＫＶＢはゲート電圧で使用され、第１クロック信号ＣＫＶはリップル防止のためのクロック信号に使用される。

本発明の一実施形態による第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの各々のデューティ比（ｄｕｔｙ ｒａｔｉｏ）は５０％以下に設定される。特に、図５においては、１つの例として、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの各々のデューティ比は３７．５％に設定して示した。
また、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは１８０°の位相差を有する。このように、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの各々のデューティ比が５０％以下になっている場合、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの両方がロー状態である区間が存在する。

第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの中で何れか１つのクロック信号がハイ状態であるときは、現在のステージが正常に動作する。しかし、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢが両方ともロー状態であるときは、現在のステージの全ての駆動トランジスタが動作しなくなり、現在のステージの全てのノードがフローティング（ｆｌｏａｔｉｎｇ）状態になる。
現在のステージの全てのノードがフローティング状態になると、現在のゲートラインに印加される現在のゲート電圧に遅延（Ｄｅｌａｙ）の問題が発生する。特に、次段ステージから供給される現在のゲート電圧に応答して現在のゲート電圧をオフ電圧ＶＳＳにダウンさせる駆動トランジスタ等が正常に動作しないので、現在のゲート電圧の遅延時間が長くなる。斯かる遅延の問題は液晶表示パネル１００の右側に行くほどさらに酷くなる。

従って、現在のゲート電圧の遅延時間を短縮させるために、放電部２１０ｂは第１放電トランジスタＴ１４及び第２放電トランジスタ（Ｔ１７−１）を備える。第２放電トランジスタ（Ｔ１７−１）はゲート制御回路３３２から放電制御信号（ＲＶＳ−１）を受信して現在のゲートラインの現在のゲート電圧をオフ電圧ＶＳＳにダウンさせる。

一方、ゲート制御回路３３２は、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢを受信して、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢが両方ともロー状態であるとき、ハイ状態の放電制御信号（ＲＶＳ−１）を出力するＮＯＲゲート回路（３３２−１）を含む。
従って、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるときは、ハイ状態を有する放電制御信号（ＲＶＳ−１）が第２放電トランジスタ（Ｔ１７−１）の制御電極に入力される。放電制御信号（ＲＶＳ−１）に応答して第２放電トランジスタ（Ｔ１７−１）がターンオンされると、現在のステージの出力電圧はオフ電圧ＶＳＳに放電される。従って、現在のゲートラインに印加された現在のゲート電圧の遅延を防止することができる。

一方、第１放電トランジスタＴ１４は、次段ステージの次のゲート電圧に応答して現在のゲートラインに印加された現在のゲート電圧をオフ電圧ＶＳＳに維持させる。しかし、ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次のゲート電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２放電トランジスタ（Ｔ１７−１）によってオフ電圧ＶＳＳに放電される。
本実施形態のＮＯＲゲート回路（３３２−１）はゲート制御回路３３２の内部に存在する別のソフトウエアを通じて具現することができ、別のＮＯＲゲート回路の構成によって具現することもできる。

（第２の実施形態）
図６は、本発明の第２の実施形態によるゲート駆動回路のブロック図であり、図７は図６に示す第１〜第４クロック信号及び放電制御信号のタイミング図である。
以下は、本発明の第１の実施形態と同じ構成要素には同じ図面符号を付与し、繰り返し説明は省略する。

図６及び図７を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号〜第４クロック信号ＣＫ１〜ＣＫ４の中の何れか２つのクロック信号を受信してゲート電圧を出力する。
本実施形態において、奇数番目のステージは、第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２は第１クロック信号ＣＫ１と第３クロック信号ＣＫ３を受信し、２つのクロック信号（ＣＫ１、ＣＫ３）が両方ともロー状態であるとき、ハイ状態の第１放電制御信号（ＲＶＳ−１）を出力する第１ＮＯＲゲート回路（３３２−１）、及び第２クロック信号ＣＫ２と第４クロック信号ＣＫ４を受信して２つのクロック信号（ＣＫ２、ＣＫ４）が両方ともロー状態であるとき、ハイ状態の第２放電制御信号（ＲＶＳ−２）を出力する第２ＮＯＲゲート回路（３３２−２）を含む。

本発明の第２の実施形態による第１〜第４クロック信号（ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４）の各々のデューティ比は５０％以下に設定される。一例として、各々のデューティ比は３７．５％にする。また、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３は１８０°の位相差を有し、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４は１８０°の位相差を有する。

第１クロック信号ＣＫ１と第３クロック信号ＣＫ３の中の何れか１つのクロック信号がハイ状態であるとき、奇数番目のステージが正常に動作し、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４の中の何れか１つのクロック信号がハイ状態であるとき、偶数番目のステージが正常に動作する。
しかし、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるときと、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４が両方ともロー状態であるときは、奇数番目のステージ及び偶数番目のステージの全てのノードがフローティング（ｆｌｏａｔｉｎｇ）状態になる。

本発明の第２の実施形態において、第１ＮＯＲゲート回路（３３２−１）は、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるとき、ハイ状態の第１放電制御信号（ＲＶＳ−１）を出力して奇数番目のステージの全てのノードがフローティングされないようにする。また、第２ＮＯＲゲート回路（３３２−２）は第２クロック信号ＣＫ２と第４クロック信号ＣＫ４が両方ともロー状態であるとき、ハイ状態の第２放電制御信号（ＲＶＳ−２）を出力して偶数番目のステージの全てのノードがフローティングされないようにする。

このために、第１ＮＯＲゲート回路（３３２−１）から出力された第１放電制御信号（ＲＶＳ−１）は奇数番目のステージの第２放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第１放電制御信号（ＲＶＳ−１）に応答して奇数番目のステージの第２放電トランジスタ（Ｔ１７−１）がターンオンされると、各ステージの出力電圧はオフ電圧ＶＳＳに放電される。

また、第２ＮＯＲゲート回路（３３２−２）から出力された第２放電制御信号（ＲＶＳ−２）は偶数番目のステージの第２放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第２放電制御信号（ＲＶＳ−２）に応答して偶数番目のステージの第２放電トランジスタ（Ｔ１７−１）がターンオンされると、各ステージの出力電圧はオフ電圧ＶＳＳに放電される。これによって、各ステージの全てのノードは第１、第３クロック信号ＣＫ１、ＣＫ３が両方ともロー状態である区間、及び第２及び第４クロック信号ＣＫ２、ＣＫ４が両方ともロー状態である区間でオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作によって現在のステージの全てのノードがオフ状態に維持される。
ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は、次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２放電トランジスタ（Ｔ１７−１）によってオフ電圧ＶＳＳに放電される。

（実施形態３）
図８は本発明の第３の実施形態によるゲート駆動回路のブロック図である。
以下では、本発明の第１〜第２の実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図８を参照すると、ゲート駆動回路２１０の各ステージは、第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを受信して図３の回路の動作によって該当ゲートラインにゲート電圧を出力する。
奇数番目のステージでは、第１クロック信号ＣＫＶはゲート電圧で使用され、第２クロック信号ＣＫＶＢはリップル防止のためのクロック信号に使用される。偶数番目のステージでは、第２クロック信号ＣＫＶＢはゲート電圧で使用され、第１クロック信号ＣＫＶはリップル防止のためのクロック信号に使用される。

ゲート制御回路３３２は、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢを受信して、２つのクロック信号（ＣＫＶ、ＣＫＶＢ）が両方ともロー状態であるとき、ハイ状態を出力するＮＯＲゲート回路（３３２−１）を含む。
本発明の第３の実施形態による第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢの各々のデューティ比（ｄｕｔｙ ｒａｔｉｏ）は５０％以下、例えば、３７．５％に設定される。また、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは１８０°の位相差を有する。

本発明の第３の実施形態による放電部２１０ｂは、次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる第１放電トランジスタＴ１４、放電制御信号（ＲＶＳ−１）に応答して現在のゲートラインをオフ電圧に放電させる第２放電トランジスタ（Ｔ１７−１）及び第３放電トランジスタ（Ｔ１７−２）を含む。

第１放電トランジスタＴ１４は、次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
第２放電トランジスタ（Ｔ１７−１）は、ＮＯＲゲート回路（３３２−１）から生成された放電制御信号（ＲＶＳ−１）を受信する制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
第３放電トランジスタ（Ｔ１７−２）は、ＮＯＲゲート回路（３３２−１）から生成された放電制御信号（ＲＶＳ−１）を受信する制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。

第２放電トランジスタ（Ｔ１７−１）がゲートラインの第１端部に配置されると、第３放電トランジスタ（Ｔ１７−２）はゲートラインの第２端部に配置される。従って、第２及び第３放電トランジスタ（Ｔ１７−１、Ｔ１７−２）は表示領域ＤＡを基準として両側に夫々配置される。

ＮＯＲゲート回路（３３２−１）から出力された放電制御信号（ＲＶＳ−１）は第２放電トランジスタ（Ｔ１７−１）の制御電極と第３放電トランジスタ（Ｔ１７−２）の制御電極に入力される。放電制御信号（ＲＶＳ−１）に応答して第２放電トランジスタ（Ｔ１７−１）と第３放電トランジスタ（Ｔ１７−２）がターンオンされると、現在のステージの出力電圧はオフ電圧ＶＳＳに放電される。これによって、現在のステージの全てのノードはオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作によって現在のステージの全てのノードはオフ状態に維持される。ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は、第２及び第３放電トランジスタ（Ｔ１７−１、Ｔ１７−２）によってオフ電圧ＶＳＳに放電される。

（第４の実施形態）
図９は、本発明の第４の実施形態によるゲート駆動回路のブロック図である。
以下では、本発明の第１〜第３の実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図９を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４の中の何れか２つのクロック信号を受信してゲート電圧を出力する。
本実施形態において、奇数番目のステージは第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２は、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３を受信して、２つのクロック信号（ＣＫ１、ＣＫ３）の両方がロー状態であるとき、ハイ状態を有する第１放電制御信号（ＲＶＳ−１）を出力する第１ＮＯＲゲート回路（３３２−１）（図示せず、図６参照）及び第２クロック信号ＣＫ２と第４クロック信号ＣＫ４を受信して、２つのクロック信号（ＣＫ２、ＣＫ４）の両方がロー状態であるとき、ハイ状態を有する第２放電制御信号（ＲＶＳ−２）を出力する第２ＮＯＲゲート回路（３３２−２）（図示せず、図６参照）を含む。

本発明の第４の実施形態による第１〜第４クロック信号（ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４）の各々のデューティ比は５０％以下、例えば３７．５％に設定される。また、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３は１８０°の位相差を有し、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４は１８０°の位相差を有する。

本発明の第４の実施形態による放電部２１０ｂは、次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる第１放電トランジスタＴ１４、放電制御信号（ＲＶＳ−１）に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる第２放電トランジスタ（Ｔ１７−１）及び第３放電トランジスタ（Ｔ１７−２）を含む。

第１クロック信号ＣＫ１と第３クロック信号ＣＫ３の中の何れか１つのクロック信号がハイ状態であるとき、奇数番目のステージは正常に動作する。また、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４の中の何れか１つのクロック信号がハイ状態であるとき、偶数番目のステージは正常に動作する。
しかし、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるときと、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４が両方ともロー状態であるときは、ゲート駆動回路２１０の奇数番目のステージ及び偶数番目のステージには動作する駆動トランジスタがないので、奇数番目のステージ及び偶数番目のステージの全てのノードがフローティング状態になる。

本発明の第４の実施形態において、第１ＮＯＲゲート回路（３３２−１）は第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるとき、第１放電制御信号（ＲＶＳ−１）を出力し、第２ＮＯＲゲート回路（３３２−２）は第２クロック信号ＣＫ２と第４クロック信号ＣＫ４が両方ともロー状態であるとき、第２放電制御信号ＲＶＳ−２を出力する。

第１ＮＯＲゲート回路（３３２−１）から出力された第１放電制御信号（ＲＶＳ−１）は奇数番目のステージの第２放電トランジスタ（Ｔ１７−１）及び奇数番目のステージの第３放電トランジスタ（Ｔ１７−２）の制御電極に入力され、第２ＮＯＲゲート回路（３３２−２）から出力された第２放電制御信号（ＲＶＳ−２）は偶数番目のステージの第２放電トランジスタ（Ｔ１７−１）及び偶数番目のステージの第３放電トランジスタ（Ｔ１７−２）の制御電極に入力される。奇数番目及び偶数番目のステージの第２放電トランジスタ（Ｔ１７−１）と奇数番目及び偶数番目のステージの第３放電トランジスタ（Ｔ１７−２）がターンオンされると、各ステージの出力電圧はオフ電圧ＶＳＳに放電される。これによって、各ステージの全てのノードはオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作によって現在のステージの全てのノードがオフ状態を維持する。
ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は、第２及び第３放電トランジスタ（Ｔ１７−１、Ｔ１７−２）によってオフ電圧ＶＳＳに放電される。

（第５の実施形態）
図１０は、本発明の第５の実施形態によるゲート駆動回路のブロック図であり、図１１は図１０に示す第１〜第４クロック信号及び第３〜第６放電制御信号のタイミング図である。
以下では、本発明の第１〜第４の実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図１０及び図１１を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４の中の何れか２つのクロック信号の動作によってゲート電圧を出力する。
本実施形態において、奇数番目のステージは第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２は、第１クロック信号ＣＫ１を反転して第３放電制御信号（ＲＶＳ−３）を出力する第１インバータ回路（３３２−３）、第２クロック信号ＣＫ２を反転して第４放電制御信号（ＲＶＳ−４）を出力する第２インバータ回路（３３２−４）、第３クロック信号ＣＫ３を反転して第５放電制御信号（ＲＶＳ−５）を出力する第３インバータ回路（３３２−５）、第４クロック信号ＣＫ４を反転して第６放電制御信号（ＲＶＳ−６）を出力する第４インバータ回路（３３２−６）を含む。

本発明の第５の実施形態による第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４の各々のデューティ比は５０％以下、例えば３７．５％に設定される。また、第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３は１８０°の位相差を有し、第２及び第４クロック信号ＣＫ２、ＣＫ４は１８０°の位相差を有する。

本発明の第５の実施形態による放電部２１０ｂは次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第１放電トランジスタＴ１４、及び第３〜第６放電制御信号（ＲＶＳ−３〜ＲＶＳ−６）に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第２放電トランジスタ（Ｔ１７−１）を含む。

複数の第１放電トランジスタＴ１４の各々は、次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
複数の第２放電トランジスタ（Ｔ１７−１）の中で（４ｎ−３）番目の放電トランジスタは第３放電制御信号（ＲＶＳ−３）を受信し、（４ｎ−２）番目の放電トランジスタは第４放電制御信号（ＲＶＳ−４）を受信し、（４ｎ−１）番目の放電トランジスタは第５放電制御信号（ＲＶＳ−５）を受信し、（４ｎ）番目の放電トランジスタは第６放電制御信号（ＲＶＳ−６）を受信する。

図１１に示すように、第３及び第５放電制御信号（ＲＶＳ−３、ＲＶＳ−５）は各々第１及び第３クロック信号（ＣＫ１、ＣＫ３）から反転された信号であるので、第１及び第３クロック信号（ＣＫ１、ＣＫ３）が両方ともローである区間でハイ状態を有する。また、第４及び第６放電制御信号（ＲＶＳ−３、ＲＶＳ−５）は各々第２及び第４クロック信号（ＣＫ２、ＣＫ４）から反転された信号であるので、第２及び第４クロック信号ＣＫ２、ＣＫ４が両方ともローである区間でハイ状態を有する。

従って、第１及び第３クロック信号（ＣＫ１、ＣＫ３）が両方ともロー状態である区間では第３及び第５放電制御信号（ＲＶＳ−３、ＲＶＳ−５）に応答して、（４ｎ−３）番目及び（４ｎ−１）番目の放電トランジスタがターンオンされると、奇数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。
また、第２及び第４クロック信号（ＣＫ２、ＣＫ４）が両方ともロー状態である区間では第４及び第６放電制御信号（ＲＶＳ−４、ＲＶＳ−６）に応答して、（４ｎ−２）番目及び（４ｎ）番目の放電トランジスタがターンオンされると、偶数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。これによって、各ステージの全てのノードはオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作によって現在のステージの全てのノードがオフ状態を維持する。ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２放電トランジスタ（Ｔ１７−１）によりオフ電圧ＶＳＳに放電される。

（第６の実施形態）
図１２は本発明の第６の実施形態によるゲート駆動回路のブロック図である。
以下では、本発明の第１〜第５の実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図１２を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号〜第４クロック信号（ＣＫ１〜ＣＫ４）の中の何れか２つのクロック信号を受信してゲート電圧を出力する。
本実施形態において、奇数番目のステージは第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２（図示せず、図１参照）は第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４を夫々反転して第３〜第６放電制御信号（ＲＶＳ−３〜ＲＶＳ−６）を出力する第１〜第４インバータ回路（図示せず、図１０参照）を含む。
本発明の第６の実施形態による第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４の各々のデューティ比は５０％以下、例えば３７．５％に設定される。また、第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３は１８０°の位相差を有し、第２及び第４クロック信号ＣＫ２、ＣＫ４は１８０°の位相差を有する。

本発明の第６の実施形態による放電部２１０ｂは、次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる第１放電トランジスタＴ１４、第３〜第６放電制御信号（ＲＶＳ−３〜ＲＶＳ−６）に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第２放電トランジスタ（Ｔ１７−１）及び複数の第３放電トランジスタ（Ｔ１７−２）を含む。

複数の第１放電トランジスタＴ１４の各々は次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。
複数の第２放電トランジスタ（Ｔ１７−１）の中で（４ｎ−３）番目の放電トランジスタは第３放電制御信号（ＲＶＳ−３）を受信し、（４ｎ−２）番目の放電トランジスタは第４放電制御信号（ＲＶＳ−４）を受信し、（４ｎ−１）番目の放電トランジスタは第５放電制御信号（ＲＶＳ−５）を受信し、（４ｎ）番目の放電トランジスタは第６放電制御信号（ＲＶＳ−６）を受信する。

また、複数の第３放電トランジスタ（Ｔ１７−２）の中で（４ｎ−３）番目の放電トランジスタは第３放電制御信号（ＲＶＳ−３）を受信し、（４ｎ−２）番目の放電トランジスタは第４放電制御信号（ＲＶＳ−４）を受信し、（４ｎ−１）番目の放電トランジスタは第５放電制御信号（ＲＶＳ−５）を受信し、（４ｎ）番目の放電トランジスタは第６放電制御信号（ＲＶＳ−６）を受信する。

図１２に示すように、第３及び第５放電制御信号（ＲＶＳ−３、ＲＶＳ−５）は各々第１及び第３クロック信号（ＣＫ１、ＣＫ３）から反転された信号であるので、第１及び第３クロック信号（ＣＫ１、ＣＫ３）が両方ともローである区間でハイ状態を有する。また、第４及び第６放電制御信号（ＲＶＳ−３、ＲＶＳ−５）は各々第２及び第４クロック信号（ＣＫ２、ＣＫ４）から反転された信号であるので、第２及び第４クロック信号（ＣＫ２、ＣＫ４）が両方ともローである区間でハイ状態を有する。

従って、第１及び第３クロック信号（ＣＫ１、ＣＫ３）が両方ともロー状態である区間では第３及び第５放電制御信号（ＲＶＳ−３、ＲＶＳ−５）に応答して、（４ｎ−３）番目及び（４ｎ−１）番目の放電トランジスタがターンオンされると、奇数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。また、第２及び第４クロック信号（ＣＫ２、ＣＫ４）が両方ともロー状態である区間では第４及び第６放電制御信号（ＲＶＳ−４、ＲＶＳ−６）に応答して、（４ｎ−２）番目及び（４ｎ）番目の放電トランジスタがターンオンされると、偶数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。これによって、各ステージの全てのノードはオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作により現在のステージの全てのノードがオフ状態を維持する。ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２及び第３放電トランジスタ（Ｔ１７−１、Ｔ１７−２）によってオフ電圧ＶＳＳに放電される。

（第７の実施形態）
図１３は本発明の第７の実施形態によるゲート駆動回路のブロック図であり、図１４は図１３に示す第１〜第４クロック信号及び第７〜第１０放電制御信号のタイミング図である。
以下では、本発明の第１〜第６の実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図１３及び図１４を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号〜第４クロック信号（ＣＫ１〜ＣＫ４）の中の何れか２つのクロック信号を受信してゲート電圧を出力する。
本実施形態において、奇数番目のステージは第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２は、第１クロック信号ＣＫ１と第４クロック信号ＣＫ４を受信して、２つのクロック信号（ＣＫ１、ＣＫ４）が両方ともロー状態であるとき、ハイ状態の第７放電制御信号（ＲＶＳ−７）を出力する第７ＮＯＲゲート回路（３３２−７）及び第１クロック信号ＣＫ１と第２クロック信号ＣＫ２を受信して２つのクロック信号（ＣＫ１、ＣＫ２）が両方ともロー状態であるとき、ハイ状態の第８放電制御信号（ＲＶＳ−８）を出力する第８ＮＯＲゲート回路（３３２−８）を含む。

また、ゲート制御回路３３２は、第２クロック信号ＣＫ２と第３クロック信号ＣＫ３を受信して、２つのクロック信号（ＣＫ２、ＣＫ３）が両方ともロー状態であるとき、ハイ状態の第９放電制御信号（ＲＶＳ−９）を出力する第９ＮＯＲゲート回路（３３２−９）及び第３クロック信号ＣＫ３と第４クロック信号ＣＫ４を受信して２つのクロック信号（ＣＫ３、ＣＫ４）が両方ともロー状態であるとき、ハイ状態の第１０放電制御信号（ＲＶＳ−１０）を出力する第１０ＮＯＲゲート回路（３３２−１０）を含む。

本発明の第７の実施形態による第１〜第４クロック信号（ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４）の各々のデューティ比は５０％以下に設定される。例えば、各々のデューティ比は３７．５％である。また、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３は１８０°の位相差を有し、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４は１８０°の位相差を有する。

第１クロック信号ＣＫ１と第３クロック信号ＣＫ３の中の何れか１つのクロック信号がハイ状態であるときは、奇数番目のステージ等が正常に動作する。また、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４の中の何れか１つのクロック信号がハイ状態であるときは、偶数番目のステージ等が正常に動作する。
しかし、第１クロック信号ＣＫ１と第３クロック信号ＣＫ３が両方ともロー状態であるときと、第２クロック信号ＣＫ２と第４クロック信号ＣＫ４が両方ともロー状態であるときは、奇数番目のステージ及び偶数番目のステージ等の全てのノードがフローティング状態になる。

本発明の第７の実施形態による放電部２１０ｂは、次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第１放電トランジスタＴ１４及び第７〜第１０放電制御信号（ＲＶＳ−７〜ＲＶＳ−１０）に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第２放電トランジスタ（Ｔ１７−１）を含む。

複数の第１放電トランジスタＴ１４の各々は、次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。複数の第２放電トランジスタ（Ｔ１７−１）の中で（４ｎ−３）番目の放電トランジスタは第７放電制御信号（ＲＶＳ−７）を受信し、（４ｎ−２）番目の放電トランジスタは第８放電制御信号（ＲＶＳ−８）を受信し、（４ｎ−１）番目の放電トランジスタは第９放電制御信号（ＲＶＳ−９）を受信し、（４ｎ）番目の放電トランジスタは第１０放電制御信号（ＲＶＳ−１０）を受信する。

第７放電制御信号（ＲＶＳ−７）は、（４ｎ−３）番目の放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第７放電制御信号（ＲＶＳ−７）に応答して（４ｎ−３）番目の放電トランジスタ（Ｔ１７−１）がターンオンされると、（４ｎ−３）番目のステージの出力電圧はオフ電圧ＶＳＳに放電される。
図１４に示すように、第７放電制御信号（ＲＶＳ−７）は第１及び第４クロック信号ＣＫ１、ＣＫ４が両方ともロー状態である区間でハイ状態に出力される。従って、第７放電制御信号（ＲＶＳ−７）は（４ｎ−３）番目のステージの全てのノードをオフ状態に維持する。

また、第８放電制御信号（ＲＶＳ−８）は、（４ｎ−２）番目の放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第８放電制御信号（ＲＶＳ−８）に応答して（４ｎ−２）番目の放電トランジスタ（Ｔ１７−１）がターンオンされると、（４ｎ−２）番目のステージの出力電圧はオフ電圧ＶＳＳに放電される。
図１４に示すように、第８放電制御信号（ＲＶＳ−８）は、第１及び第２クロック信号ＣＫ１、ＣＫ２が両方ともロー状態である区間でハイ状態に出力される。従って、第８放電制御信号（ＲＶＳ−８）は（４ｎ−２）番目のステージの全てのノードをオフ状態に維持する。

第９放電制御信号（ＲＶＳ−９）は、（４ｎ−１）番目の放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第９放電制御信号（ＲＶＳ−９）に応答して（４ｎ−１）番目の放電トランジスタ（Ｔ１７−１）がターンオンされると、（４ｎ−１）番目のステージの出力電圧はオフ電圧ＶＳＳに放電される。
図１４に示すように、第９放電制御信号（ＲＶＳ−９）は、第２及び第３クロック信号ＣＫ２、ＣＫ３が両方ともロー状態である区間でハイ状態に出力される。従って、第９放電制御信号（ＲＶＳ−９）は（４ｎ−１）番目のステージの全てのノードをオフ状態に維持する。

最後に、第１０放電制御信号（ＲＶＳ−１０）は、（４ｎ）番目の放電トランジスタ（Ｔ１７−１）の制御電極に入力される。第１０放電制御信号（ＲＶＳ−１０）に応答して（４ｎ）番目の放電トランジスタ（Ｔ１７−１）がターンオンされると、（４ｎ）番目のステージの出力電圧はオフ電圧ＶＳＳに放電される。
図１４に示すように、第１０放電制御信号（ＲＶＳ−１０）は第３及び第４クロック信号ＣＫ３、ＣＫ４が両方ともロー状態である区間でハイ状態に出力される。従って、第１０放電制御信号（ＲＶＳ−１０）は（４ｎ）番目のステージの全てのノードをオフ状態に維持する。

これによって、各ステージの全てのノードは第１及び第３クロック信号ＣＫ１、ＣＫ３が両方ともロー状態である区間及び第２及び第４クロック信号ＣＫ２、ＣＫ４が両方ともロー状態である区間でオフ状態を維持するようになる。
一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作により現在のステージの全てのノードがオフ状態に維持される。ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２放電トランジスタ（Ｔ１７−１）によってオフ電圧ＶＳＳに放電される。

（第８の実施形態）
図１５は、本発明の第８の実施形態によるゲート駆動回路のブロック図である。
以下では、本発明の第１〜第７実施形態と同じ構成要素は、同じ図面符号を付与し、繰り返し説明は省略する。

図１５を参照すると、ゲート駆動回路２１０の各ステージは第１クロック信号〜第４クロック信号（ＣＫ１〜ＣＫ４）の中の何れか２つのクロック信号を受信してゲート電圧を出力する。
本実施形態において、奇数番目のステージは第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３を受信し、偶数番目のステージは第２クロック信号ＣＫ２及び第４クロック信号ＣＫ４を受信する。

最初の奇数番目のステージ（ＡＳＧ−１）では、第１クロック信号ＣＫ１はゲート電圧で使用され、第３クロック信号ＣＫ３はリップル防止のためのクロック信号に使用される。続いて、次の奇数番目のステージ（ＡＳＧ−３）では、第３クロック信号ＣＫ３はゲート電圧で使用され、第１クロック信号ＣＫ１はリップル防止のためのクロック信号に使用される。
最初の偶数番目のステージ（ＡＳＧ−２）では、第２クロック信号ＣＫ２はゲート電圧で使用され、第４クロック信号ＣＫ４はリップル防止のためのクロック信号に使用される。続いて、次の偶数番目のステージ（ＡＳＧ−４）では、第４クロック信号ＣＫ４はゲート電圧で使用され、第２クロック信号ＣＫ２はリップル防止のためのクロック信号に使用される。

一方、ゲート制御回路３３２（図示せず、図１参照）は第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４を夫々反転して第７〜第１０放電制御信号（ＲＶＳ−７〜ＲＶＳ−１０）を出力する第１〜第４インバータ回路（図示せず、図１０参照）を含む。
本発明の第８の実施形態による第１クロック信号ＣＫ１〜第４クロック信号ＣＫ４の各々のデューティ比は５０％以下、例えば３７．５％に設定される。また、第１クロック信号ＣＫ１及び第３クロック信号ＣＫ３は１８０°の位相差を有し、第２及び第４クロック信号ＣＫ２、ＣＫ４は１８０°の位相差を有する。

本発明の第８の実施形態による放電部２１０ｂは、次のゲートラインから出力電圧を受けて現在のゲートラインをオフ電圧ＶＳＳに放電させる第１放電トランジスタＴ１４、第７〜第１０放電制御信号（ＲＶＳ−７〜ＲＶＳ−１０）に応答して現在のゲートラインをオフ電圧ＶＳＳに放電させる複数の第２放電トランジスタ（Ｔ１７−１）及び複数の第３放電トランジスタ（Ｔ１７−２）を含む。
複数の第１放電トランジスタＴ１４の各々は次のゲートラインに接続された制御電極、現在のステージのゲート電圧を受ける入力電極、及びオフ電圧ＶＳＳを受ける出力電極からなる。

複数の第２放電トランジスタ（Ｔ１７−１）の中で（４ｎ−３）番目の放電トランジスタは第７放電制御信号（ＲＶＳ−７）を受信し、（４ｎ−２）番目の放電トランジスタは第８放電制御信号（ＲＶＳ−８）を受信し、（４ｎ−１）番目の放電トランジスタは第９放電制御信号（ＲＶＳ−９）を受信し、（４ｎ）番目の放電トランジスタは第１０放電制御信号（ＲＶＳ−１０）を受信する。
また、複数の第３放電トランジスタ（Ｔ１７−２）の中で（４ｎ−３）番目の放電トランジスタは第７放電制御信号（ＲＶＳ−７）を受信し、（４ｎ−２）番目の放電トランジスタは第８放電制御信号（ＲＶＳ−８）を受信し、（４ｎ−１）番目の放電トランジスタは第９放電制御信号（ＲＶＳ−９）を受信し、（４ｎ）番目の放電トランジスタは第１０放電制御信号（ＲＶＳ−１０）を受信する。

図１５に示すように、第７放電制御信号（ＲＶＳ−７）は第１及び第４クロック信号（ＣＫ１、ＣＫ４）が両方ともロー状態である区間でハイ状態に出力され、第８放電制御信号（ＲＶＳ−８）は第１及び第２クロック信号（ＣＫ１、ＣＫ２）が両方ともロー状態である区間でハイ状態に出力される。また、第９放電制御信号（ＲＶＳ−９）は第２及び第３クロック信号（ＣＫ２、ＣＫ３）が両方ともロー状態である区間でハイ状態に出力され、第１０放電制御信号（ＲＶＳ−１０）は第３及び第４クロック信号（ＣＫ３、ＣＫ４）が両方ともロー状態である区間でハイ状態に出力される。

従って、第１及び第３クロック信号（ＣＫ１、ＣＫ３）が両方ともロー状態である区間では第７及び第９放電制御信号（ＲＶＳ−７、ＲＶＳ−９）に応答して、（４ｎ−３）番目及び（４ｎ−１）番目の放電トランジスタがターンオンされると、奇数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。
また、第２及び第４クロック信号（ＣＫ２、ＣＫ４）が両方ともロー状態である区間では第８及び第１０放電制御信号（ＲＶＳ−８、ＲＶＳ−１０）に応答して、（４ｎ−２）番目及び（４ｎ）番目の放電トランジスタがターンオンされると、偶数番目のステージの出力電圧がオフ電圧ＶＳＳに放電される。これによって、各ステージの全てのノードはオフ状態を維持するようになる。

一方、第１放電トランジスタＴ１４は、制御電極を通じて次段ステージの出力電圧を受けて動作するので、次段ステージの動作により現在のステージの全てのノードがオフ状態を維持する。ダミーステージである最終ステージ（ＡＳＧ−Ｄ）は次段ステージから供給される次の出力電圧がないので、最終ステージ（ＡＳＧ−Ｄ）から出力された出力電圧は第２及び第３放電トランジスタ（Ｔ１７−１、Ｔ１７−２）によってオフ電圧ＶＳＳに放電される。

結果的に、ゲート駆動回路に入力されるクロック信号を利用して放電制御信号を生成し、生成された放電制御信号を放電トランジスタに供給して動作させることによって、ゲート駆動回路から発生するフローティング区間を除去でき、画質の不良を防止することができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１００ 液晶表示パネル
１１０ 下部基板
１２０ 上部基板
２１０ ゲート駆動回路
２１０ａ シフトレジスタ
２１０ｂ 放電部
２１１ 電圧出力部
２１２ 出力駆動部
２１３ 第１ホールド部
２１４ 第２ホールド部
２１５ キャリー部
３１０ 駆動回路基板
３２０ データ駆動チップ
３３０ コントロール印刷回路基板
３３１ タイミングコントローラ
３３２ ゲート制御回路
３３２−１、３３２−２ （第１及び第２）ＮＯＲゲート回路
３３２−３〜６ （第１〜第４）インバータ回路
３３２−７〜１０ （第７〜第１０）ＮＯＲゲート回路
３３０ コントロール印刷回路基板
４００ 液晶表示装置

Claims (23)

1. 互いに従属接続された複数のステージを含み、各ステージが少なくとも１つのクロック信号に応答してゲート電圧を対応するゲートラインに出力するゲート駆動回路において、
   前記各ステージは、前記ゲート電圧を出力する電圧出力部と、
   前記電圧出力部を駆動させる出力駆動部と、
   前記ゲートラインをオフ電圧に保持するホールド部と、
   前記ゲートラインの一端に構成配置され、前記電圧出力部から出力された前記ゲート電圧に応答して前記ゲートラインを前記オフ電圧に放電させる放電部とを有し、
   前記放電部は、前記電圧出力部から出力される前記ゲート電圧を受けて前記オフ電圧に放電する第１放電回路と、
   放電制御信号に応答して前記電圧出力部から出力されるゲート電圧を前記オフ電圧に放電する第２放電回路とを含むことを特徴とするゲート駆動回路。
2. 前記放電部は、前記対応するゲートラインの他端に構成され、前記放電制御信号を受信して前記電圧出力部から出力される前記ゲート電圧を前記オフ電圧に放電する第３放電回路をさらに含むことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記第３放電回路は、前記放電制御信号を受信する制御電極と、前記対応するゲートラインに接続された入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記第１放電回路は、前記対応するゲートラインの次の複数のゲートライン中の何れか１つに接続される制御電極と、前記対応するゲートラインに接続された入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項１に記載のゲート駆動回路。
5. 前記第２放電回路は、前記放電制御信号を受信する制御電極と、前記対応するゲートラインに接続される入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項１に記載のゲート駆動回路。
6. 前記クロック信号は、第１クロック信号及び第２クロック信号を含み、
   前記第１及び第２クロック信号の各々は、０〜５０％のデューティ比を有し、前記第１クロック信号と第２クロック信号は互いに異なる位相を有することを特徴とする請求項１に記載のゲート駆動回路。
7. 前記放電制御信号は、前記第１クロック信号と前記第２クロック信号が両方ともロー状態であるとき、ハイ状態になることを特徴とする請求項６に記載のゲート駆動回路。
8. 前記クロック信号は、第１、第２、第３、第４クロック信号を含み、前記第１〜第４クロック信号の各々は、０〜５０％のデューティ比を有し、前記第１〜第４クロック信号の各々は、互いに異なる位相を有することを特徴とする請求項１に記載のゲート駆動回路。
9. 前記放電制御信号は、前記第１クロック信号と前記第３クロック信号が両方ともロー状態であるとき、ハイ状態になる第１放電制御信号と、
   前記第２クロック信号と前記第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第２放電制御信号とを含むことを特徴とする請求項８に記載のゲート駆動回路。
10. 前記放電制御信号は、前記第１クロック信号を反転した第３放電制御信号と、
    前記第２クロック信号を反転した第４放電制御信号と、
    前記第３クロック信号を反転した第５放電制御信号と、
    前記第４クロック信号を反転した第６放電制御信号とを含むことを特徴とする請求項８に記載のゲート駆動回路。
11. 前記放電制御信号は、前記第１及び第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第７放電制御信号と、
    前記第１及び第２クロック信号が両方ともロー状態であるとき、ハイ状態になる第８放電制御信号と、
    前記第２及び第３クロック信号が両方ともロー状態であるとき、ハイ状態になる第９放電制御信号と、
    前記第３及び第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第１０放電制御信号とを含むことを特徴とする請求項８に記載のゲート駆動回路。
12. 行列の形態で配置されている複数の画素と、
    前記画素にゲート信号を伝送する複数のゲートラインと、
    前記画素にデータ信号を伝送する複数のデータラインと、
    前記ゲートラインに接続され、少なくとも１つのクロック信号に基づいて前記ゲート信号を生成するゲート駆動部と、
    前記データラインに接続され、前記データ信号を生成するデータ駆動部と、
    前記ゲート駆動部及びデータ駆動部の動作を制御する制御部とを有し、
    前記ゲート駆動部は、前記ゲートラインの一端に構成配置され、前記ゲート信号をオフ電圧に放電する第１放電回路と、
    前記制御部から出力される放電制御信号に応答して前記ゲート信号を前記オフ電圧に放電する第２放電回路とを含むことを特徴とする表示装置。
13. 前記ゲート駆動部は、互いに従属接続された複数のステージを含み、各ステージは少なくとも１つのクロック信号に応答して前記ゲート信号を対応する現在のゲートラインに出力し、
    前記各ステージは、前記ゲート信号を出力する電圧出力部と、
    前記電圧出力部を駆動させる出力駆動部と、
    前記現在のゲートラインをオフ電圧に保持するホールド部とを含むことを特徴とする請求項１２に記載の表示装置
14. 前記ゲートラインの他端に構成され、前記放電制御信号を受信して前記電圧出力部から出力されるゲート信号を前記オフ電圧に放電する第３放電回路をさらに含むことを特徴とする請求項１３に記載の表示装置。
15. 前記第３放電回路は、前記放電制御信号を受信する制御電極と、前記対応する現在のゲートラインに接続された入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項１４に記載の表示装置。
16. 前記第１放電回路は、前記対応する現在のゲートラインの次の複数のゲートライン中の何れか１つに接続される制御電極と、前記対応する現在のゲートラインに接続された入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項１３に記載の表示装置。
17. 前記第２放電回路は、前記放電制御信号を受信する制御電極と、前記対応する現在のゲートラインに接続される入力電極と、前記オフ電圧を受信する出力電極とを備えるトランジスタからなることを特徴とする請求項１３に記載の表示装置。
18. 前記クロック信号は、第１クロック信号及び第２クロック信号を含み、
    前記第１及び第２クロック信号の各々は０〜５０％のデューティ比を有し、前記第１クロック信号と第２クロック信号は互いに異なる位相を有することを特徴とする請求項１２に記載の表示装置。
19. 前記放電制御信号は、前記第１クロック信号と前記第２クロック信号が両方ともロー状態であるとき、ハイ状態になることを特徴とする請求項１８に記載の表示装置。
20. 前記クロック信号は、第１、第２、第３、第４クロック信号を含み、前記第１〜第４クロック信号の各々は、０〜５０％のデューティ比を有し、前記第１〜第４クロック信号の各々は、互いに異なる位相を有することを特徴とする請求項１２に記載の表示装置。
21. 前記放電制御信号は、前記第１クロック信号と前記第３クロック信号が両方ともロー状態であるとき、ハイ状態になる第１放電制御信号と、
    前記第２クロック信号と前記第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第２放電制御信号を含むことを特徴とする請求項２０に記載の表示装置。
22. 前記放電制御信号は、前記第１クロック信号を反転した第３放電制御信号と、
    前記第２クロック信号を反転した第４放電制御信号と、
    前記第３クロック信号を反転した第５放電制御信号と、
    前記第４クロック信号を反転した第６放電制御信号とを含むことを特徴とする請求項２０に記載の表示装置。
23. 前記放電制御信号は、前記第１及び第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第７放電制御信号と、
    前記第１及び第２クロック信号が両方ともロー状態であるとき、ハイ状態になる第８放電制御信号と、
    前記第２及び第３クロック信号が両方ともロー状態であるとき、ハイ状態になる第９放電制御信号と、
    前記第３及び第４クロック信号が両方ともロー状態であるとき、ハイ状態になる第１０放電制御信号を含むことを特徴とする請求項２０に記載の表示装置。
    

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