JP2014063164A - ゲート駆動回路、アレイ基板及び表示装置 - Google Patents

ゲート駆動回路、アレイ基板及び表示装置 Download PDF

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Abstract

【課題】表示分野に関し、ノイズが発生したときに遅滞なくプルダウンを保証し、表示装置の画質及び信頼性を向上させるゲート駆動回路、アレイ基板及び表示装置を提供すること。
【解決手段】前記ゲート駆動回路は、前記シフトレジスタの出力端がさらに二つの薄膜トランジスタに接続され、二つの薄膜トランジスタのソース電極はいずれも前記シフトレジスタの出力端に接続され、ドレイン電極はいずれも第１のレベル信号ラインに接続され、ゲート電極にそれぞれ異なる制御信号が入力されることにより、前記シフトレジスタがオフ電圧を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証する。
【選択図】図４

Description

本発明は表示分野に関し、特にゲート駆動回路、アレイ基板及び表示装置に関する。
ゲートオンアレイ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ：ＧＯＡ）技術は、外部接続駆動チップに替えて、ゲート駆動回路（Ｇａｔｅ Ｄｒｉｖｅｒ ＩＣｓ）を直接アレイ基板上に集積するプロセス技術である。当該技術の応用は生産プロセス工程を減少させ、製品コストを低減させ、集積度を高めるだけでなく、パネルの両辺を対称にする美観のあるデザインにし、同時にゲート回路（Ｇａｔｅ ＩＣ）のボンディング（Ｂｏｎｄｉｎｇ）エリア及びファンアウト（Ｆａｎ−ｏｕｔ）のレイアウト空間を省くことができて、細枠のデザインを実現し、生産能力及び良品率を向上させる。
図１は表示装置の両側交差パリティドライブのＧＯＡ模式図であり、左右両セットがカスケード接続されたシフトレジスタを備え、図２はシフトレジスタが作業する制御シーケンス信号であり、図３はシフトレジスタの回路デザインであり、そのプルダウン制御信号は直流であってもよく、交流であってもよい。右、左側回路の作業原理は同じであり、図１の左側の（奇数行）回路を例に取れば、直前の奇数行の出力は目前の奇数行のシフトレジスタの入力（ＩＮＰＵＴ）端に接続され、直後の奇数行の出力は目前の奇数行のシフトレジスタのリセット（ＲＥＳＥＴ）端に接続される。基本的な作業原理は以下のとおりである。ＩＮＰＵＴ端が高レベルのとき、第１のトランジスタＭ１はＰＵノードに対して充電を開始し、クロック制御信号（第１行、第５行、第９行．．．に対しては第１のクロック制御信号ＣＬＫ１であり、第３行、第７行、第１１行．．．に対しては第３のクロック制御信号ＣＬＫ３である）が高レベルのとき、第３のトランジスタＭ３がオンになりＯＵＴＰＵＴ端は高レベルのパルスを出力し、同時にコンデンサＣ１のゲート電圧ブートストラップ（ＢｏｏｔＳｔｒａｐｐｉｎｇ）ファンクションによりＰＵノードの電圧は更にプルアップされ、その後ＲＥＳＥＴ端が高レベルになり、第２のトランジスタＭ２と第４のトランジスタＭ４がオンになり、ＰＵノードとＯＵＴＰＵＴ端を放電させ、その後プルダウン制御信号によりＰＤノードの充電を制御し、ＰＵノードとＯＵＴＰＵＴ端に対して放電し、当該行の非作業時間内にノイズ（Ｎｏｉｓｅ）をプルダウンすることを保証する。
プルダウン制御信号として直流信号を選択する場合、ＰＤノードを継続して充電することができ、ＰＵノードとＯＵＴＰＵＴノードのノイズが発生したら直ちにプルダウンされることを保証する。しかし、それに伴って、ＰＤノードが制御するプルダウンユニットにおける薄膜トランジスタ（ＴＦＴ）がほぼ１００％のデューティ比（Ｄｕｔｙ Ｃｙｃｌｅ）の作業状態になり、ＴＦＴの寿命を大幅に短縮させ、ＧＯＡ回路の長期的な信頼性と安定性に大きく影響するという問題が発生する。プルダウン制御信号として交流（一般的にはクロック制御信号）を選択する場合、プルダウンユニットにおけるＴＦＴの寿命を有効的に延長させることができるが、ＰＤノードは交流信号によって制御されるため、レベルが低い状態が存在し、このときＰＤノードが低レベルのため、ＰＵノードとＯＵＴＰＵＴ端にノイズが発生したときに遅滞なくプルダウンできず、表示エラーが発生しやすく、特に高温のときに出力するノイズがより大きくなる。
本発明の実施形態は、ノイズが出現したときに遅滞なくプルダウンすることを保証できて、表示装置の画質と信頼性を向上させるゲート駆動回路、アレイ基板及び表示装置を提供する。
一つの方面において、本発明の実施形態は、ゲート駆動回路であって、複数のカスケード接続されたシフトレジスタを有し、
前記シフトレジスタの出力端は更に二つの薄膜トランジスタに接続され、二つの薄膜トランジスタのソース電極はいずれも前記シフトレジスタの出力端に接続され、ドレイン電極はいずれも第１のレベル信号ラインに接続され、ゲート電極にそれぞれ異なる制御信号が入力されることにより、前記シフトレジスタがオフ電圧を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証するゲート駆動回路を提供する。
一実施形態によれば、前記第１のレベル信号ラインは低電圧信号ラインＶＳＳであり、前記オフ電圧は低レベルである。
具体的には、最初のシフトレジスタと最後のシフトレジスタ以外の、残りの各シフトレジスタの出力端はいずれも隣接する直後のシフトレジスタの入力端及び隣接する直前のシフトレジスタのリセット信号入力端に接続され、最初のシフトレジスタの出力端は二番目のシフトレジスタの入力端に接続され、最後のシフトレジスタの出力端は隣接する直前のシフトレジスタのリセット信号入力端及び自己のリセット信号入力端に接続され、
最初のシフトレジスタの入力端にはフレーム開始信号が入力され、
奇数番目のシフトレジスタの第１のクロック信号入力端には第１のクロック信号が入力され、第２のクロック信号入力端には第２のクロック信号が入力され、偶数番目のシフトレジスタの第１のクロック信号入力端には第２のクロック信号が入力され、第２のクロック信号入力端には第１のクロック信号が入力され、
各シフトレジスタの低電圧信号入力端には低電圧信号が入力され、
各シフトレジスタはそれぞれ一行のゲートラインに接続され、前記異なる制御信号は第1の制御信号と、第２の制御信号を有する。
好ましくは、二組の前記カスケード接続されたシフトレジスタを有し、
第１組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の奇数行のゲートラインに接続され、
第２組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の偶数行のゲートラインに接続され、
第１組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号はそれぞれ第２組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第１の制御信号と第２の制御信号となり、第２組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号はそれぞれ第１組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第１の制御信号と第２の制御信号となる。
好ましくは、第１組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号の位相は反対であり、第２組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号の位相も反対であり、且つ第２組のカスケード接続されたシフトレジスタの第１のクロック信号は第１組のカスケード接続されたシフトレジスタの第１のクロック信号に比べて１／２のパルス幅分遅延する。
好ましくは、第１組のカスケード接続されたシフトレジスタの第１のクロック信号、第２組のカスケード接続されたシフトレジスタの第１のクロック信号、第１組のカスケード接続されたシフトレジスタの第２のクロック信号、第２組のカスケード接続されたシフトレジスタの第２のクロック信号が一つのパルス周期内に順次出力される
選択的に、各段のシフトレジスタの出力端が、前記シフトレジスタに接続されるゲートラインを通じて、前記二つの薄膜トランジスタに接続され、
前記ゲートラインの一端が前記シフトレジスタの出力端に接続され、他端が前記二つの薄膜トランジスタのソース電極に接続されてもよい。
選択的に、前記二つの薄膜トランジスタがいずれも金属酸化膜半導体電界効果トランジスタであってもよい。
一方、本発明はアレイ基板であって、前記のいずれかのゲート駆動回路が設置されたアレイ基板をさらに提供する。
選択的に、前記第１組のカスケード接続されたシフトレジスタと第２組のカスケード接続されたシフトレジスタは、それぞれ前記アレイ基板上の向かい合う両側の端部にあってもよい。
好ましくは、前記第１組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第１組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にあり、且つ、
前記第２組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第２組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にある。
さらに好ましくは、各組の各段のシフトレジスタの出力端は、前記シフトレジスタに接続されるゲートラインを通じて、向かい側にある前記二つの薄膜トランジスタに接続される。
本発明は表示装置であって、前記のいずれかのアレイ基板が設置された表示装置をさらに提供する。
本発明が提供するゲート駆動回路、アレイ基板及び表示装置は、各シフトレジスタの出力端に二つの薄膜トランジスタを追加し、これら二つの薄膜トランジスタのソース電極はいずれもシフトレジスタの出力端に接続され、ドレイン電極はいずれも第１のレベル信号ライン（例えば低電圧信号ラインＶＳＳ）に接続され、ゲート電極はそれぞれ異なる制御ラインに接続されてクロック制御信号が入力されることにより、シフトレジスタの出力端が、高レベルを出力する以外の時間帯に、そのうちの一つのシフトレジスタと低電圧信号ＶＳＳ互いに導通させ、出力端にノイズが出現したときに遅滞なくプルダウンすることを保証でき、表示装置の画質と信頼性を向上させる。
従来技術における両側交差駆動回路の構造模式図である。 従来技術における両側交差駆動回路のシーケンス信号図である。 従来技術におけるシフトレジスタの構造模式図である。 本発明の実施形態におけるゲート駆動回路の構造模式図１である。 本発明の実施形態におけるゲート駆動回路の構造模式図２である。 本発明の実施形態におけるアレイ基板の構造模式図である。 本発明の実施形態２における四本のクロック信号ラインの信号シーケンス図の状況である。 本発明の実施形態２における四本のクロック信号ラインの信号シーケンス図の状況である。 他のシフトレジスタの構造模式図である。
本発明の実施形態は、ノイズが発生したときに遅滞なくプルダウンするのを保証することによって、表示装置の画質及び信頼性を向上させるゲート駆動回路、アレイ基板及び表示装置を提供する。
以下、図面を用いて本発明の実施形態を詳しく説明する。ここで説明される具体的な実施形態は本発明を解釈のために過ぎず、本発明を限定するものではない。
実施形態１
本発明の実施形態は、ゲート駆動回路であって、図４に示すように、複数のカスケード接続されたシフトレジスタ１１を有し、シフトレジスタ１１の出力端は二つの薄膜トランジスタＭ１、Ｍ２に接続され、二つの薄膜トランジスタＭ１、Ｍ２のソース電極はいずれもシフトレジスタ１１の出力端に接続され、ドレイン電極はいずれも低電圧信号ラインＶＳＳに接続され、ゲート電極はそれぞれ異なる制御ラインに接続されることにより、シフトレジスタ１１が低レベルを出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証するゲート駆動回路を提供する。
注意すべきことは、ここで採用する薄膜トランジスタのソース電極、ドレイン電極は対称であるため、そのソース電極、ドレイン電極は相互に置換可能である。本発明の実施形態において、トランジスタのゲート電極以外の二つの電極を区別するため、そのうちの片方をソース電極といい、他方をドレイン電極という。ソース電極を信号入力端として選択する場合、ドレイン電極は信号出力端となり、逆の場合も同様とする。なお、ここで使用される薄膜トランジスタＭ１とＭ２がＮ型トランジスタであることを考慮すれば、二つの薄膜トランジスタＭ１とＭ２のソース電極はいずれもシフトレジスタ１１の出力端に接続され、ドレイン電極はいずれも低電圧信号ラインＶＳＳに接続され、ゲート電極はそれぞれ異なる制御ラインに接続されることにより、シフトレジスタ１１が出力オフ電圧（例えば低レベル）を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証する。Ｐ型トランジスタを薄膜トランジスタＭ１とＭ２として採用する場合は、二つの薄膜トランジスタＭ１とＭ２のドレイン電極はいずれも高電圧信号ラインに接続されることにより、シフトレジスタ１１が出力オフ電圧（例えば高レベル）を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証する。シフトレジスタ１１が採用する薄膜トランジスタと二つの薄膜トランジスタＭ１とＭ２の類型は同一であることが好ましい。本発明の実施形態が採用する薄膜トランジスタは、いずれもＮ型トランジスタを例にとって紹介する。
各行のゲートラインは一つのシフトレジスタ１１に接続され、ゲートラインの行番号の順序でシフトレジスタ１１をそれぞれＳＲ１〜ＳＲｎと名付け、ｎはゼロでない自然数である。前記シフトレジスタの上下段はカスケード接続され、最初のシフトレジスタと最後のシフトレジスタ以外の、残りの各シフトレジスタの出力端はいずれも隣接する直後のシフトレジスタの入力端及び隣接する直前のシフトレジスタのリセット信号入力端に接続され、最初のシフトレジスタの出力端は二番目のシフトレジスタの入力端に接続され、最後のシフトレジスタの出力端は隣接する直前のシフトレジスタのリセット信号入力端及び自己のリセット信号入力端に接続され、最初のシフトレジスタＳＲ１の信号入力端にはフレーム開始信号ＳＴＶが入力され、奇数番目のシフトレジスタの第１のクロック信号入力端には第１のクロック信号ＣＬＫ１が入力され、第２のクロック信号入力端には第２のクロック信号ＣＬＫ２が入力され、偶数番目のシフトレジスタの第１のクロック信号入力端には第２のクロック信号ＣＬＫ２が入力され、第２のクロック信号入力端には第１のクロック信号ＣＬＫ１が入力され、各シフトレジスタの低電圧信号入力端には低電圧信号ＶＳＳ（図示せず）が入力される。
二つの薄膜トランジスタＭ１、Ｍ２のゲート電極はそれぞれ異なる制御ラインに接続され、二つの相補的な制御信号（図４に示す第１の制御信号と第２の制御信号）が入力され、シフトレジスタ１１が低レベルを出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証する。一の具体的な実施形態において、Ｍ１、Ｍ２のゲート電極には制御ラインを通じてそれぞれ位相が互いに反対の二つの制御信号が入力される。
本実施形態において、二本のクロック信号ラインと二本の制御ラインを有し、それぞれ信号ＣＬＫ１、第１の制御信号、ＣＬＫ２、第２の制御信号を出力し、第１の制御信号はＣＬＫ１と比べて１／２のパルス幅分遅延し、第２の制御信号はＣＬＫ２に比べて１／２のパルス幅分遅延し、ＣＬＫ１とＣＬＫ２が出力するパルス信号の位相は反対であり、第１の制御信号と第２の制御信号が出力するパルス信号の位相は反対であり、またはＣＬＫ１、第１の制御信号、ＣＬＫ２、第２の制御信号が一つのパルス周期内で順次に出力される。
好ましくは、ＣＬＫ１、第１の制御信号、ＣＬＫ２、第２の制御信号が一つのパルス周期内に順次に高レベルを出力する。
本発明の実施形態におけるシフトレジスタは図３に示すシフトレジスタであってもよく、例えば本実施形態におけるクロック制御信号はＣＬＫ１またはＣＬＫ２であり、プルダウン制御信号はＣＬＫ２またはＣＬＫ１に対応するが、無論プルダウン信号は直流信号であってもよい。具体的にどのようなシフトレジスタを採用するかは、本発明の具体的な実施効果に影響しないので、本実施形態ではこれについて限定していない。
本発明の実施形態は各シフトレジスタの出力端に二つの薄膜トランジスタを追加し、シフトレジスタが高レベルを出力するとき以外の時間帯に、いずれも少なくとも一つの薄膜トランジスタを低電圧信号ラインＶＳＳと導通させ、出力端にノイズが発生したときに遅滞なくプルダウンすることを保証することにより、表示装置の画質及び信頼性を向上する。
好ましくは、各段のシフトレジスタ１１の出力端は、当該シフトレジスタ１１に接続されるゲートラインを通じて、二つの薄膜トランジスタＭ１、Ｍ２に接続され、すなわち、ゲートラインの一端はシフトレジスタの出力端に接続され、他端は二つの薄膜トランジスタに接続され、ノイズが発生したときに遅滞なくプルダウンするだけでなく、ゲート電極のフロートによる漏電及び表示不良を改善することができ、表示装置の画質及び信頼性を向上させる。
本発明の実施形態は、さらにアレイ基板及び表示装置であって、前記のいずれかのゲート駆動回路が設置されたアレイ基板及び表示装置を提供する。
本発明の実施形態が提供するアレイ基板及び表示装置は、前記ゲート駆動回路が設置されているため、ノイズが発生したときに遅滞なくプルダウンすると共に、ゲート電極のフロートによる漏電及び表示不良を改善し、よって表示の画質及び作業時の信頼性を向上させる。
実施形態２
本発明の実施形態はゲート駆動回路であって、図５に示すように、
各段のシフトレジスタ１１が一の奇数行のゲートラインと接続される第１組のカスケード接続されたシフトレジスタ（以下、第１組と略称する）１０と、
各段のシフトレジスタ１１が一の偶数行のゲートラインと接続される第２組のカスケード接続されたシフトレジスタ（以下、第２組と略称する）２０と、
第１組１０において隣接する二段のシフトレジスタ１１にそれぞれ接続される第１の制御ラインＣ１と第３の制御ラインＣ３と、第２組２０において隣接する二段のシフトレジスタ１１にそれぞれ接続される第２の制御ラインＣ２と第４の制御ラインＣ４と、を有し、
各組の各段のシフトレジスタ１１の出力端はさらに並列接続する二つの薄膜トランジスタＭ１、Ｍ２に接続され、二つの薄膜トランジスタＭ１、Ｍ２のドレイン電極はいずれも低電圧信号ラインＶＳＳに接続され、ソース電極はいずれもシフトレジスタ１１の出力端に接続され、シフトレジスタ１１が第１組１０に属する場合、当該シフトレジスタ１１に接続される二つの前記薄膜トランジスタＭ１、Ｍ２のゲート電極は第２の制御ラインＣ２と第４の制御ラインＣ４にそれぞれ接続され、シフトレジスタ１１が第２組２０に属する場合、当該シフトレジスタ１１に接続される二つの薄膜トランジスタＭ１、Ｍ２のゲート電極は第１の制御ラインＣ１と第３の制御ラインＣ３にそれぞれ接続される。
各行のゲートラインは一つのシフトレジスタ１１に接続され、ゲートライン行番号の順序でシフトレジスタ１１をＳＲ１〜ＳＲｎと名付け、ｎはゼロでない自然数である。たとえば、シフトレジスタＳＲｎは第ｎ行のゲートラインに接続され、第ｎ行のゲートラインを駆動する。奇数行のゲートラインに接続されるシフトレジスタ１１は上下段がカスケード接続され、第１組１０となり、偶数行のゲートラインに接続されるシフトレジスタ１１は上下段がカスケード接続され、第２組２０となる。
図５及び図２〜３を参考すれば、第１組１０の上下段のカスケード接続されたシフトレジスタにおいて、最初のシフトレジスタと最後のシフトレジスタ以外の、残りの各シフトレジスタの出力端はいずれも隣接する直後のシフトレジスタの入力端及び隣接する直前のシフトレジスタのリセット信号入力端に接続され、最初のシフトレジスタの出力端は二番目のシフトレジスタの入力端に接続され、最後のシフトレジスタの出力端は隣接する直前のシフトレジスタのリセット信号入力端及び自己のリセット信号入力端に接続され、最初のシフトレジスタの入力端にはフレーム開始信号ＳＴＶ１が入力され、第１組１０において奇数番目のシフトレジスタすなわち第４ｎ−３行のゲートライン（たとえば第１、５、９・・・行）を駆動する対応のシフトレジスタは第１の制御ラインＣ１に接続され、第１のクロック信号ＣＬＫ１が入力され、プルダウン制御信号として第３のクロック制御信号ＣＬＫ３が入力され、偶数番目のシフトレジスタすなわち第４ｎ−１行のゲートライン（たとえば第３、７、１１・・・行）を駆動する対応のシフトレジスタは第３の制御ラインＣ３に接続され、第３のクロック信号ＣＬＫ３が入力され、プルダウン制御信号として第１のクロック制御信号ＣＬＫ１が入力され、各シフトレジスタの低電圧信号入力端には低電圧信号が入力される。
第２組２０のカスケード接続されたシフトレジスタの接続関係もおおむね同様であるが、その奇数番目のシフトレジスタ、すなわち第４ｎ−２行のゲートライン（たとえば第２、６、１０・・・行）を駆動する対応のシフトレジスタは第２の制御ラインＣ２に接続され、第２のクロック信号ＣＬＫ２が入力され、プルダウン制御信号として第４のクロック制御信号ＣＬＫ４が入力され、偶数番目のシフトレジスタすなわち第４ｎ行のゲートライン（たとえば第４、８、１２・・・行）を駆動する対応のシフトレジスタは第４の制御ラインＣ４に接続され、第４のクロック信号ＣＬＫ４が入力され、プルダウン制御信号として第２のクロック制御信号ＣＬＫ２が入力され、ｎはゼロでない自然数である。
また、第１組の各段のシフトレジスタ（ＳＲ１〜ＳＲｎ）の出力端はさらに二つの薄膜トランジスタＭ１、Ｍ２に接続され、Ｍ１、Ｍ２のソース電極はいずれも当該シフトレジスタの出力端に接続され、ドレイン電極はいずれも低圧信号ラインＶＳＳに接続され、第１組１０におけるシフトレジスタについては、Ｍ１、Ｍ２のゲート電極はそれぞれ第２の制御ラインＣ２と第４の制御ラインＣ４に接続され、第２組におけるクロックＣＬＫ２とＣＬＫ４が入力され、第２組２０におけるシフトレジスタについては、Ｍ１、Ｍ２のゲート電極はそれぞれ第１の制御ラインＣ１と第３の制御ラインＣ３に接続され、第１組におけるクロックＣＬＫ１とＣＬＫ３が入力される。
本実施形態に記載するクロック信号ＣＬＫ１とＣＬＫ３はそれぞれ第１組１０における隣接する二段のシフトレジスタに入力され、隣接する奇数行目のゲートラインの駆動に対応し、ＣＬＫ２とＣＬＫ４はそれぞれ第２組２０における隣接する二段のシフトレジスタ入力され、隣接する偶数行目のゲートラインの駆動に対応し、したがって、ＣＬＫ１、ＣＬＫ２、ＣＬＫ４とＣＬＫ３のパルス信号は一つずつあらかじめ設定された時間分遅延する。第１組１０におけるシフトレジスタに接続される二つの薄膜トランジスタＭ１、Ｍ２には第２組２０におけるシフトレジスタが使用するクロック信号ＣＬＫ２とＣＬＫ４が入力され、第２組２０におけるシフトレジスタに接続される二つの薄膜トランジスタＭ１、Ｍ２には第１組１０におけるシフトレジスタが使用するクロック信号ＣＬＫ１とＣＬＫ３が入力される。
図５に示すように、本実施形態が提供するゲート駆動回路は実施形態１とほぼ同一であり、相違点は、本実施形態において、四本のクロック信号ラインＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を有し、ＣＬＫ２はＣＬＫ１に比べて１／２のパルス幅分遅延し、ＣＬＫ４はＣＬＫ３に比べて１／２のパルス幅分遅延し、ＣＬＫ１とＣＬＫ３が出力するパルス信号の位相は反対であり、ＣＬＫ２とＣＬＫ４が出力するパルス信号の位相は反対であり（図７Ａを参照）、またはＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が一つのパルス周期内で順次に出力される（図７Ｂを参照）。
好ましくは、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が一つのパルス周期内に順次に出力する（図７Ｂを参照）。
図１−３を参照すれば、従来技術において、ＰＤノードが低レベルのとき、特に図２に示すａとｂの時間帯に、ＰＵノードと出力（ＯＵＴＰＵＴ）端にノイズが発生したときに遅滞なくプルダウンできず、表示装置に表示不良をもたらしやすい。これに対し、本発明の実施形態は各組の各シフトレジスタの出力端に二つの薄膜トランジスタを追加し、それぞれ他方の組のクロック制御信号に接続し、依然として図５の左側の（奇数行）回路を例に、上記図２のａとｂの時間帯にＰＤノードが低レベルだとしても、ＣＬＫ２とＣＬＫ４が追加した二つの薄膜トランジスタＭ１とＭ２をオンにして、シフトレジスタの出力端は薄膜トランジスタＭ１とＭ２を通じて低電圧信号ラインＶＳＳと導通し、したがって、出力（ＯＵＴＰＵＴ）端のノイズをプルダウンすることができ、当該行の出力端の非作業時間のフルプルダウンを実現し、表示装置の画質及び信頼性を向上させる。右側の（偶数行）作業原理は同様であり、ＣＬＫ１とＣＬＫ３が薄膜トランジスタＭ１とＭ２をオンにする点のみが相異し、ここでは説明を省略する。
本実施形態の説明において図３に示すシフトレジスタを例としているが他の類型のシフトレジスタを除外するものではなく、たとえば図８に示すもう一つのシフトレジスタを採択してもよく、作業原理は図３のシフトレジスタに類似することから、ここでは説明を省略する。
図８に記載するシフトレジスタは、第１の薄膜トランジスタＴ１と、第２の薄膜トランジスタＴ２と、第３の薄膜トランジスタＴ３と、第４の薄膜トランジスタＴ４と、第５の薄膜トランジスタＴ５と、第６の薄膜トランジスタＴ６と、第７の薄膜トランジスタＴ７と、第８の薄膜トランジスタＴ８と、第９の薄膜トランジスタＴ９と、第１０の薄膜トランジスタＴ１０と、第１１の薄膜トランジスタＴ１１と、第１２の薄膜トランジスタＴ１２とを有し、さらにコンデンサＣ１とを有する。信号入力端（ＩＮＰＵＴ−１）には信号（ＩＮＰＵＴ）が入力され、第１のクロック信号入力端（ＣＬＫＩＮ）には第１のクロック信号（ＣＬＫ）が入力され、第２のクロック信号入力端（ＣＬＫＢＩＮ）には第２のクロック信号（ＣＬＫＢ）が入力され、低電圧信号入力端（ＶＳＳＩＮ）には低電圧信号（ＶＳＳ）が入力され、リセット信号入力端（ＲＥＳＥＴＩＮ）にはリセット信号（ＲＥＳＥＴ）が入力され、信号出力端（ＯＵＴ）からゲート駆動信号（ＯＵＴＰＵＴ）が出力される。第１の薄膜トランジスタＴ１のソース電極、第２の薄膜トランジスタＴ２のドレイン電極、第１０の薄膜トランジスタＴ１０のゲート電極とコンデンサＣ１の結合点はＰＵノードであり、第５の薄膜トランジスタＴ５のゲート電極、第６の薄膜トランジスタＴ６のゲート電極、第８の薄膜トランジスタＴ８のドレイン電極と第７の薄膜トランジスタＴ７のソース電極の結合点はＰＤノードであり、第９の薄膜トランジスタＴ９のゲート電極、第１０の薄膜トランジスタＴ１０と第７の薄膜トランジスタＴ７のゲート電極の結合点はＰＤ＿ＣＮノードである。第１のクロック信号入力端（ＣＬＫＩＮ）には第１のクロック信号（ＣＬＫ）が入力され、第２のクロック信号入力端（ＣＬＫＢＩＮ）には第２のクロック信号（ＣＬＫＢ）が入力され、第１のクロック信号（ＣＬＫ）と第２のクロック信号（ＣＬＫＢ）の位相は互いに反対である。
さらに、好ましくは、各組の各段シフトレジスタ（ＳＲ１〜ＳＲｎ）の出力端はシフトレジスタに接続されたゲートライン（Ｓ１〜Ｓｎ）を通じて、前記二つの薄膜トランジスタＭ１とＭ２に接続され、すなわち、ゲートライン（Ｓ１〜Ｓｎ）の一端はシフトレジスタに接続され、駆動信号を受け付け、他端は二つの薄膜トランジスタに接続され、当該行の非作業時間のフルプルダウンを保証する。
また、説明すべきこととして、図３のシフトレジスタのプルダウンユニットのプルダウン制御信号は直流に限らず、クロック信号であってもよい。好ましくは、プルダウン制御信号はクロック信号と位相が反対のクロック信号であってもよい。
図２に示すシフトレジスタの作業工程において、五段階のうち、第１段階信号入力端（ＩＮＰＵＴ−１）に入力される信号（ＩＮＰＵＴ）は高レベルであり（ただし第１段のシフトレジスタはＳＴＶ信号である）、第２段階信号出力端（ＯＵＴ）が出力するゲート駆動信号（ＯＵＴＰＵＴ）は高レベルであり、一回のシフトを完了させ、第３段階リセット信号入力端（ＲＥＳＥＴＩＮ）に入力されるリセット信号（ＲＥＳＥＴ）は高レベルであり、リセットの操作を完了させ、したがって、第１、２、３段階をシフトレジスタの作業時間と定義することができ、第４、５段階では、信号入力端（ＩＮＰＵＴ−１）に入力される信号（ＩＮＰＵＴ）、リセット信号入力端（ＲＥＳＥＴＩＮ）に入力されるＲＥＳＥＴ信号（ＲＥＳＥＴ）はいずれも低レベルであり、したがって、第４、５段階をシフトレジスタの非作業時間（図２におけるａ、ｂ段階）と定義することができる。同様に、他の種類のシフトレジスタも同じ原理で分けることできる。
従来技術において、このような両側交差パリティドライブの各行のゲートラインの端末はいずれもフロート状態であり、画素ユニット上の電荷維持特性が劣悪である場合は漏電を起こし、これにより画質が劣化する。本発明の実施形態におけるゲートラインの一端はシフトレジスタに接続され、駆動信号を受付、他端は二つの薄膜トランジスタに接続され、ノイズが発生したときに遅滞なくプルダウンするのを保証するだけでなく、ゲート電極のフロートによる漏電及び表示不良をも改善でき、表示装置の画質及び信頼性を向上させる。
図６に示すように、本発明の実施形態はアレイ基板であって、前記のゲート駆動回路が設置されたアレイ基板を提供する。前記ゲート駆動回路における第１組のカスケード接続されたシフトレジスタ１０及び第２組のカスケード接続されたシフトレジスタ２０はそれぞれアレイ基板上の向かい合う両側の端部に位置し、対応して表示装置の両枠を形成する。
第１組１０のいずれかのシフトレジスタ１１に対応する二つの薄膜トランジスタは、アレイ基板上の第１組のカスケード接続されたシフトレジスタと向かいあう他方側に端部にあり、第２組２０のいずれかのシフトレジスタ１１に対応する二つの薄膜トランジスタは、アレイ基板上の第２組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にある。このように、各組の各段のシフトレジスタの出力端は、シフトレジスタに接続されるゲートライン（Ｓ１〜Ｓｎ）を通じて、向かい側の二つの薄膜トランジスタに接続され、すなわち、ゲートライン（Ｓ１〜Ｓｎ）の一端はシフトレジスタに接続され、駆動信号を受け付け、他端は向かい側の二つの薄膜トランジスタに接続される。たとえば、シフトレジスタＳＲ１の出力端は第１行のゲートラインＳ１の左端に接続され、ゲートラインＳ１の右端はアレイ基板の右側端部の二つの薄膜トランジスタＭ１、Ｍ２に接続され、薄膜トランジスタＭ１、Ｍ２のゲート電極はそれぞれ第２の制御ラインＣ２と第４の制御ラインＣ４に接続され、第２組におけるクロックＣＬＫ２とＣＬＫ４が入力される。
本発明の実施形態におけるアレイ基板はノイズが発生したとき遅滞なくプルダウンするのを保証するだけでなく、ゲート電極のフロートによる漏電及び表示不良をも改善でき、表示装置の画質及び信頼性を向上させる。
本発明の実施形態はさらに表示装置であって、上記のいずれかのアレイ基板を有する表示装置を提供する。前記表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレット型パソコン、テレビ、モニター、ノート型パソコン、デジタルフォトフレーム、ナビゲータなどのいかなる表示機能を有する製品または部品であってもよい。
本実施形態が提供する表示装置は、本発明に記載するゲート回路を採用するため、ノイズが発生したとき遅滞なくプルダウンするのを保証するだけでなく、ゲート電極のフロートによる漏電及び表示不良をも改善でき、表示装置の画質及び信頼性を向上させる。
選択的に、上記各実施形態に記載する第１の薄膜トランジスタと第２の薄膜トランジスタはいずれも飽和エリアで作業する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴトランジスタ）である。
本発明の実施形態が記載する技術的特徴は、抵触しない限り、任意に組み合わせて使用することができる。
以上は本発明の具体的な実施形態に過ぎず、本発明の保護範囲はこれに限定されず、当業者が本発明の開示する技術的範囲内において容易に想到できる変化や置換は本発明の保護範囲に含まれるものとする。したがって、本発明の保護範囲は、特許請求の範囲に基づいて判断すべきである。
１０ 第１組のカスケード接続のシフトレジスタ
２０ 第２組のカスケード接続のシフトレジスタ
１１ シフトレジスタ
Ｃ１ 第１の制御ライン
Ｃ２ 第２の制御ライン
Ｃ３ 第３の制御ライン
Ｃ４ 第４の制御ライン

Claims (12)

  1. ゲート駆動回路であって、複数のカスケード接続されたシフトレジスタを有し、
    前記シフトレジスタの出力端は更に二つの薄膜トランジスタに接続され、二つの薄膜トランジスタのソース電極はいずれも前記シフトレジスタの出力端に接続され、ドレイン電極はいずれも第１のレベル信号ラインに接続され、ゲート電極にそれぞれ異なる制御信号が入力されることにより、前記シフトレジスタがオフ電圧を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証することを特徴とするゲート駆動回路。
  2. 前記第１のレベル信号ラインは低電圧信号ラインＶＳＳであり、前記オフ電圧は低レベルである請求項１に記載のゲート駆動回路。
  3. 最初のシフトレジスタと最後のシフトレジスタ以外の、残りの各シフトレジスタの出力端はいずれも隣接する直後のシフトレジスタの入力端及び隣接する直前のシフトレジスタのリセット信号入力端に接続され、最初のシフトレジスタの出力端は二番目のシフトレジスタの入力端に接続され、最後のシフトレジスタの出力端は隣接する直前のシフトレジスタのリセット信号入力端及び自己のリセット信号入力端に接続され、
    最初のシフトレジスタの入力端にはフレーム開始信号が入力され、
    奇数番目のシフトレジスタの第１のクロック信号入力端には第１のクロック信号が入力され、第２のクロック信号入力端には第２のクロック信号が入力され、偶数番目のシフトレジスタの第１のクロック信号入力端には第２のクロック信号が入力され、第２のクロック信号入力端には第１のクロック信号が入力され、
    各シフトレジスタの低電圧信号入力端には低電圧信号が入力され、
    各シフトレジスタはそれぞれ一行のゲートラインに接続され、前記異なる制御信号は第1の制御信号と、第２の制御信号を有する請求項１に記載のゲート駆動回路。
  4. 二組の前記カスケード接続されたシフトレジスタを有し、
    第１組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の奇数行のゲートラインに接続され、
    第２組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の偶数行のゲートラインに接続され、
    第１組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号はそれぞれ第２組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第１の制御信号と第２の制御信号となり、第２組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号はそれぞれ第１組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第１の制御信号と第２の制御信号となる請求項１ないし３のいずれかに記載のゲート駆動回路。
  5. 第１組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号の位相は反対であり、第２組のカスケード接続されたシフトレジスタの第１のクロック信号と第２のクロック信号の位相も反対であり、且つ第２組のカスケード接続されたシフトレジスタの第１のクロック信号は第１組のカスケード接続されたシフトレジスタの第１のクロック信号に比べて１／２のパルス幅分遅延する請求項４に記載のゲート駆動回路。
  6. 第１組のカスケード接続されたシフトレジスタの第１のクロック信号、第２組のカスケード接続されたシフトレジスタの第１のクロック信号、第１組のカスケード接続されたシフトレジスタの第２のクロック信号、第２組のカスケード接続されたシフトレジスタの第２のクロック信号が一つのパルス周期内に順次出力される請求項４に記載のゲート駆動回路。
  7. 各段のシフトレジスタの出力端が、前記シフトレジスタに接続されるゲートラインを通じて、前記二つの薄膜トランジスタに接続され、
    前記ゲートラインの一端が前記シフトレジスタの出力端に接続され、他端が前記二つの薄膜トランジスタのソース電極に接続される請求項１ないし６のいずれかに記載のゲート駆動回路。
  8. 前記二つの薄膜トランジスタがいずれも金属酸化膜半導体電界効果トランジスタである請求項１に記載のゲート駆動回路。
  9. アレイ基板であって、請求項４ないし６のいずれかに記載のゲート駆動回路が設置されたことを特徴とするアレイ基板。
  10. 前記第１組のカスケード接続されたシフトレジスタと第２組のカスケード接続されたシフトレジスタは、それぞれ前記アレイ基板上の向かい合う両側の端部にある請求項９に記載のアレイ基板。
  11. 前記第１組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第１組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にあり、且つ、
    前記第２組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第２組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にある請求項１０に記載のアレイ基板。
  12. 表示装置であって、請求項９ないし１１のいずれかに記載のアレイ基板が設置されたことを特徴とする表示装置。
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