TWI413050B - 高可靠度閘極驅動電路 - Google Patents

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Description

高可靠度閘極驅動電路
本發明係有關於一種閘極驅動電路，尤指一種具交互下拉機制與輔助下拉機制之高可靠度閘極驅動電路。
液晶顯示裝置(Liquid Crystal Display；LCD)是目前廣泛使用的一種平面顯示器，其具有外型輕薄、省電以及無輻射等優點。液晶顯示裝置的工作原理係利用改變液晶層兩端的電壓差來改變液晶層內之液晶分子的排列狀態，用以改變液晶層的透光性，再配合背光模組所提供的光源以顯示影像。一般而言，液晶顯示裝置包含有複數個畫素單元、閘極驅動電路以及源極驅動電路。源極驅動電路係用來提供複數個資料訊號至複數個畫素單元。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極驅動訊號以控制複數個資料訊號寫入至複數個畫素單元。因此，閘極驅動電路即為控制資料訊號寫入操作的關鍵性元件。
第1圖為習知閘極驅動電路的示意圖。如第1圖所示，閘極驅動電路100包含第一移位暫存器模組105與第二移位暫存器模組106，其中第一移位暫存器模組105包含複數級奇排序移位暫存器，第二移位暫存器模組106包含複數級偶排序移位暫存器。為方便說明，第一移位暫存器模組105只顯示第N級移位暫存器181與第(N+2)級移位暫存器183，第二移位暫存器模組106只顯示第(N+1)級移位暫存器182與第(N+3)級移位暫存器184，其中N為正奇數。複數級奇排序移位暫存器係用來根據第一時脈CK1與反相於第一時脈CK1之第二時脈CK2產生複數閘極訊號，饋入至畫素陣列101之複數奇排序閘極線。複數級偶排序移位暫存器係用來根據第三時脈CK3與反相於第三時脈CK3之第四時脈CK4產生複數閘極訊號，饋入至畫素陣列101之複數偶排序閘極線。
舉例而言，第N級移位暫存器181係用來根據第一時脈CK1與第二時脈CK2產生閘極訊號SGn，饋入至畫素陣列101之奇排序閘極線GLn，進而控制將資料線DLi之資料訊號寫入至對應畫素單元103。在閘極驅動電路100的運作中，除了第N級移位暫存器181被觸發以產生高電壓準位之閘極訊號SGn的時段，其餘時間閘極線GLn之閘極訊號SGn均要被下拉至低電壓準位，亦即閘極訊號SGn係長時間被維持在低電壓準位。由於在習知技術的電路操作中，係僅利用第N級移位暫存器181之下拉單元191以進行閘極線GLn之閘極訊號SGn的下拉運作，所以對固定通道長度的電晶體設計而言，下拉單元191所使用之電晶體192的通道寬度就要足夠大，用以有效下拉閘極線GLn之閘極訊號SGn。然而，電晶體192的通道寬度越大，其臨界電壓越容易隨操作時間而漂移，如此會降低閘極驅動電路100的可靠度及使用壽命。
依據本發明之實施例，其揭露一種高可靠度閘極驅動電路，用來提供複數閘極訊號以驅動具有複數閘極線之畫素陣列。此種閘極驅動電路包含第一移位暫存器模組與第二移位暫存器模組。第一移位暫存器模組包含複數級奇排序移位暫存器，第二移位暫存器模組包含複數級偶排序移位暫存器。每一級奇排序移位暫存器係用以根據第一時脈與反相於第一時脈之第二時脈，產生對應閘極訊號饋入至對應奇排序閘極線，另用以下拉至少一偶排序閘極線或相異於對應奇排序閘極線之至少一奇排序閘極線的閘極訊號。每一級偶排序移位暫存器係用以根據第三時脈與反相於第三時脈之第四時脈，產生對應閘極訊號饋入至對應偶排序閘極線，另用以下拉至少一奇排序閘極線或相異於對應偶排序閘極線之至少一偶排序閘極線的閘極訊號。
依據本發明之實施例，其另揭露一種高可靠度閘極驅動電路，用以提供複數閘極訊號至複數閘極線。此種閘極驅動電路包含複數級移位暫存器，其中第N級移位暫存器包含上拉單元、輸入單元、儲能單元、放電單元、下拉模組、以及控制單元。上拉單元係電連接於第N閘極線，用以根據驅動控制電壓及第一時脈將第N閘極訊號上拉至高準位電壓，其中第N閘極線係用以傳輸第N閘極訊號。輸入單元係用以接收第M級移位暫存器所產生之第M閘極訊號。儲能單元係電連接於上拉單元及輸入單元，用來根據第M閘極訊號執行充電程序以提供驅動控制電壓至上拉單元。放電單元係電連接於儲能單元，用以根據控制訊號將驅動控制電壓下拉至低電源電壓。下拉模組用以根據控制訊號與第二時脈將第N閘極訊號下拉至低電源電壓，另用以根據控制訊號將相異於第N閘極訊號之至少一閘極訊號下拉至低電源電壓。控制單元係電連接於儲能單元、放電單元與下拉模組，用以根據驅動控制電壓與第一時脈產生控制訊號。M為正整數，N為大於M之正整數。
為讓本發明更顯而易懂，下文依本發明之高可靠度閘極驅動電路，特舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍。
第2圖為本發明第一實施例之閘極驅動電路的示意圖。如第2圖所示，閘極驅動電路200包含第一移位暫存器模組205與第二移位暫存器模組206，其中第一移位暫存器模組205係設置於相鄰畫素陣列201之第一側邊區域298，第二移位暫存器模組206係設置於相鄰畫素陣列201之對向於第一側邊區域298的第二側邊區域299。在另一實施例中，第一移位暫存器模組205與第二移位暫存器模組206係可均設置於同一側邊區域，譬如均設置於第一側邊區域298或第二側邊區域299。第一移位暫存器模組205包含複數級奇排序移位暫存器，第二移位暫存器模組206包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組205只顯示第N級移位暫存器212，第二移位暫存器模組206只顯示第(N-1)級移位暫存器211與第(N+1)級移位暫存器213，其中N為正奇數。
第N級移位暫存器212係用以根據第一時脈CK1與反相於第一時脈CK1之第二時脈CK2，產生閘極訊號SGn饋入至畫素陣列201之奇排序閘極線GLn，進而控制將資料線DLi之資料訊號寫入至畫素單元203。第N級移位暫存器212另用來下拉畫素陣列201之偶排序閘極線GLn-1與GLn+1的閘極訊號SGn-1與SGn+1。第(N-1)級移位暫存器211係用以根據第三時脈CK3與反相於第三時脈CK3之第四時脈CK4，產生閘極訊號SGn-1饋入至畫素陣列201之偶排序閘極線GLn-1，進而控制將資料線DLi之資料訊號寫入至畫素單元202。第(N-1)級移位暫存器211另用來下拉畫素陣列201之奇排序閘極線GLn與GLn-2的閘極訊號SGn與SGn-2。第(N+1)級移位暫存器213係用以根據第三時脈CK3與第四時脈CK4，產生閘極訊號SGn+1饋入至畫素陣列201之偶排序閘極線GLn+1，進而控制將資料線DLi之資料訊號寫入至畫素單元204。第(N+1)級移位暫存器213另用來下拉畫素陣列201之奇排序閘極線GLn與GLn+2的閘極訊號SGn與SGn+2。
第N級移位暫存器212包含上拉單元220、輸入單元240、儲能單元230、第一放電單元250、第二放電單元255、下拉模組270、以及控制單元260。上拉單元220電連接於閘極線GLn，用來根據驅動控制電壓VQn及第一時脈CK1以上拉閘極線GLn之閘極訊號SGn。輸入單元240電連接於第(N-2)級移位暫存器(未顯示)以接收閘極訊號SGn-2，亦即，第N級移位暫存器212係以閘極訊號SGn-2作為致能所需之啟始脈波訊號。儲能單元230電連接於上拉單元220及輸入單元240，用來根據閘極訊號SGn-2執行充電程序，並據以提供驅動控制電壓VQn至上拉單元220。控制單元260電連接於第一放電單元250與下拉模組270，用以根據第一時脈CK1與驅動控制電壓VQn產生控制訊號SCn。第一放電單元250電連接於儲能單元230，用來根據控制訊號SCn執行放電程序以下拉驅動控制電壓VQn至低電源電壓Vss。第二放電單元255電連接於儲能單元230，用來根據第(N+2)級移位暫存器(未顯示)所產生之閘極訊號SGn+2，執行放電程序以下拉驅動控制電壓VQn至低電源電壓Vss。
下拉模組270電連接於閘極線GLn與控制單元260，用來根據控制訊號SCn與第二時脈CK2將閘極訊號SGn下拉至低電源電壓Vss。下拉模組270另用來根據控制訊號SCn將偶排序閘極線GLn-1與GLn+1的閘極訊號SGn-1與SGn+1下拉至低電源電壓Vss。下拉模組270包含第一下拉單元275、第二下拉單元280、以及輔助下拉單元285。第一下拉單元275係用以根據控制訊號SCn將閘極訊號SGn下拉至低電源電壓Vss。第二下拉單元280係用以根據第二時脈CK2將閘極訊號SGn下拉至低電源電壓Vss。輔助下拉單元285則用以根據控制訊號SCn將閘極訊號SGn-1與SGn+1下拉至低電源電壓Vss。
在第2圖的實施例中，上拉單元220包含第一電晶體221，輸入單元240包含第二電晶體241，儲能單元230包含第一電容231，第一放電單元250包含第三電晶體251，第二放電單元255包含第四電晶體256，控制單元260包含第五電晶體262與第二電容261，第一下拉單元275包含第六電晶體276，第二下拉單元280包含第七電晶體281，輔助下拉單元285包含第八電晶體286與第九電晶體287。第二電晶體241包含第一端、第二端及閘極端，其中第一端用以接收閘極訊號SGn-2，閘極端電連接於第一端，第二端電連接於第一電容231。第二電晶體241之電路功能類同於二極體，其第一端與第二端實質上等效於二極體之陽極(Anode)與陰極(Cathode)，亦即若閘極訊號SGn-2為高電壓準位時，則第二電晶體241導通以將閘極訊號SGn-2從其第二端輸出，若閘極訊號SGn-2為低電壓準位時，則第二電晶體241截止。
第一電晶體221包含第一端、第二端及閘極端，其中第一端用以接收第一時脈CK1，閘極端電連接於第二電晶體241之第二端，第二端電連接於閘極線GLn。第一電容231包含第一端與第二端，其中第一端電連接於第一電晶體221之閘極端，第二端電連接於第一電晶體221之第二端。第三電晶體251包含第一端、第二端及閘極端，其中第一端電連接於第一電容231之第一端，第二端用以接收低電源電壓Vss，閘極端電連接於控制單元260以接收控制訊號SCn。第四電晶體256包含第一端、第二端及閘極端，其中第一端電連接於第一電容231之第一端，第二端用以接收低電源電壓Vss，閘極端用以接收閘極訊號SGn+2。第二電容261包含第一端與第二端，其中第一端用以接收第一時脈CK1，第二端電連接於第三電晶體251之閘極端。第五電晶體262包含第一端、第二端及閘極端，其中第一端電連接於第二電容261之第二端，第二端用以接收低電源電壓Vss，閘極端電連接於第一電容231之第一端。
第六電晶體276包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。第七電晶體281包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn，第二端用以接收低電源電壓Vss，閘極端用以接收第二時脈CK2。第八電晶體286包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn-1，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。第九電晶體287包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn+1，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。第一電晶體221至第九電晶體287係為薄膜電晶體(Thin Film Transistor)、金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor)、或接面場效電晶體(Junction Field Effect Transistor)。
由上述可知，第八電晶體286係用來輔助第(N-1)級移位暫存器211之下拉模組292以下拉閘極訊號SGn-1，而第九電晶體287係用來輔助第(N+1)級移位暫存器213之下拉模組294以下拉閘極訊號SGn+1。同理，下拉模組292與下拉模組294可用以輔助第N級移位暫存器212之下拉模組270以下拉閘極訊號SGn。亦即在閘極驅動電路200的運作中，閘極訊號SGn係藉由複數下拉模組270,292,294而被下拉至低電壓準位Vss，所以對固定通道長度的電晶體設計而言，下拉模組270的第六電晶體276、第七電晶體281、第八電晶體286與第九電晶體287之通道寬度係可顯著縮減，如此下拉模組270所使用之複數電晶體就可具有穩定的臨界電壓，進而提高閘極驅動電路200的可靠度及使用壽命。閘極驅動電路200之其餘級移位暫存器的內部結構，譬如第(N-1)級移位暫存器211與第(N+1)級移位暫存器213，係類同於第N級移位暫存器212的內部結構。請注意，在第(N-1)級移位暫存器211中，上拉單元291係用來根據驅動控制電壓VQn-1及第四時脈CK4以上拉閘極訊號SGn-1，而在第(N+1)級移位暫存器213中，上拉單元293係用來根據驅動控制電壓VQn+1及第三時脈CK3以上拉閘極訊號SGn+1。
第3圖為第2圖所示之閘極驅動電路的工作相關訊號波形圖，其中橫軸為時間軸。在第3圖中，由上往下的訊號分別為第一時脈CK1、第二時脈CK2、第三時脈CK3、第四時脈CK4、閘極訊號SGn-3、驅動控制電壓VQn-1、控制訊號SCn-1、閘極訊號SGn-1、閘極訊號SGn-2、驅動控制電壓VQn、控制訊號SCn、閘極訊號SGn、驅動控制電壓VQn+1、控制訊號SCn+1、閘極訊號SGn+1、閘極訊號SGn+2、以及閘極訊號SGn+3，其中第三時脈CK3之相位與第一時脈CK1之相位係具有90度之相位差。
如第3圖所示，於時段T1內，閘極訊號SGn-2由低準位上昇至高準位，第二電晶體241切換為導通狀態，使驅動控制電壓VQn也跟著從低電壓上昇至第一高電壓Vh1。同時，驅動控制電壓VQn之第一高電壓Vh1可導通第五電晶體262以下拉控制訊號SCn至低電源電壓Vss。於時段T2內，因閘極訊號SGn-2由高準位降至低準位，第二電晶體241切換為截止狀態，使驅動控制電壓VQn為浮接電壓，又因第一時脈CK1切換至高準位，所以可藉由第一電晶體221之元件電容耦合作用，將驅動控制電壓VQn由第一高電壓Vh1上拉至第二高電壓Vh2，並據以導通第一電晶體221，將閘極訊號SGn由低準位上拉至高準位。此時，驅動控制電壓VQn之第二高電壓Vh2仍可導通第五電晶體262以持續下拉控制訊號SCn至低電源電壓Vss。
於時段T3內，第二時脈CK2切換至高準位，所以第七電晶體281導通以下拉閘極訊號SGn至低電源電壓Vss。此外，第(N+2)級移位暫存器(未顯示)因閘極訊號SGn的啟始脈波致能作用而於時段T3內產生高準位之閘極訊號SGn+2，所以第四電晶體256於時段T3內導通，用以將驅動控制電壓VQn從第二高電壓Vh2下拉至低電源電壓Vss。同時，由於第一時脈CK1切換至低準位，所以可經由第二電容261下拉控制訊號SCn，使其保持在低準位。
於時段T4內，第二時脈CK2切換為低準位使第七電晶體281截止。此時，第一時脈CK1切換至高準位，所以可經由第二電容261上拉控制訊號SCn至高準位，而具高準位之控制訊號SCn即可導通第六電晶體276、第八電晶體286與第九電晶體287，用以分別下拉閘極訊號SGn、閘極訊號SGn-1與閘極訊號SGn+1至低電源電壓Vss。於時段T5內，第一時脈CK1切換為低準位，用以下拉控制訊號SCn至低準位，進而截止第六電晶體276、第八電晶體286與第九電晶體287。此時，第二時脈CK2切換至高準位，所以第七電晶體281導通以下拉閘極訊號SGn至低電源電壓Vss。其後，在閘極訊號SGn持續低準位的狀態下，第N級移位暫存器212係週期性地執行上述於時段T4及T5內之電路操作，亦即利用第六電晶體276與第七電晶體281以交互下拉閘極訊號SGn至低電源電壓Vss，另利用第八電晶體286與第九電晶體287以週期性地輔助下拉閘極訊號SGn-1與閘極訊號SGn+1至低電源電壓Vss。另一方面而言，第(N-1)級移位暫存器211與第(N+1)級移位暫存器213的下拉模組292,294則可週期性地輔助下拉閘極訊號SGn至低電源電壓Vss。因此，基於交互下拉機制與輔助下拉機制的工作模式，下拉模組270可使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高閘極驅動電路200的可靠度及使用壽命。
第4圖為本發明第二實施例之閘極驅動電路的示意圖。如第4圖所示，閘極驅動電路400包含第一移位暫存器模組405與第二移位暫存器模組406，其中第一移位暫存器模組405係設置於第一側邊區域298，第二移位暫存器模組406係設置於第二側邊區域299。第一移位暫存器模組405包含複數級奇排序移位暫存器，第二移位暫存器模組406包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組405仍只顯示第N級移位暫存器412，第二移位暫存器模組406仍只顯示第(N-1)級移位暫存器411與第(N+1)級移位暫存器413，其中N為正奇數。
第N級移位暫存器412之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於將下拉模組270置換為下拉模組470。下拉模組470之輔助下拉單元485僅包含第八電晶體486，而第八電晶體486的耦接關係則同於下拉模組270之輔助下拉單元285的第八電晶體286，亦即第八電晶體486係用以週期性地輔助下拉閘極訊號SGn-1至低電源電壓Vss。也就是說，輔助下拉單元485並不用以輔助下拉閘極訊號SGn+1。同理，第(N-1)級移位暫存器411之下拉模組492可用以輔助下拉閘極訊號SGn-2，而第(N+1)級移位暫存器413之下拉模組494則可用以輔助下拉閘極訊號SGn。因此，閘極驅動電路400仍可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
第5圖為本發明第三實施例之閘極驅動電路的示意圖。如第5圖所示，閘極驅動電路500包含第一移位暫存器模組505與第二移位暫存器模組506，其中第一移位暫存器模組505係設置於第一側邊區域298，第二移位暫存器模組506係設置於第二側邊區域299。第一移位暫存器模組505包含複數級奇排序移位暫存器，第二移位暫存器模組506包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組505仍只顯示第N級移位暫存器512，第二移位暫存器模組506仍只顯示第(N-1)級移位暫存器511與第(N+1)級移位暫存器513，其中N為正奇數。
第N級移位暫存器512之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於將下拉模組270置換為下拉模組570。下拉模組570之輔助下拉單元585僅包含第八電晶體586，而第八電晶體586的耦接關係則同於下拉模組270之輔助下拉單元285的第九電晶體287，亦即第八電晶體586係用以週期性地輔助下拉閘極訊號SGn+1至低電源電壓Vss。也就是說，輔助下拉單元585並不用以輔助下拉閘極訊號SGn-1。同理，第(N-1)級移位暫存器511之下拉模組592可用以輔助下拉閘極訊號SGn，而第(N+1)級移位暫存器513之下拉模組594則可用以輔助下拉閘極訊號SGn+2。因此，閘極驅動電路500仍可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
第6圖為本發明第四實施例之閘極驅動電路的示意圖。如第6圖所示，閘極驅動電路600包含第一移位暫存器模組605與第二移位暫存器模組606，其中第一移位暫存器模組605係設置於第一側邊區域298，第二移位暫存器模組606係設置於第二側邊區域299。第一移位暫存器模組605包含複數級奇排序移位暫存器，第二移位暫存器模組606包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組605仍只顯示第N級移位暫存器612，第二移位暫存器模組606仍只顯示第(N-1)級移位暫存器611與第(N+1)級移位暫存器613，其中N為正奇數。
第N級移位暫存器612之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於將下拉模組270置換為下拉模組670。下拉模組670之輔助下拉單元685僅包含第八電晶體686。第八電晶體686包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn-2，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。所以第八電晶體686係用以週期性地輔助下拉閘極訊號SGn-2至低電源電壓Vss，也就是說，輔助下拉單元685並不用以輔助下拉閘極訊號SGn-1與閘極訊號SGn+1。同理，第(N-1)級移位暫存器611之下拉模組692可用以輔助下拉閘極訊號SGn-3，而第(N+1)級移位暫存器613之下拉模組694則可用以輔助下拉閘極訊號SGn-1。因此，閘極驅動電路600仍可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
第7圖為本發明第五實施例之閘極驅動電路的示意圖。如第7圖所示，閘極驅動電路700包含第一移位暫存器模組705與第二移位暫存器模組706，其中第一移位暫存器模組705係設置於第一側邊區域298，第二移位暫存器模組706係設置於第二側邊區域299。第一移位暫存器模組705包含複數級奇排序移位暫存器，第二移位暫存器模組706包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組705仍只顯示第N級移位暫存器712，第二移位暫存器模組706仍只顯示第(N-1)級移位暫存器711與第(N+1)級移位暫存器713，其中N為正奇數。
第N級移位暫存器712之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於將下拉模組270置換為下拉模組770。下拉模組770之輔助下拉單元785僅包含第八電晶體786。第八電晶體786包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn+2，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。所以第八電晶體786係用以週期性地輔助下拉閘極訊號SGn+2至低電源電壓Vss，也就是說，輔助下拉單元785並不用以輔助下拉閘極訊號SGn-1與閘極訊號SGn+1。同理，第(N-1)級移位暫存器711之下拉模組792可用以輔助下拉閘極訊號SGn+1，而第(N+1)級移位暫存器713之下拉模組794則可用以輔助下拉閘極訊號SGn+3。因此，閘極驅動電路700仍可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
第8圖為本發明第六實施例之閘極驅動電路的示意圖。如第8圖所示，閘極驅動電路800包含第一移位暫存器模組805與第二移位暫存器模組806，其中第一移位暫存器模組805係設置於第一側邊區域298，第二移位暫存器模組806係設置於第二側邊區域299。第一移位暫存器模組805包含複數級奇排序移位暫存器，第二移位暫存器模組806包含複數級偶排序移位暫存器，為方便說明，第一移位暫存器模組805仍只顯示第N級移位暫存器812，第二移位暫存器模組806仍只顯示第(N-1)級移位暫存器811與第(N+1)級移位暫存器813，其中N為正奇數。
第N級移位暫存器812之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於將下拉模組270置換為下拉模組870。下拉模組870之輔助下拉單元885包含第八電晶體886與第九電晶體887。第八電晶體886包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn-2，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。第九電晶體887包含第一端、第二端及閘極端，其中第一端電連接於閘極線GLn+2，第二端用以接收低電源電壓Vss，閘極端電連接於第五電晶體262之第一端以接收控制訊號SCn。所以第八電晶體686係用以週期性地輔助下拉閘極訊號SGn-2至低電源電壓Vss，而第九電晶體887係用以週期性地輔助下拉閘極訊號SGn+2至低電源電壓Vss。也就是說，輔助下拉單元885並不用以輔助下拉閘極訊號SGn-1與閘極訊號SGn+1。同理，第(N-1)級移位暫存器811之下拉模組892可用以輔助下拉閘極訊號SGn-3與閘極訊號SGn+1，而第(N+1)級移位暫存器813之下拉模組894則可用以輔助下拉閘極訊號SGn-1與閘極訊號SGn+3。因此，閘極驅動電路800仍可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
第9圖為本發明第七實施例之閘極驅動電路的示意圖。如第9圖所示，閘極驅動電路900包含第一移位暫存器模組905與第二移位暫存器模組906，其中第一移位暫存器模組905係設置於相鄰畫素陣列901之第一側邊區域998，第二移位暫存器模組906係設置於相鄰畫素陣列901之對向於第一側邊區域998的第二側邊區域999。第一移位暫存器模組905包含複數級奇排序移位暫存器，第二移位暫存器模組906包含複數級偶排序移位暫存器與前置級移位暫存器911。為方便說明，第一移位暫存器模組905只顯示第一級移位暫存器912，第二移位暫存器模組906只顯示前置級移位暫存器911與第二級移位暫存器913。
第一級移位暫存器912之結構與耦接關係類似於第2圖所示之第N級移位暫存器212，主要差異在於輸入單元240係用以接收第一啟始脈波訊號ST1，第八電晶體286之第一端係電連接於前置閘極線GLp，用以輔助下拉前置閘極訊號SGp。第二級移位暫存器913之結構與耦接關係類似於第2圖所示之第(N+1)級移位暫存器213，主要差異在於第二級移位暫存器913係以前置閘極訊號SGp作為致能所需之啟始脈波訊號。若將前置級移位暫存器911定義為第零級移位暫存器，則第二級移位暫存器913之結構與耦接關係就等同於第2圖所示之第(N+1)級移位暫存器213。
前置級移位暫存器911係用以根據第二啟始脈波訊號ST2、第三時脈CK3與第四時脈CK4產生前置閘極訊號SGp，經由前置閘極線GLp饋入至前置畫素單元902。前置級移位暫存器911包含上拉單元991與下拉模組992。上拉單元991用來根據前置驅動控制電壓VQp及第四時脈CK4以上拉前置閘極訊號SGp，下拉模組992則用來根據前置控制訊號SCp以下拉前置閘極訊號SGp與閘極訊號SG1。請注意，在閘極驅動電路900的架構中，雖然每一級奇排序或偶排序移位暫存器之下拉模組均用以輔助下拉上一級移位暫存器與下一級移位暫存器所輸出之閘極訊號，譬如第一級移位暫存器912之下拉模組285係用以下拉前置級移位暫存器911(即上一級移位暫存器)與第二級移位暫存器913所輸出之前置閘極訊號SGp與閘極訊號SG2，但前置級移位暫存器911之下拉模組992僅用以輔助下拉第一級移位暫存器912(即下一級移位暫存器)所輸出之閘極訊號SG1。在上述第4圖至第8圖的實施例中，第一移位暫存器模組或第二移位暫存器模組均可設置對應之前置級移位暫存器，用以輔助下拉第一級或第二級移位暫存器所輸出之閘極訊號，或用以輸出前置閘極訊號至前置閘極線以供第一級或第二級移位暫存器執行輔助下拉運作。
綜上所述，本發明閘極驅動電路的架構包含交互下拉機制與輔助下拉機制，每一級移位暫存器之下拉模組除用以交互下拉其輸出之閘極訊號外，另用以輔助下拉至少一其餘級移位暫存器所輸出之閘極訊號。因此，本發明閘極驅動電路可基於交互下拉機制與輔助下拉機制的工作模式，而使用較小通道寬度之電晶體來下拉閘極訊號，所以電晶體的臨界電壓漂移就可顯著降低，進而提高其可靠度及使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何具有本發明所屬技術領域之通常知識者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、400、500、600、700、800、900．．．閘極驅動電路
101、201、901．．．畫素陣列
103、202、203、204．．．畫素單元
105、205、405、505、605、705、805、905．．．第一移位暫存器模組
106、206、406、506、606、706、806、906．．．第二移位暫存器模組
181、212、412、512、612、712、812．．．第N級移位暫存器
182、213、413、513、613、713、813．．．第(N+1)級移位暫存器
183．．．第(N+2)級移位暫存器
184．．．第(N+3)級移位暫存器
191．．．下拉單元
192．．．電晶體
211、411、511、611、711、811．．．第(N-1)級移位暫存器
220、291、293、991．．．上拉單元
221．．．第一電晶體
230．．．儲能單元
231．．．第一電容
240．．．輸入單元
241．．．第二電晶體
250．．．第一放電單元
251．．．第三電晶體
255．．．第二放電單元
256．．．第四電晶體
260．．．控制單元
261．．．第二電容
262．．．第五電晶體
270、292、294、470、492、494、570、592、594、670、692、694、770、792、794、870、892、894、992．．．下拉模組
275．．．第一下拉單元
276．．．第六電晶體
280．．．第二下拉單元
281．．．第七電晶體
285．．．輔助下拉單元
286、486、586、686、786、886．．．第八電晶體
287、887．．．第九電晶體
298、998．．．第一側邊區域
299、999．．．第二側邊區域
902．．．前置畫素單元
911．．．前置級移位暫存器
912．．．第一級移位暫存器
913．．．第二級移位暫存器
CK1．．．第一時脈
CK2．．．第二時脈
CK3．．．第三時脈
CK4．．．第四時脈
DLi．．．資料線
GL1、GL2、GL3、GLn-2、GLn-1、GLn、GLn+1、GLn+2．．．閘極線
GLp．．．前置閘極線
SC1、SC2、SCn-1、SCn、SCn+1．．．控制訊號
SCp．．．前置控制訊號
SG1、SG2、SG3、SG4、SGn-3、SGn-2、SGn-1、SGn、SGn+1、SGn+2、SGn+3．．．閘極訊號
SGp．．．前置閘極訊號
ST1．．．第一啟始脈波訊號
ST2．．．第二啟始脈波訊號
T1、T2、T3、T4、T5．．．時段
Vh1．．．第一高電壓
Vh2．．．第二高電壓
VQ1、VQ2、VQn-1、VQn、VQn+1．．．驅動控制電壓
VQp．．．前置驅動控制電壓
Vss．．．低電源電壓
第1圖為習知閘極驅動電路的示意圖。
第2圖為本發明第一實施例之閘極驅動電路的示意圖。
第3圖為第2圖之閘極驅動電路的工作相關訊號波形圖，其中橫軸為時間軸。
第4圖為本發明第二實施例之閘極驅動電路的示意圖。
第5圖為本發明第三實施例之閘極驅動電路的示意圖。
第6圖為本發明第四實施例之閘極驅動電路的示意圖。
第7圖為本發明第五實施例之閘極驅動電路的示意圖。
第8圖為本發明第六實施例之閘極驅動電路的示意圖。
第9圖為本發明第七實施例之閘極驅動電路的示意圖。
200．．．閘極驅動電路
201．．．畫素陣列
202、203、204．．．畫素單元
205．．．第一移位暫存器模組
206．．．第二移位暫存器模組
211．．．第(N-1)級移位暫存器
212．．．第N級移位暫存器
213．．．第(N+1)級移位暫存器
220．．．上拉單元
221．．．第一電晶體
230．．．儲能單元
231．．．第一電容
240．．．輸入單元
241．．．第二電晶體
250．．．第一放電單元
251．．．第三電晶體
255．．．第二放電單元
256．．．第四電晶體
260．．．控制單元
261．．．第二電容
262．．．第五電晶體
270、292、294．．．下拉模組
275．．．第一下拉單元
276．．．第六電晶體
280．．．第二下拉單元
281．．．第七電晶體
285．．．輔助下拉單元
286．．．第八電晶體
287．．．第九電晶體
298．．．第一側邊區域
299．．．第二側邊區域
CK1．．．第一時脈
CK2．．．第二時脈
CK3．．．第三時脈
CK4．．．第四時脈
DLi．．．資料線
GLn-2、GLn-1、GLn、GLn+1、GLn+2．．．閘極線
SCn-1、SCn、SCn+1．．．控制訊號
SGn-3、SGn-2、SGn-1、SGn、SGn+1、SGn+2、SGn+3．．．閘極訊號
VQn-1、VQn、VQn+1．．．驅動控制電壓
Vss．．．低電源電壓

Claims (26)

  1. 一種高可靠度閘極驅動電路，用來提供複數閘極訊號以驅動具有複數閘極線之一畫素陣列，該閘極驅動電路包含：一第一移位暫存器模組，包含複數級奇排序移位暫存器，每一級奇排序移位暫存器係用以根據一第一時脈與反相於該第一時脈之一第二時脈，產生該些閘極訊號之一對應閘極訊號饋入至該些閘極線之一對應奇排序閘極線，該級奇排序移位暫存器另用以下拉該些閘極線之至少一偶排序閘極線或相異於該對應奇排序閘極線之至少一奇排序閘極線的閘極訊號；以及一第二移位暫存器模組，包含複數級偶排序移位暫存器，每一級偶排序移位暫存器係用以根據一第三時脈與反相於該第三時脈之一第四時脈，產生該些閘極訊號之一對應閘極訊號饋入至該些閘極線之一對應偶排序閘極線，該級偶排序移位暫存器另用以下拉該些閘極線之至少一奇排序閘極線或相異於該對應偶排序閘極線之至少一偶排序閘極線的閘極訊號；其中該些級奇排序移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用以根據一驅動控制電壓及該第一時脈將該些閘極訊號之一第N閘極訊號上拉至一高準位電壓，其中該第N閘極線係用以傳輸該第N閘極訊號； 一輸入單元，用以接收該些級奇排序移位暫存器之一第(N-2)級移位暫存器所產生之一第(N-2)閘極訊號；一儲能單元，電連接於該上拉單元及該輸入單元，用來根據該第(N-2)閘極訊號執行一充電程序以提供該驅動控制電壓至該上拉單元；一第一放電單元，電連接於該儲能單元，用以根據一控制訊號將該驅動控制電壓下拉至一低電源電壓；一第二放電單元，電連接於該儲能單元，用以根據該些級奇排序移位暫存器之一第(N+2)級移位暫存器所產生之一第(N+2)閘極訊號，將該驅動控制電壓下拉至該低電源電壓；一下拉模組，用以根據該控制訊號與該第二時脈將該第N閘極訊號下拉至該低電源電壓，該下拉模組另用以根據該控制訊號將該至少一偶排序閘極線或相異於該第N閘極線之該至少一奇排序閘極線的閘極訊號下拉至該低電源電壓；以及一控制單元，電連接於該儲能單元、該第一放電單元與該下拉模組，用以根據該驅動控制電壓與該第一時脈產生該控制訊號；其中N為一正奇數。
  2. 如請求項1所述之閘極驅動電路，其中該儲能單元包含一電容，該上拉單元包含一電晶體，該電晶體包含： 一第一端，用以接收該第一時脈；一閘極端，電連接於該電容以接收該驅動控制電壓；以及一第二端，電連接於該第N閘極線。
  3. 如請求項1所述之閘極驅動電路，其中該輸入單元包含一電晶體，該電晶體包含：一第一端，電連接於該第(N-2)級移位暫存器以接收該第(N-2)閘極訊號；一閘極端，電連接於該第一端；以及一第二端，電連接於該儲能單元。
  4. 如請求項1所述之閘極驅動電路，其中該第一放電單元包含一電晶體，該電晶體包含：一第一端，電連接於該儲能單元；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  5. 如請求項1所述之閘極驅動電路，其中該第二放電單元包含一電晶體，該電晶體包含：一第一端，電連接於該儲能單元；一閘極端，電連接於該第(N+2)級移位暫存器以接收該第(N+2)閘極訊號；以及一第二端，用以接收該低電源電壓。
  6. 如請求項1所述之閘極驅動電路，其中該下拉模組包含：一第一電晶體，包含：一第一端，電連接於該第N閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓；以及一第二電晶體，包含：一第一端，電連接於該第N閘極線；一閘極端，用以接收該第二時脈；以及一第二端，用以接收該低電源電壓。
  7. 如請求項6所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N-1)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  8. 如請求項6所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N+1)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  9. 如請求項6所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N-2)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  10. 如請求項6所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N+2)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  11. 如請求項1所述之閘極驅動電路，其中該控制單元包含：一電晶體，包含：一第一端，用以輸出該控制訊號；一閘極端，電連接於該儲能單元以接收該驅動控制電壓；以及一第二端，用以接收該低電源電壓；以及一電容，包含：一第一端，用以接收該第一時脈；以及一第二端，電連接於該電晶體之第一端。
  12. 一種高可靠度閘極驅動電路，用來提供複數閘極訊號以驅動具 有複數閘極線之一畫素陣列，該閘極驅動電路包含：一第一移位暫存器模組，包含複數級奇排序移位暫存器，每一級奇排序移位暫存器係用以根據一第一時脈與反相於該第一時脈之一第二時脈，產生該些閘極訊號之一對應閘極訊號饋入至該些閘極線之一對應奇排序閘極線，該級奇排序移位暫存器另用以下拉該些閘極線之至少一偶排序閘極線或相異於該對應奇排序閘極線之至少一奇排序閘極線的閘極訊號；以及一第二移位暫存器模組，包含複數級偶排序移位暫存器，每一級偶排序移位暫存器係用以根據一第三時脈與反相於該第三時脈之一第四時脈，產生該些閘極訊號之一對應閘極訊號饋入至該些閘極線之一對應偶排序閘極線，該級偶排序移位暫存器另用以下拉該些閘極線之至少一奇排序閘極線或相異於該對應偶排序閘極線之至少一偶排序閘極線的閘極訊號；其中該些級偶排序移位暫存器之一第(N+1)級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第(N+1)閘極線，用以根據一驅動控制電壓及該第三時脈將該些閘極訊號之一第(N+1)閘極訊號上拉至一高準位電壓，其中該第(N+1)閘極線係用以傳輸該第(N+1)閘極訊號；一輸入單元，用以接收該些級偶排序移位暫存器之一第(N-1)級移位暫存器所產生之一第(N-1)閘極訊號；一儲能單元，電連接於該上拉單元及該輸入單元，用來根據 該第(N-1)閘極訊號執行一充電程序以提供該驅動控制電壓至該上拉單元；一第一放電單元，電連接於該儲能單元，用以根據一控制訊號將該驅動控制電壓下拉至一低電源電壓；一第二放電單元，電連接於該儲能單元，用以根據該些級偶排序移位暫存器之一第(N+3)級移位暫存器所產生之一第(N+3)閘極訊號，將該驅動控制電壓下拉至該低電源電壓；一下拉模組，用以根據該控制訊號與該第四時脈將該第(N+1)閘極訊號下拉至該低電源電壓，該下拉模組另用以根據該控制訊號將該至少一奇排序閘極線或相異於該第(N+1)閘極線之該至少一偶排序閘極線的閘極訊號下拉至該低電源電壓；以及一控制單元，電連接於該儲能單元、該第一放電單元與該下拉模組，用以根據該驅動控制電壓與該第三時脈產生該控制訊號；其中N為一正奇數。
  13. 如請求項12所述之閘極驅動電路，其中該儲能單元包含一電容，該上拉單元包含一電晶體，該電晶體包含：一第一端，用以接收該第三時脈；一閘極端，電連接於該電容以接收該驅動控制電壓；以及一第二端，電連接於該第(N+1)閘極線。
  14. 如請求項12所述之閘極驅動電路，其中該輸入單元包含一電晶體，該電晶體包含：一第一端，電連接於該第(N-1)級移位暫存器以接收該第(N-1)閘極訊號；一閘極端，電連接於該第一端；以及一第二端，電連接於該儲能單元。
  15. 如請求項12所述之閘極驅動電路，其中該第一放電單元包含一電晶體，該電晶體包含：一第一端，電連接於該儲能單元；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  16. 如請求項12所述之閘極驅動電路，其中該第二放電單元包含一電晶體，該電晶體包含：一第一端，電連接於該儲能單元；一閘極端，電連接於該第(N+3)級移位暫存器以接收該第(N+3)閘極訊號；以及一第二端，用以接收該低電源電壓。
  17. 如請求項12所述之閘極驅動電路，其中該下拉模組包含：一第一電晶體，包含： 一第一端，電連接於該第(N+1)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓；以及一第二電晶體，包含：一第一端，電連接於該第(N+1)閘極線；一閘極端，用以接收該第四時脈；以及一第二端，用以接收該低電源電壓。
  18. 如請求項17所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第N閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  19. 如請求項17所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N+2)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  20. 如請求項17所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N-1)閘極線； 一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  21. 如請求項17所述之閘極驅動電路，其中該下拉模組另包含一第三電晶體，該第三電晶體包含：一第一端，電連接於該些閘極線之一第(N+3)閘極線；一閘極端，電連接於該控制單元以接收該控制訊號；以及一第二端，用以接收該低電源電壓。
  22. 如請求項12所述之閘極驅動電路，其中該控制單元包含：一電晶體，包含：一第一端，用以輸出該控制訊號；一閘極端，電連接於該儲能單元以接收該驅動控制電壓；以及一第二端，用以接收該低電源電壓；以及一電容，包含：一第一端，用以接收該第三時脈；以及一第二端，電連接於該電晶體之第一端。
  23. 如請求項1或12所述之閘極驅動電路，其中該第一移位暫存器模組係設置於相鄰該畫素陣列之一第一側邊區域，該第二移位暫存器模組係設置於相鄰該畫素陣列之對向於該第一側邊區域的一第二側邊區域。
  24. 如請求項1或12所述之閘極驅動電路，其中該第三時脈之相位與該第一時脈之相位係具有90度之相位差。
  25. 如請求項1或12所述之閘極驅動電路，其中該第二移位暫存器模組另包含一前置級移位暫存器，該前置級移位暫存器係用以下拉該些閘極線之一第一閘極線或一第二閘極線所傳輸的一對應閘極訊號。
  26. 一種高可靠度閘極驅動電路，用以提供複數閘極訊號至複數閘極線，該閘極驅動電路包含複數級移位暫存器，該些級排序移位暫存器之一第N級移位暫存器包含：一上拉單元，電連接於該些閘極線之一第N閘極線，用以根據一驅動控制電壓及一第一時脈將該些閘極訊號之一第N閘極訊號上拉至一高準位電壓，其中該第N閘極線係用以傳輸該第N閘極訊號；一輸入單元，用以接收該些級移位暫存器之一第M級移位暫存器所產生之一第M閘極訊號；一儲能單元，電連接於該上拉單元及該輸入單元，用來根據該第M閘極訊號執行一充電程序以提供該驅動控制電壓至該上拉單元；一放電單元，電連接於該儲能單元，用以根據一控制訊號將該驅動控制電壓下拉至一低電源電壓； 一下拉模組，用以根據該控制訊號與一第二時脈將該第N閘極訊號下拉至該低電源電壓，該下拉模組另用以根據該控制訊號將相異於該第N閘極訊號之至少一閘極訊號下拉至該低電源電壓；以及一控制單元，電連接於該儲能單元、該放電單元與該下拉模組，用以根據該驅動控制電壓與該第一時脈產生該控制訊號；其中M為一正整數，N為大於M之一正整數。
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