CN105355175B - 液晶驱动电路与栅极驱动面板 - Google Patents

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Abstract

本发明涉及一种液晶驱动显示装置，包括显示区与液晶驱动电路，所述液晶驱动电路包括多级GOA电路，每级GOA电路包括栅极线及辅助下拉电路，所述栅极线分为一奇数组栅极线与一偶数组栅极线，所述辅助下拉电路分为一第一组辅助下拉电路与一第二组辅助下拉电路；其中，所述奇数组栅极线与所述偶数组栅极线被分开设置于显示区两侧，且所述第一组辅助下拉电路与所述第二组辅助下拉电路也是被分开设置于显示区两侧，所述多级GOA电路中的任相邻两级GOA电路共享所述第一组辅助下拉电路与所述第二组辅助下拉电路。

Description

液晶驱动电路与栅极驱动面板
技术领域
本发明涉及液晶显示驱动技术，特别是关于一种液晶驱动电路与栅极驱动面板。
背景技术
阵列基板栅驱动技术(Gate Driver on Array,GOA)，是直接在阵列(Array)基板上制作栅极驱动电路(Gate driver ICs)，可直接做在面板周围，减少制作程序并降低产品成本，随着窄边框设计的日益流行，面板设计的周边空间被逐渐压缩，在传统的GOA电路设计中，每一级GOA电路的布线空间高度和对应的像素尺寸是一致的，现在4K或者更高ppi分辨率的产品的逐渐普及，像素的尺寸越来越小，留给GOA电路进行布线的空间高度也随之减小，由于高度收到限制，在布线时只能用更大的宽度来进行弥补，对窄边框的设计非常不利。
传统的GOA电路由基本电路和辅助下拉电路构成，通常辅助下拉电路由两组构成，分别在不同的时间段内进行下拉动作，避免同一组电路长时间受到挤压发生特性漂移，导致可靠度下降。
发明内容
鉴于以上问题，本发明的目的在于提供一种能够避免同一组电路长时间受到挤压发生特性漂移的液晶驱动电路与栅极驱动面板。
本发明一实施例提出一种液晶驱动显示装置，所述液晶驱动显示装置包括一显示区及一液晶驱动电路，所述液晶驱动电路包括多级GOA电路，每级GOA电路包括栅极线及辅助下拉电路，其特征在于，所述栅极线分为一奇数组栅极线与一偶数组栅极线，所述辅助下拉电路分为一第一组辅助下拉电路与一第二组辅助下拉电路；其中，所述奇数组栅极线与所述偶数组栅极线被分开设置于所述显示区两侧，且所述第一组辅助下拉电路与所述第二组辅助下拉电路也是被分开设置，所述多级GOA电路中的任相邻两级GOA电路共享所述第一组辅助下拉电路与所述第二组辅助下拉电路。
较佳地，所述第一组与所述第二组辅助下拉电路中的每一辅助下拉电路包括一第一薄膜晶体管、一第二薄膜晶体管、一第五薄膜晶体管、一第六薄膜晶体管、一第七薄膜晶体管、一第八薄膜晶体管，其中所述第五薄膜晶体管的一漏极与所述第六薄膜晶体管的一源极相连，所述第五薄膜晶体管的一源极与所述第七薄膜晶体管的一源极相连，所述第七薄膜晶体管的一漏极与所述第八薄膜晶体管的一源极相连，所述第七薄膜晶体管的一柵极与所述第五薄膜晶体管的所述漏极相连，所述第一薄膜晶体管的一柵极与所述第二薄膜晶体管的一柵极与所述第七薄膜晶体管的所述漏极相连，所述第一薄膜晶体管的一源极与所述第二薄膜晶体管的一源极相连。
较佳地，所述GOA电路另包括一第三薄膜晶体管、一第四薄膜晶体管、一第九薄膜晶体管、一第十薄膜晶体管、一第十一薄膜晶体管、以及一电容，其中，所述第九薄膜晶体管的一漏极与所述第十薄膜晶体管的一柵极与所述第十一薄膜晶体管的一柵极相连，所述第三薄膜晶体管的一柵极与所述第四薄膜晶体管的一柵极相连，所述第三薄膜晶体管的一源极，与所述第四薄膜晶体管的一源极，分别与所述第十一薄膜晶体管的一漏极，以及所述第十薄膜晶体管的所述柵极相连。
较佳地，所述第一组辅助下拉电路与所述第二组辅助下拉电路是分别由一第一低频信号与一第二低频信号来控制。
较佳地，当所述第一低频信号为高电位时，所述第一组辅助下拉电路会进行下拉动作，当所述第一低频信号为低电位时，所述第一组辅助下拉电路不会进行动作；当所述第二低频信号为高电位时，所述第二组辅助下拉电路会进行下拉动作，当所述第二低频信号为低电位时，所述第二组辅助下拉电路不会进行动作。
较佳地，所述第一低频信号与所述第二低频信号反相。
本发明另一实施例提出一种栅极驱动面板，包括一液晶驱动电路，所述液晶驱动电路包括多级GOA电路，每级GOA电路包括栅极线及辅助下拉电路，其特征在于，所述栅极线分为一奇数组栅极线与一偶数组栅极线，其中，所述奇数组栅极线与所述偶数组栅极线被分开设置，分别位于所述面板两侧，所述辅助下拉电路分为第一组辅助下拉电路与第二组辅助下拉电路，且所述第一组辅助下拉电路与所述第二组辅助下拉电路也是被分开设置，分别位于所述面板两侧，所述多级GOA电路中的任相邻两级GOA电路共享所述第一组辅助下拉电路与所述第二组辅助下拉电路。
较佳地，所述第一组与所述第二组辅助下拉电路中的每一辅助下拉电路包括一第一薄膜晶体管、一第二薄膜晶体管、一第五薄膜晶体管、一第六薄膜晶体管、一第七薄膜晶体管、一第八薄膜晶体管，其中所述第五薄膜晶体管的一漏极与所述第六薄膜晶体管的一源极相连，所述第五薄膜晶体管的一源极与所述第七薄膜晶体管的一源极相连，所述第七薄膜晶体管的一漏极与所述第八薄膜晶体管的一源极相连，所述第七薄膜晶体管的一柵极与所述第五薄膜晶体管的所述漏极相连，所述第一薄膜晶体管的一柵极与所述第二薄膜晶体管的一柵极与所述第七薄膜晶体管的所述漏极相连，所述第一薄膜晶体管的一源极与所述第二薄膜晶体管的一源极相连。
较佳地，所述GOA电路另包括一第三薄膜晶体管、一第四薄膜晶体管、一第九薄膜晶体管、一第十薄膜晶体管、一第十一薄膜晶体管、以及一电容，其中，所述第九薄膜晶体管的一漏极与所述第十薄膜晶体管的一柵极与所述第十一薄膜晶体管的一柵极相连，所述第三薄膜晶体管的一柵极与所述第四薄膜晶体管的一柵极相连，所述第三薄膜晶体管的一源极，与所述第四薄膜晶体管的一源极，分别与所述第十一薄膜晶体管的一漏极，以及所述第十薄膜晶体管的所述柵极相连。
较佳地，所述第一组辅助下拉电路与所述第二组辅助下拉电路是分别由一第一低频信号与一第二低频信号来控制。
较佳地，当所述第一低频信号为高电位时，所述第一组辅助下拉电路会进行下拉动作，当所述第一低频信号为低电位时，所述第一组辅助下拉电路不会进行动作；当所述第二低频信号为高电位时，所述第二组辅助下拉电路会进行下拉动作，当所述第二低频信号为低电位时，所述第二组辅助下拉电路不会进行动作。
较佳地，所述第一低频信号与所述第二低频信号反相。
本发明中每一级GOA电路的布线空间高度较大，可以减小布线的宽度，而且平均之后每一级GOA电路只有一组辅助下拉电路，GOA电路本身所占的空间也减小，对窄边框的设计是非常有利的。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例并配合附图做详细说明。
附图说明
图1是依据本发明一实施例的栅极驱动面板的GOA架构示意图；
图2是图1中一GOA电路的等效电路图；
图3是图1中另一GOA电路的等效电路图；
图4是图1中的栅极驱动面板的GOA架构工作时的波形图；以及
图5是本发明第二实施例的GOA电路的等效电路图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
本发明一实施例提出的栅极驱动面板的GOA架构如图1所示，在图1中，栅极线被分为奇数组栅极线101和偶数组栅极线102，它们分别位于面板1的两侧，交替进入面板1的显示区10。相邻两级GOA电路1011与1012分别使用第一组辅助下拉电路1001与第二组辅助下拉电路1002。第一组辅助下拉电路1001与第二组辅助下拉电路1002是由两个低频信号LC 1和LC2来控制，在不同的时间段内交替进行下拉动作。
图2是图1中GOA电路1011的等效电路图。GOA电路1011包括第三薄膜晶体管T3、第四薄膜晶体管T4、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11以及电容C12。所述第九薄膜晶体管T9的漏极与第十薄膜晶体管T10的柵极与第十一薄膜晶体管T11的柵极相连，第三薄膜晶体管T3的柵极与第四薄膜晶体管T4的柵极相连，第三薄膜晶体管T3的源极与第四薄膜晶体管T4的源极分别与第十一薄膜晶体管T11的漏极以及第十薄膜晶体管T10的柵极相连。图2的第一组辅助下拉电路1001包括第一薄膜晶体管T1、第二薄膜晶体管T2、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8，其中所述第五薄膜晶体管T5的一漏极与所述第六薄膜晶体管T6的一源极相连，所述第五薄膜晶体管T5的一源极与所述第七薄膜晶体管T7的一源极相连，所述第七薄膜晶体管T7的一漏极与所述第八薄膜晶体管T8的一源极相连，所述第七薄膜晶体管T7的一柵极与所述第五薄膜晶体管T5的所述漏极相连，所述第一薄膜晶体管T1的一柵极与所述第二薄膜晶体管T2的一柵极与所述第七薄膜晶体管T7的所述漏极相连，所述第一薄膜晶体管T1的一源极与所述第二薄膜晶体管T2的一源极相连，电容C12连接于所述第九薄膜晶体管T9的源极与所述第十薄膜晶体管T10的栅极。第一组辅助下拉电路1001由一个低频信号LC1控制，当LC1为高电位时，第一组辅助下拉电路1001进行下拉动作，当LC1为低电位时，第一组辅助下拉电路1001不工作，此时是由位于面板1另外一侧的第二组辅助下拉电路1002来进行相应动作。在图2中，GOA电路1011的Q点是由GOA电路1014的输出G_1014来控制进行拉低，GOA电路1011和GOA电路1012的输出G_1011与G_1012则是由图2中的第一组辅助下拉电路1001中的两个薄膜晶体管T1与T2来进行，因此可以让辅助下拉电路1001被GOA电路1011和GOA电路1012所共享。
图3是图1中GOA电路1012的等效电路图。所述GOA电路1012包括一第三薄膜晶体管T3’、一第四薄膜晶体管T4’、一第九薄膜晶体管T9’、一第十薄膜晶体管T10’、一第十一薄膜晶体管T11’、以及一电容C12’，其中，所述第九薄膜晶体管T9’的一漏极与所述第十薄膜晶体管T10’的一柵极与所述第十一薄膜晶体管T11’的一柵极相连，所述第三薄膜晶体管T3’的一柵极与所述第四薄膜晶体管T4’的一柵极相连，所述第三薄膜晶体管T3’的一源极，与第四薄膜晶体管T4’的一源极，分别与第十一薄膜晶体管T11’的一漏极，以及第十薄膜晶体管T10’的所述柵极相连，电容C12’连接于所述第九薄膜晶体管T9’eT10’的栅极。图3的虚线框中的部分就是第一组辅助下拉电路1002，其包括一第一薄膜晶体管T1’、一第二薄膜晶体管T2’、一第五薄膜晶体管T5’、一第六薄膜晶体管T6’、一第七薄膜晶体管T7’、一第八薄膜晶体管T8’，其中所述第五薄膜晶体管T5’的漏极与所述第六薄膜晶体管T6’的源极相连，所述第五薄膜晶体管T5’的源极与所述第七薄膜晶体管T7’的源极相连，所述第七薄膜晶体管T7’的一漏极与所述第八薄膜晶体管T8’的一源极相连，所述第七薄膜晶体管T7’的一柵极与所述第五薄膜晶体管T5’的所述漏极相连，所述第一薄膜晶体管T1’的一柵极与所述第二薄膜晶体管T2’的一柵极与所述第七薄膜晶体管T7’的所述漏极相连，所述第一薄膜晶体管T1’的一源极与所述第二薄膜晶体管T2’的一源极相连。与图2相同，辅助下拉电路1002由低频信号LC2进行控制，LC1和LC2互为反相信号，所以在同一时间点，图2和图3中的电路只会有一组在进行下来动作，避免了它们长时间处于工作状态受到挤压而导致的电性漂移。GOA电路1012的Q’点同样是由GOA电路1014的输出G_1014控制进行拉低。辅助下拉电路1002在工作时可由GOA电路1011和GOA电路1012进行拉低，确保在对应栅极线GL_1与GL_2关闭时处于低电位的状态。
图4是图1中的架构在正常工作时的波形图。从图中可以看到，对第n级电路来说，当输出G_1014开始输出时，输出G_1011对应的CK信号已经在输出低电位信号了，它本身不需要再进行下拉；对于GOA电路1012来讲，辅助下拉电路1002中的薄膜晶体管也已经足够对输出G_1012进行下拉动作。
请参阅图5，图5是本发明第二实施例的GOA电路1011’的等效电路图。相较于图2，图5所示的辅助下拉电路不包含第三薄膜晶体管T3。因为图2中辅助下拉电路中的第一薄膜晶体管T 1与第二薄膜晶体管T2已经足够对输出G_1012进行下拉动作，所以第三薄膜晶体管T3的作用重复，在需要更窄边框的设计时可以删去。
本发明中每一级GOA电路的布线空间高度较大，可以减小布线的宽度，而且平均之后每一级GOA电路只有一组辅助下拉电路，GOA电路本身所占的空间也减小，对窄边框的设计是非常有利的。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (12)

1.一种液晶驱动显示装置，所述液晶驱动显示装置包括一显示区及一液晶驱动电路，所述液晶驱动电路包括多级GOA电路，每级GOA电路包括栅极线及辅助下拉电路，其特征在于，所述栅极线分为奇数组栅极线与偶数组栅极线，所述辅助下拉电路分为第一组辅助下拉电路与第二组辅助下拉电路；其中，所述奇数组栅极线与所述偶数组栅极线被分开设置于所述显示区两侧，且所述第一组辅助下拉电路与所述第二组辅助下拉电路也是被分开设置于所述显示区两侧，所述多级GOA电路中的任相邻两级GOA电路共享所述第一组辅助下拉电路与所述第二组辅助下拉电路；每级GOA电路通过所述第一组辅助下拉电路与所述第二 组辅助下拉电路在不同的时间段内交替进行下拉动作。
2.根据权利要求1所述的液晶驱动显示装置，其特征在于，每一辅助下拉电路包括：
第一薄膜晶体管；
第二薄膜晶体管，所述第二薄膜晶体管的源极与所述第一薄膜晶体管的源极相连；
第五薄膜晶体管；
第六薄膜晶体管，所述第六薄膜晶体管的源极与所述第五薄膜晶体管的漏极相连；
第七薄膜晶体管，所述第七薄膜晶体管的源极与所述第五薄膜晶体管的源极相连，且所述第七薄膜晶体管的漏极与所述第一薄膜晶体管的柵极与所述第二薄膜晶体管的柵极相连；以及第八薄膜晶体管，所述第八薄膜晶体管的源极与所述第七薄膜晶体管的漏极相连。
3.根据权利要求2所述的液晶驱动显示装置，其特征在于，所述GOA电路另包括：
第三薄膜晶体管；
第四薄膜晶体管，所述第四薄膜晶体管的柵极与所述第三薄膜晶体管的柵极相连；
第九薄膜晶体管；
第十薄膜晶体管，所述第十薄膜晶体管的柵极与所述第四薄膜晶体管的源极以及所述第九薄膜晶体管的漏极相连；
第十一薄膜晶体管，所述第十一薄膜晶体管的柵极与所述第九薄膜晶体管的漏极相连，且所述第十一薄膜晶体管的漏极与所述第三薄膜晶体管的源极相连；以及
电容，连接于所述第九薄膜晶体管的源极与所述第十薄膜晶体管的栅极。
4.根据权利要求3所述的液晶驱动显示装置，其特征在于，所述第一组辅助下拉电路与所述第二组辅助下拉电路是分别由一第一低频信号与一第二低频信号来控制。
5.根据权利要求4所述的液晶驱动显示装置，其特征在于，当所述第一低频信号为高电位时，所述第一组辅助下拉电路会进行下拉动作，当所述第一低频信号为低电位时，所述第一组辅助下拉电路不会进行动作；当所述第二低频信号为高电位时，所述第二组辅助下拉电路会进行下拉动作，当所述第二低频信号为低电位时，所述第二组辅助下拉电路不会进行动作。
6.根据权利要求4所述的液晶驱动显示装置，其特征在于，所述第一低频信号与所述第二低频信号反相。
7.一种栅极驱动面板，包括一液晶驱动电路，所述液晶驱动电路包括多级GOA电路，每级GOA电路包括栅极线及辅助下拉电路，其特征在于，所述栅极线分为一奇数组栅极线与一偶数组栅极线，其中，所述奇数组栅极线与所述偶数组栅极线被分开设置，分别位于所述面板两侧，所述辅助下拉电路分为第一组辅助下拉电路与第二组辅助下拉电路，且所述第一组辅助下拉电路与所述第二组辅助下拉电路也是被分开设置，分别位于所述面板两侧，所述多级GOA电路中的任相邻两级GOA电路共享所述第一组辅助下拉电路与所述第二组辅助下拉电路；每级GOA电路通过所述第一组辅助下拉电路与所述第二组辅助下拉电路在不同的时间段内交替进行下拉动作。
8.根据权利要求7所述的栅极驱动面板，其特征在于，所述第一组与所述第二组辅助下拉电路中的每一辅助下拉电路包括：
第一薄膜晶体管；
第二薄膜晶体管，所述第二薄膜晶体管的源极与所述第一薄膜晶体管的源极相连；
第五薄膜晶体管；
第六薄膜晶体管，所述第六薄膜晶体管的源极与所述第五薄膜晶体管的漏极相连；
第七薄膜晶体管，所述第七薄膜晶体管的源极与所述第五薄膜晶体管的源极相连，且所述第七薄膜晶体管的漏极与所述第一薄膜晶体管的柵极与所述第二薄膜晶体管的柵极相连；以及第八薄膜晶体管，所述第八薄膜晶体管的源极与所述第七薄膜晶体管的漏极相连。
9.根据权利要求8所述的栅极驱动面板，其特征在于，所述GOA电路另包括：
第三薄膜晶体管；
第四薄膜晶体管，所述第四薄膜晶体管的柵极与所述第三薄膜晶体管的柵极相连；
第九薄膜晶体管；
第十薄膜晶体管，所述第十薄膜晶体管的柵极与所述第四薄膜晶体管的源极以及所述第九薄膜晶体管的漏极相连；
第十一薄膜晶体管，所述第十一薄膜晶体管的柵极与所述第九薄膜晶体管的漏极相连，且所述第十一薄膜晶体管的漏极与所述第三薄膜晶体管的源极相连；以及
电容，连接于所述第九薄膜晶体管的源极与所述第十薄膜晶体管的栅极。
10.根据权利要求9所述的栅极驱动面板，其特征在于，所述第一组辅助下拉电路与所述第二组辅助下拉电路是分别由一第一低频信号与一第二低频信号来控制。
11.根据权利要求10所述的栅极驱动面板，其特征在于，当所述第一低频信号为高电位时，所述第一组辅助下拉电路会进行下拉动作，当所述第一低频信号为低电位时，所述第一组辅助下拉电路不会进行动作；当所述第二低频信号为高电位时，所述第二组辅助下拉电路会进行下拉动作，当所述第二低频信号为低电位时，所述第二组辅助下拉电路不会进行动作。
12.根据权利要求10所述的栅极驱动面板，其特征在于，所述第一低频信号与所述第二低频信号反相。
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