CN101661798A - 移位寄存器电路与其栅极信号产生方法 - Google Patents
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Abstract
一种移位寄存器电路包含多级移位寄存器以提供多个栅极信号至多条栅极线。每一级移位寄存器包含输入单元、第一上拉单元、第二上拉单元、下拉单元以及辅助下拉单元。输入单元将前级移位寄存器所产生的第一栅极信号输入为驱动控制电压。第一上拉单元根据驱动控制电压与第一时钟信号以上拉第二栅极信号。第二上拉单元根据驱动控制电压与第二时钟信号以上拉第三栅极信号。辅助下拉单元根据后级移位寄存器所产生的第四栅极信号以下拉驱动控制电压。下拉单元根据驱动控制电压以下拉第一栅极信号与第二栅极信号。
Description
技术领域
本发明是有关于一种移位寄存器电路与其栅极信号产生方法，尤指一种具简化架构的移位寄存器电路与其栅极信号产生方法。
背景技术
液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示装置包含有多个像素单元、栅极驱动器以及源极驱动器。源极驱动器用来提供多个数据信号至多个像素单元。栅极驱动器包含移位寄存器电路，用来产生多个栅极信号馈入多个像素单元以控制多个数据信号的写入运作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。
图1为已知移位寄存器电路100的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器120。每一级移位寄存器120包含输入单元125、上拉单元130、第一控制单元135、第一下拉单元140、第二控制单元145、第二下拉单元150以及辅助下拉单元160，用来根据第一时钟CK1与第二时钟CK2配合前级移位寄存器120所产生的栅极信号以产生对应栅极信号。移位寄存器电路100所产生的多个栅极信号，是经由多条栅极线190而馈入至像素阵列101的多个像素单元103，据以控制数据线DLi的数据信号的写入运作。然而，在移位寄存器电路100的运作中，每一级移位寄存器120只能产生一对应栅极信号，所以移位寄存器电路100的电路结构相当复杂。因此，如何提供具简化架构的移位寄存器电路以降低电路成本，已成为重要课题。
发明内容
依据本发明的实施例，其揭露一种具简化架构的移位寄存器电路，用以提供多个栅极信号至多条栅极线。此种移位寄存器电路包含多级移位寄存器，其中第M级移位寄存器包含输入单元、第一上拉单元、第二上拉单元、控制单元、下拉单元、以及辅助下拉单元。输入单元电连接于第(M-1)级移位寄存器以接收第(N-1)栅极信号，用来将具高电平的第(N-1)栅极信号输入为驱动控制电压。第一上拉单元电连接于输入单元与第N栅极线，用来根据驱动控制电压与第一时钟信号以上拉第N栅极信号，其中第N栅极线用以传输第N栅极信号。第二上拉单元电连接于输入单元与第(N+1)栅极线，用来根据驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号，其中第(N+1)栅极线用以传输第(N+1)栅极信号。控制单元电连接于输入单元，用来根据驱动控制电压与控制信号产生下拉控制信号。下拉单元电连接于控制单元、输入单元、第N栅极线与第(N+1)栅极线，用来根据下拉控制信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号。辅助下拉单元电连接于输入单元、第N栅极线、第(N+1)栅极线与第(M+1)级移位寄存器，用来根据第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号。
依据本发明的实施例，其还揭露一种栅极信号产生方法，用于移位寄存器电路以产生多个栅极信号馈入至多条栅极线。此移位寄存器电路包含多级移位寄存器，其中第M级移位寄存器包含输入单元、第一上拉单元、第二上拉单元、控制单元、下拉单元以及辅助下拉单元。输入单元电连接于第(M-1)级移位寄存器。第一上拉单元电连接于输入单元与第N栅极线。第二上拉单元电连接于输入单元与第(N+1)栅极线。控制单元电连接于输入单元。下拉单元电连接于控制单元、输入单元、第N栅极线与第(N+1)栅极线。辅助下拉单元电连接于第(M+1)级移位寄存器、输入单元、第N栅极线与第(N+1)栅极线。
此种栅极信号产生方法包含：于第一时段内，输入单元将第(M-1)级移位寄存器所产生的第(N-1)栅极信号输入为驱动控制电压；于第二时段内，第一上拉单元根据驱动控制电压与第一时钟信号以上拉第N栅极信号馈入第N栅极线；于第三时段内，第二上拉单元根据驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号馈入至第(N+1)栅极线；于不重迭第一时段、第二时段与第三时段的第四时段内，辅助下拉单元根据第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉驱动控制电压；于第四时段内，控制单元根据驱动控制电压与控制信号以产生下拉控制信号馈入至下拉单元；以及于第四时段内，下拉单元根据下拉控制信号以下拉第N栅极信号与第(N+1)栅极信号。
本发明还揭露一种栅极信号产生方法，用于移位寄存器电路以产生多个栅极信号馈入至多条栅极线。此移位寄存器电路包含多级移位寄存器，其中第M级移位寄存器包含输入单元、第一上拉单元、第二上拉单元、第一控制单元、第一下拉单元、第二控制单元、第二下拉单元以及辅助下拉单元。输入单元电连接于第(M-1)级移位寄存器。第一上拉单元电连接于输入单元与第N栅极线。第二上拉单元电连接于输入单元与第(N+1)栅极线。第一控制单元电连接于输入单元。第一下拉单元电连接于第一控制单元、输入单元、第N栅极线与第(N+1)栅极线。第二控制单元电连接于输入单元。第二下拉单元电连接于第二控制单元、输入单元、第N栅极线与第(N+1)栅极线。辅助下拉单元电连接于第(M+1)级移位寄存器、输入单元、第N栅极线与第(N+1)栅极线。
此种栅极信号产生方法包含：于第I画面时间的第一时段内，输入单元将第(M-1)级移位寄存器所产生的第(N-1)栅极信号输入为驱动控制电压；于第I画面时间的第二时段内，第一上拉单元根据驱动控制电压与第一时钟信号以上拉第N栅极信号馈入至第N栅极线；于第I画面时间的第三时段内，第二上拉单元根据驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号馈入至第(N+1)栅极线；于第I画面时间的不重迭其第一、第二与第三时段的第四时段内，辅助下拉单元根据第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号；于第I画面时间的第四时段内，第一控制单元根据驱动控制电压与第一控制信号以产生第一下拉控制信号馈入至第一下拉单元；于第I画面时间的第四时段内，第一下拉单元根据第一下拉控制信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号；于第(I+1)画面时间的第一时段内，输入单元将第(N-1)栅极信号输入为驱动控制电压；于第(I+1)画面时间的第二时段内，第一上拉单元根据驱动控制电压与第一时钟信号以上拉第N栅极信号；于第(I+1)画面时间的第三时段内，第二上拉单元根据驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号；于第(I+1)画面时间的不重迭其第一、第二与第三时段的第四时段内，辅助下拉单元根据第(N+2)栅极信号或第(N+3)栅极信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号；于第(I+1)画面时间的第四时段内，第二控制单元根据驱动控制电压与反相于第一控制信号的第二控制信号以产生第二下拉控制信号馈入至第二下拉单元；以及于第(I+1)画面时间的第四时段内，第二下拉单元根据第二下拉控制信号以下拉驱动控制电压、第N栅极信号与第(N+1)栅极信号。
附图说明
图1为已知移位寄存器电路的示意图。
图2为本发明第一实施例的移位寄存器电路的示意图。
图3为图2的移位寄存器电路的第一电路运作实施例的相关信号波形图，其中横轴为时间轴。
图4为图2的移位寄存器电路的第二电路运作实施例的相关信号波形图，其中横轴为时间轴。
图5为本发明第二实施例的移位寄存器电路的示意图。
图6为图5的移位寄存器电路的第一电路运作实施例的相关信号波形图，其中横轴为时间轴。
图7为图5的移位寄存器电路的第二电路运作实施例的相关信号波形图，其中横轴为时间轴。
图8为本发明第三实施例的移位寄存器电路的示意图。
图9为图8的移位寄存器电路的电路运作实施例的相关信号波形图，其中横轴为时间轴。
图10为本发明第四实施例的移位寄存器电路的示意图。
图11为图10的移位寄存器电路的电路运作实施例的相关信号波形图，其中横轴为时间轴。
图12为依本发明的栅极信号产生方法的流程图。
图13为依本发明的另一栅极信号产生方法的流程图。
[主要元件标号说明]
| 100、200、500、800、900 | 移位寄存器电路 |
| 101、201 | 像素阵列 |
| 103、205、206、207、208 | 像素单元 |
| 120 | 移位寄存器 |
| 125、230 | 输入单元 |
| 130 | 上拉单元 |
| 135、240 | 第一控制单元 |
| 140、250 | 第一下拉单元 |
| 145、260 | 第二控制单元 |
| 150、270 | 第二下拉单元 |
| 160、280、880、980 | 辅助下拉单元 |
| 190 | 栅极线 |
| 211、511、811、911 | 第M级移位寄存器 |
| 212、512、812、912 | 第(M+1)级移位寄存器 |
| 220 | 第一上拉单元 |
| 221 | 第一晶体管 |
| 225 | 第二上拉单元 |
| 226 | 第二晶体管 |
| 231 | 第三晶体管 |
| 235 | 第一电容 |
| 236 | 第二电容 |
| 241 | 第四晶体管 |
| 242 | 第五晶体管 |
| 251 | 第六晶体管 |
| 252 | 第七晶体管 |
| 253 | 第八晶体管 |
| 281、881、981 | 第九晶体管 |
| 282、882、982 | 第十晶体管 |
| 283、883、983 | 第十一晶体管 |
| 261 | 第十二晶体管 |
| 262 | 第十三晶体管 |
| 271 | 第十四晶体管 |
| 272 | 第十五晶体管 |
| 273 | 第十六晶体管 |
| 1200、1300 | 流程 |
| A11～A15、A21～A25、Ax1、Ax2、Ay1、Ay2、B11～B15、B21～B25、 | 时段 |
| Bx1、Bx2、By1、By2、Tx1、Tx2、Ty1、Ty2 | |
| DLi | 数据线 |
| GLn、GLn+1、GLn+2、GLn+3 | 栅极线 |
| HC1 | 第一时钟信号 |
| HC2 | 第二时钟信号 |
| HC3 | 第三时钟信号 |
| HC4 | 第四时钟信号 |
| S1210～S1260、S1310～S1375 | 步骤 |
| SC1 | 第一下拉控制信号 |
| SC2 | 第二下拉控制信号 |
| SGn-1、SGn、SGn+1、SGn+2、SGn+3、SGn+4、SGn+5 | 栅极信号 |
| Sx1 | 第一控制信号 |
| Sx2 | 第二控制信号 |
| Vh1 | 第一高电压 |
| Vh2 | 第二高电压 |
| Vh3 | 第三高电压 |
| VQn | 驱动控制电压 |
| Vss | 低电源电压 |
具体实施方式
下文依本发明的移位寄存器电路与其栅极信号产生方法，特举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而方法流程步骤编号更非用以限制其执行先后次序，任何由方法步骤重新组合的执行流程，所产生具有均等功效的方法，皆为本发明所涵盖的范围。
图2为本发明第一实施例的移位寄存器电路200的示意图。如图2所示，移位寄存器电路200包含多级移位寄存器。为方便说明，移位寄存器电路200只显示第M级移位寄存器211与第(M+1)级移位寄存器212。第M级移位寄存器211用以提供栅极信号SGn与栅极信号SGn+1，第(M+1)级移位寄存器212用以提供栅极信号SGn+2与栅极信号SGn+3。M与n为正整数。相邻级移位寄存器是分别受控于相异时钟信号，譬如第M级移位寄存器211受控于第一时钟信号HC1与第二时钟信号HC2，而第(M+1)级移位寄存器212则受控于第三时钟信号HC3与第四时钟信号HC4。
栅极信号SGn经由栅极线GLn馈入至像素阵列201的像素单元205，用以控制数据线DLi的数据信号写入至像素单元205。栅极信号SGn+1经由栅极线GLn+1馈入至像素阵列201的像素单元206，用以控制数据线DLi的数据信号写入至像素单元206。栅极信号SGn+1还馈入至第(M+1)级移位寄存器212，用来作为致能第(M+1)级移位寄存器212所需的起始脉冲信号，而第M级移位寄存器211则以第(M-1)级移位寄存器(未显示)所产生的栅极信号SGn-1作为致能所需的起始脉冲信号。栅极信号SGn+2经由栅极线GLn+2馈入至像素阵列201的像素单元207，用以控制数据线DLi的数据信号写入至像素单元207。栅极信号SGn+3经由栅极线GLn+3馈入至像素阵列201的像素单元208，用以控制数据线DLi的数据信号写入至像素单元208。栅极信号SGn+3还馈入至第(M+2)级移位寄存器(未显示)，用来作为致能第(M+2)级移位寄存器所需的起始脉冲信号。
第M级移位寄存器211包含输入单元230、第一电容235、第二电容236、第一上拉单元220、第二上拉单元225、第一控制单元240、第一下拉单元250以及辅助下拉单元280。输入单元230电连接于第(M-1)级移位寄存器以接收栅极信号SGn-1，用来将具高电平的栅极信号SGn-1输入为驱动控制电压VQn。第一电容235与第二电容236用以储存驱动控制电压VQn。第一上拉单元220电连接于栅极线GLn，用以根据驱动控制电压VQn与第一时钟信号HC1以上拉栅极线GLn的栅极信号SGn。第二上拉单元225电连接于栅极线GLn+1，用以根据驱动控制电压VQn与第二时钟信号HC2以上拉栅极线GLn+1的栅极信号SGn+1。第一控制单元240电连接于输入单元230与第一下拉单元250，用来根据驱动控制电压VQn与第一控制信号Sx1以产生第一下拉控制信号SC1。第一下拉单元250电连接于第一控制单元240、输入单元230、栅极线GLn与栅极线GLn+1，用来根据第一下拉控制信号SC1以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。辅助下拉单元280电连接于第(M+1)级移位寄存器212、输入单元230、栅极线GLn与栅极线GLn+1，用来根据栅极信号SGn+3以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。请注意，第(M+1)级移位寄存器212的第一上拉单元320用以根据驱动控制电压VQn+1与第三时钟信号HC3以上拉栅极线GLn+2的栅极信号SGn+2，而第(M+1)级移位寄存器212的第二上拉单元325用以根据驱动控制电压VQn+1与第四时钟信号HC4以上拉栅极线GLn+3的栅极信号SGn+3。
在图2所示的实施例中，第一上拉单元220包含第一晶体管221，第二上拉单元225包含第二晶体管226，输入单元230包含第三晶体管231，第一控制单元240包含第四晶体管241与第五晶体管242，第一下拉单元250包含第六晶体管251、第七晶体管252与第八晶体管253，辅助下拉单元280包含第九晶体管281、第十晶体管282与第十一晶体管283。第一晶体管221至第十一晶体管283为薄膜晶体管(Thin Film Transistor)、金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor)、或结型场效应晶体管(Junction Field Effect Transistor)。
第三晶体管231包含第一端、第二端与栅极端，其中第一端用以接收栅极信号SGn-1，栅极端电连接于第一端，第二端电连接于第一上拉单元220与第二上拉单元225。第三晶体管231的电路功能类同于二极管，其第一端与第二端实质上等效于二极管的阳极(Anode)与阴极(Cathode)，亦即若栅极信号SGn-1为高电平时，则第三晶体管231导通以将栅极信号SGn-1输入为驱动控制电压VQn，若栅极信号SGn-1为低电平时，则第三晶体管231截止。第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收第一时钟信号HC1，栅极端电连接于第三晶体管231的第二端，第二端电连接于栅极线GLn。第一电容235电连接于第一晶体管221的栅极端与第二端之间。第二晶体管226包含第一端、第二端与栅极端，其中第一端用以接收第二时钟信号HC2，栅极端电连接于第三晶体管231的第二端，第二端电连接于栅极线GLn+1。第二电容236电连接于第二晶体管226的栅极端与第二端之间。
第四晶体管241包含第一端、第二端与栅极端，其中第一端用以接收第一控制信号Sx1，栅极端电连接于第一端，第二端电连接于第一下拉单元250。第五晶体管242包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管241的第二端，栅极端电连接于第三晶体管231的第二端以接收驱动控制电压VQn，第二端用以接收低电源电压Vss。第六晶体管251包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管231的第二端，栅极端电连接于第四晶体管241的第二端以接收第一下拉控制信号SC1，第二端用以接收低电源电压Vss。第七晶体管252包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第六晶体管251的栅极端，第二端用以接收低电源电压Vss。第八晶体管253包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn+1，栅极端电连接于第六晶体管251的栅极端，第二端用以接收低电源电压Vss。
第九晶体管281包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管231的第二端，栅极端电连接于第(M+1)级移位寄存器212以接收栅极信号SGn+3，第二端用以接收低电源电压Vss。第十晶体管282包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第九晶体管281的栅极端，第二端用以接收低电源电压Vss。第十一晶体管283包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn+1，栅极端电连接于第九晶体管281的栅极端，第二端用以接收低电源电压Vss。
由上述可知，在用来产生栅极信号SGn与栅极信号SGn+1的第M级移位寄存器211的电路结构中，输入单元230、第一控制单元240、第一下拉单元250与辅助下拉单元280等电路是被共享以执行栅极信号SGn与栅极信号SGn+1的下拉运作。所以，相较于已知移位寄存器电路，移位寄存器电路200具有显著简化的电路结构。
图3为图2的移位寄存器电路200的第一电路运作实施例的相关信号波形图，其中横轴为时间轴。在图3中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图3所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是不互相重迭。在移位寄存器电路200的第一电路运作实施例中，第一控制信号Sx1可为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、直流电压、或异于时钟信号HC1～HC4的另一时钟信号，此直流电压为可使第四晶体管241导通的电压。以下详述移位寄存器电路200的第一电路运作实施例。
于第I画面时间的时段A11内，栅极信号SGn-1由低电平上升至高电平，所以第三晶体管231切换为导通状态，使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。此时，驱动控制电压VQn可导通第五晶体管242以下拉第一下拉控制信号SC1至低电源电压Vss，进而截止第六晶体管251、第七晶体管252与第八晶体管253。于第I画面时间的时段A12内，栅极信号SGn-1保持在低电平，所以第三晶体管231工作于截止状态，使驱动控制电压VQn为浮接电压，又因第一时钟信号HC1由低电平上升至高电平，所以可通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以导通第一晶体管221，将栅极信号SGn由低电平上拉至高电平。
于第I画面时间的时段Ax1内，第一时钟信号HC1由高电平降为低电平，所以栅极信号SGn也跟着降为低电平，同时通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第二高电压Vh2下拉至第一高电压Vh1。于第I画面时间的时段A13内，第二时钟信号HC2由低电平上升至高电平，所以可通过第二晶体管226的元件电容的耦合作用，将驱动控制电压VQn由第一高电压Vh1再上拉至第二高电压Vh2，并据以导通第二晶体管226，将栅极信号SGn+1由低电平上拉至高电平。于第I画面时间的时段Ay1内，第二时钟信号HC2由高电平降为低电平，所以栅极信号SGn+1也跟着降为低电平，同时通过第二晶体管226的元件电容的耦合作用，将驱动控制电压VQn由第二高电压Vh2再下拉至第一高电压Vh1。此外，栅极信号SGn+1于时段A13内的高电平，可用来致能第(M+1)级移位寄存器212，以于第I画面时间的时段A14内提供具高电平的栅极信号SGn+2，并于第I画面时间的时段A15内提供具高电平的栅极信号SGn+3，而具高电平的栅极信号SGn+3即可用来导通第九晶体管281、第十晶体管282与第十一晶体管283以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss，进而截止第五晶体管242。此时，第一控制信号Sx1即可经由第四晶体管241以上拉为第一下拉控制信号SC1，进而导通第六晶体管251、第七晶体管252与第八晶体管253以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss。其后，在第I画面时间的其余时间中，为保持栅极信号SGn与栅极信号SGn+1在低电平状态，第一下拉控制信号SC1用以持续或周期性下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。
图4为图2的移位寄存器电路200的第二电路运作实施例的相关信号波形图，其中横轴为时间轴。在图4中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图4所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是部分重迭。同理，在移位寄存器电路200的第二电路运作实施例中，第一控制信号Sx1可为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、直流电压、或异于时钟信号HC1～HC4的另一时钟信号。移位寄存器电路200的第二电路运作实施例基本上类似于图3所示的第一电路运作实施例，主要差异在于第K画面的时段Tx1。由于在时段Tx1内，第一时钟信号HC1与第二时钟信号HC2的脉冲重迭，所以当第二时钟信号HC2由低电平上升至高电平时，可通过第二晶体管226的元件电容的耦合作用，使驱动控制电压VQn由第二高电压Vh2上拉至第三高电压Vh3。其后，于第K画面的时段Ty1内，第一时钟信号HC1由高电平降为低电平，同时通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第三高电压Vh3下拉至第二高电压Vh2。除上述外，驱动控制电压VQn与栅极信号SGn～SGn+3在第K画面的其余时段的上拉或下拉运作可根据移位寄存器电路200的第一电路运作实施例的说明而类推，所以不再赘述。
图5为本发明第二实施例的移位寄存器电路500的示意图。如图5所示，移位寄存器电路500包含多级移位寄存器。为方便说明，移位寄存器电路500仍只显示第M级移位寄存器511与第(M+1)级移位寄存器512。第M级移位寄存器511的电路结构是类似于图2所示的第M级移位寄存器211的电路结构。相较于第M级移位寄存器211，第M级移位寄存器511还包含第二控制单元260与第二下拉单元270。第二控制单元260电连接于输入单元230与第二下拉单元270，用来根据驱动控制电压VQn与第二控制信号Sx2以产生第二下拉控制信号SC2。第二下拉单元270电连接于第二控制单元260、输入单元230、栅极线GLn与栅极线GLn+1，用来根据第二下拉控制信号SC2以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。
在图5所示的实施例中，第二控制单元260包含第十二晶体管261与第十三晶体管262，第二下拉单元270包含第十四晶体管271、第十五晶体管272与第十六晶体管273。第十二晶体管261至第十六晶体管273为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。第十二晶体管261包含第一端、第二端与栅极端，其中第一端用以接收第二控制信号Sx2，栅极端电连接于第一端，第二端电连接于第二下拉单元270。第十三晶体管262包含第一端、第二端与栅极端，其中第一端电连接于第十二晶体管261的第二端，栅极端电连接于第三晶体管231的第二端以接收驱动控制电压VQn，第二端用以接收低电源电压Vss。第十四晶体管271包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管231的第二端，栅极端电连接于第十二晶体管261的第二端以接收第二下拉控制信号SC2，第二端用以接收低电源电压Vss。第十五晶体管272包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第十四晶体管271的栅极端，第二端用以接收低电源电压Vss。第十六晶体管273包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn+1，栅极端电连接于第十四晶体管271的栅极端，第二端用以接收低电源电压Vss。
由上述可知，在用来产生栅极信号SGn与栅极信号SGn+1的第M级移位寄存器511的电路结构中，输入单元230、第一控制单元240、第一下拉单元250、第二控制单元260、第二下拉单元270与辅助下拉单元280等电路是被共享以执行栅极信号SGn与栅极信号SGn+1的下拉运作。所以，相较于已知移位寄存器电路，移位寄存器电路500具有显著简化的电路结构。此外，通过第一控制单元240、第一下拉单元250、第二控制单元260与第二下拉单元270所提供的交互下拉机制，可显著延长电路元件使用寿命。
图6为图5的移位寄存器电路500的第一电路运作实施例的相关信号波形图，其中横轴为时间轴。在图6中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、第一控制信号Sx1、第二控制信号Sx2、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图6所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是不互相重迭。在移位寄存器电路500的第二电路运作实施例中，第二控制信号Sx2是反相于第一控制信号Sx1，且以二画面时间为周期。举例而言，在第I画面时间内，第一控制信号Sx1与第二控制信号Sx2分别保持在高电压电平与低电压电平，而在第(I+1)画面时间内，第一控制信号Sx1与第二控制信号Sx2则分别保持在低电压电平与高电压电平。以下详述移位寄存器电路500的第一电路运作实施例。
于第I画面时间的时段A11内，栅极信号SGn-1由低电平上升至高电平，所以第三晶体管231切换为导通状态，使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。此时，驱动控制电压VQn可导通第五晶体管242与第十三晶体管262，以下拉第一下拉控制信号SC1与第二下拉控制信号SC2至低电源电压Vss，进而截止晶体管251～253与晶体管271～273。于第I画面时间的时段A12内，栅极信号SGn-1保持在低电平，所以第三晶体管231工作于截止状态，使驱动控制电压VQn为浮接电压，又因第一时钟信号HC1由低电平上升至高电平，所以可通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以导通第一晶体管221，将栅极信号SGn由低电平上拉至高电平。
于第I画面时间的时段Ax1内，第一时钟信号HC1由高电平降为低电平，所以栅极信号SGn也跟着降为低电平，同时通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第二高电压Vh2下拉至第一高电压Vh1。于第I画面时间的时段A13内，第二时钟信号HC2由低电平上升至高电平，所以可通过第二晶体管226的元件电容的耦合作用，将驱动控制电压VQn由第一高电压Vh1再上拉至第二高电压Vh2，并据以导通第二晶体管226，将栅极信号SGn+1由低电平上拉至高电平。于第I画面时间的时段Ay1内，第二时钟信号HC2由高电平降为低电平，所以栅极信号SGn+1也跟着降为低电平，同时通过第二晶体管226的元件电容的耦合作用，将驱动控制电压VQn由第二高电压Vh2再下拉至第一高电压Vh1。此外，栅极信号SGn+1于时段A13内的高电平，可用来致能第(M+1)级移位寄存器512，以于第I画面时间的时段A14内提供具高电平的栅极信号SGn+2，并于第I画面时间的时段A15内提供具高电平的栅极信号SGn+3，而具高电平的栅极信号SGn+3即可用来导通第九晶体管281、第十晶体管282与第十一晶体管283以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss，进而截止第五晶体管242与第十三晶体管262。此时，具高电压电平的第一控制信号Sx1即可经由第四晶体管241以上拉第一下拉控制信号SC1，进而导通第六晶体管251、第七晶体管252与第八晶体管253以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss。其后，在第I画面时间的其余时间中，具高电压电平的第一下拉控制信号SC1用以持续下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。
于第(I+1)画面时间的时段A21、A22、Ax2、A23、Ay2与A24内的电路运作原理，是类同于第I画面时间的时段A11、A12、Ax1、A13、Ay1与A14内的电路运作原理，所以不再赘述。于第(I+1)画面时间的时段A25内，由于第十三晶体管262被截止，所以具高电压电平的第二控制信号Sx2可经由第十二晶体管261以上拉第二下拉控制信号SC2，进而导通第十四晶体管271、第十五晶体管272与第十六晶体管273以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss。其后，在第(I+1)画面时间的其余时间中，为保持栅极信号SGn与栅极信号SGn+1在低电平状态，具高电压电平的第二下拉控制信号SC2用以持续下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。
图7为图5的移位寄存器电路500的第二电路运作实施例的相关信号波形图，其中横轴为时间轴。在图7中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、第一控制信号Sx1、第二控制信号Sx2、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图7所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是部分重迭。同理，在移位寄存器电路500的第二电路运作实施例中，第二控制信号Sx2是反相于第一控制信号Sx1，且以二画面时间为周期。
移位寄存器电路500的第二电路运作实施例基本上类似于图6所示的第一电路运作实施例，主要差异在于第K画面的时段Tx1与第(K+1)画面的时段Tx2。由于在时段Tx1与Tx2内，第一时钟信号HC1与第二时钟信号HC2的脉冲重迭，所以当第二时钟信号HC2由低电平上升至高电平时，可通过第二晶体管226的元件电容的耦合作用，使驱动控制电压VQn由第二高电压Vh2上拉至第三高电压Vh3。其后，于第K画面的时段Ty1与第(K+1)画面的时段Ty2内，第一时钟信号HC1由高电平降为低电平，同时通过第一晶体管221的元件电容的耦合作用，将驱动控制电压VQn由第三高电压Vh3下拉至第二高电压Vh2。除上述外，驱动控制电压VQn与栅极信号SGn～SGn+3在第K画面与第(K+1)画面的其余时段的上拉或下拉运作可根据移位寄存器电路500的第一电路运作实施例的说明而类推，所以不再赘述。
图8为本发明第三实施例的移位寄存器电路800的示意图。如图8所示，移位寄存器电路800包含多级移位寄存器。为方便说明，移位寄存器电路800仍只显示第M级移位寄存器811与第(M+1)级移位寄存器812。第M级移位寄存器811的电路结构是类似于图2所示的第M级移位寄存器211的电路结构，主要差异在于将辅助下拉单元280置换为辅助下拉单元880。辅助下拉单元880电连接于第(M+1)级移位寄存器812、输入单元230、栅极线GLn与栅极线GLn+1，用来根据栅极信号SGn+2以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。辅助下拉单元880包含第九晶体管881、第十晶体管882与第十一晶体管883。第九晶体管881至第十一晶体管883为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。
第九晶体管881包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管231的第二端，栅极端电连接于第(M+1)级移位寄存器812以接收栅极信号SGn+2，第二端用以接收低电源电压Vss。第十晶体管882包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第九晶体管881的栅极端，第二端用以接收低电源电压Vss。第十一晶体管883包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn+1，栅极端电连接于第九晶体管881的栅极端，第二端用以接收低电源电压Vss。在用来产生栅极信号SGn与栅极信号SGn+1的第M级移位寄存器811的电路结构中，输入单元230、第一控制单元240、第一下拉单元250与辅助下拉单元880等电路是被共享以执行栅极信号SGn与栅极信号SGn+1的下拉运作，所以移位寄存器电路800亦具有显著简化的电路结构以降低成本。
图9为图8的移位寄存器电路800的电路运作较佳实施例的相关信号波形图，其中横轴为时间轴。在图8中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图9所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是不互相重迭。在移位寄存器电路800的电路运作较佳实施例中，第一控制信号Sx1可为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、直流电压、或异于时钟信号HC1～HC4的另一时钟信号。以下概述移位寄存器电路800的电路运作较佳实施例。
移位寄存器电路800于第J画面时间的时段B11、B12、Bx1、B13与By1内的电路运作原理，是类同于移位寄存器电路200在图3所示的时段A11、A12、Ax1、A13与Ay1内的电路运作原理，所以不再赘述。于第J画面时间的时段B14内，由于第(M+1)级移位寄存器812提供具高电平的栅极信号SGn+2以导通第九晶体管881、第十晶体管882与第十一晶体管883，并据以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss，所以如图9所示，驱动控制电压VQn于时段B14内就下降至低电平。此外，第J画面时间在时段B14后的其余时间中，为保持栅极信号SGn与栅极信号SGn+1在低电平状态，第一下拉控制信号SC1即用以持续或周期性下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。换句话说，第(M+1)级移位寄存器812在时段B15所提供具高电平的栅极信号SGn+3并不影响第M级移位寄存器811的电路运作。
图10为本发明第四实施例的移位寄存器电路900的示意图。如图10所示，移位寄存器电路900包含多级移位寄存器。为方便说明，移位寄存器电路900仍只显示第M级移位寄存器911与第(M+1)级移位寄存器912。第M级移位寄存器911的电路结构是类似于图5所示的第M级移位寄存器511的电路结构，主要差异在于将辅助下拉单元280置换为辅助下拉单元980。辅助下拉单元980电连接于第(M+1)级移位寄存器912、输入单元230、栅极线GLn与栅极线GLn+1，用来根据栅极信号SGn+2以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。辅助下拉单元980包含第九晶体管981、第十晶体管982与第十一晶体管983。第九晶体管981至第十一晶体管983为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。
第九晶体管981包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管231的第二端，栅极端电连接于第(M+1)级移位寄存器912以接收栅极信号SGn+2，第二端用以接收低电源电压Vss。第十晶体管982包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第九晶体管981的栅极端，第二端用以接收低电源电压Vss。第十一晶体管983包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn+1，栅极端电连接于第九晶体管981的栅极端，第二端用以接收低电源电压Vss。在用来产生栅极信号SGn与栅极信号SGn+1的第M级移位寄存器911的电路结构中，输入单元230、第一控制单元240、第一下拉单元250、第二控制单元260、第二下拉单元270与辅助下拉单元980等电路是被共享以执行栅极信号SGn与栅极信号SGn+1的下拉运作，所以移位寄存器电路900亦具有显著简化的电路结构以降低成本。
图11为图10的移位寄存器电路900的电路运作较佳实施例的相关信号波形图，其中横轴为时间轴。在图11中，由上往下的信号分别为第一时钟信号HC1、第二时钟信号HC2、第三时钟信号HC3、第四时钟信号HC4、第一控制信号Sx1、第二控制信号Sx2、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、以与门极信号SGn+3。如图11所示，第一时钟信号HC1至第四时钟信号HC4的周期性脉冲是不互相重迭。在移位寄存器电路900的电路运作较佳实施例中，第二控制信号Sx2是反相于第一控制信号Sx1，且以二画面时间为周期。移位寄存器电路900于第J画面时间与第(J+1)画面时间的时段B11、B12、Bx1、B13、By1、B21、B22、Bx2、B23与By2内的电路运作原理，是类同于移位寄存器电路500在图6所示的时段A11、A12、Ax1、A13、Ay1、A21、A22、Ax2、A23与Ay2内的电路运作原理，所以不再赘述。
于第J画面时间的时段B14内，由于第(M+1)级移位寄存器912提供具高电平的栅极信号SGn+2以导通第九晶体管981、第十晶体管982与第十一晶体管983，并据以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss，所以如图11所示，驱动控制电压VQn于时段B14内就下降至低电平。此外，第J画面时间在时段B14后的其余时间中，具高电压电平的第一下拉控制信号SC1是用以持续下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。于第(J+1)画面时间的时段B24内，由于第(M+1)级移位寄存器912提供具高电平的栅极信号SGn+2以导通第九晶体管981、第十晶体管982与第十一晶体管983，并据以下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1至低电源电压Vss，所以如图11所示，驱动控制电压VQn于时段B24内就下降至低电平。此外，第(J+1)画面时间在时段B24后的其余时间中，为保持栅极信号SGn与栅极信号SGn+1在低电平状态，具高电压电平的第二下拉控制信号SC2是用以持续下拉驱动控制电压VQn、栅极信号SGn与栅极信号SGn+1。换句话说，第(M+1)级移位寄存器912在时段B15与时段B25所提供具高电平的栅极信号SGn+3并不影响第M级移位寄存器911的电路运作。
图12为依本发明的栅极信号产生方法的流程图。图12所示的流程1200为基于图2的移位寄存器电路200的第M级移位寄存器211的栅极信号产生方法。栅极信号产生方法的流程1200包含下列步骤：
步骤S1210：于第一时段内，输入单元230将第(M-1)级移位寄存器所产生的栅极信号SGn-1输入为驱动控制电压VQn；
步骤S1220：于第二时段内，第一上拉单元220根据驱动控制电压VQn与第一时钟信号HC1以上拉栅极信号SGn馈入栅极线GLn；
步骤S1230：于第三时段内，第二上拉单元225根据驱动控制电压VQn与第二时钟信号HC2以上拉栅极信号SGn+1馈入至栅极线GLn+1；
步骤S1240：于不重迭第一时段、第二时段与第三时段的第四时段内，辅助下拉单元280根据第(M+1)级移位寄存器212所产生的栅极信号SGn+3以下拉驱动控制电压VQn；
步骤S1250：于第四时段内，第一控制单元240根据驱动控制电压VQn与第一控制信号Sx1以产生第一下拉控制信号SC1馈入至第一下拉单元250；以及
步骤S1260：于第四时段内，第一下拉单元250根据第一下拉控制信号SC1以下拉栅极信号SGn与栅极信号SGn+1。
在一实施例中，第一时段、第二时段与第三时段是相互交错，亦即第一时段、第二时段与第三时段是不互相重迭。在另一实施例中，第一时段与第二时段是部分重迭，且第二时段与第三时段是部分重迭。步骤S1240可还包含辅助下拉单元280根据栅极信号SGn+3以下拉栅极信号SGn与栅极信号SGn+1，而步骤S1260可还包含第一下拉单元250根据第一下拉控制信号SC1以下拉驱动控制电压VQn。此外，若将步骤S1240所述的栅极信号SGn+3变更为栅极信号SGn+2，则流程1200所示的栅极信号产生方法是适用于图8的移位寄存器电路800。
图13为依本发明的另一栅极信号产生方法的流程图。图13所示的流程1300为基于图5的移位寄存器电路500的第M级移位寄存器511的栅极信号产生方法。栅极信号产生方法的流程1300包含下列步骤：
步骤S1310：于第I画面时间内，将第一控制信号Sx1与第二控制信号Sx2分别设定为高电压电平与低电压电平；
步骤S1315：于第I画面时间的第一时段内，输入单元230将第(M-1)级移位寄存器所产生的栅极信号SGn-1输入为驱动控制电压VQn；
步骤S1320：于第I画面时间的第二时段内，第一上拉单元220根据驱动控制电压VQn与第一时钟信号HC1以上拉栅极信号SGn馈入至栅极线GLn；
步骤S1325：于第I画面时间的第三时段内，第二上拉单元225根据驱动控制电压VQn与第二时钟信号HC2以上拉栅极信号SGn+1馈入至栅极线GLn+1；
步骤S1330：于第I画面时间的不重迭其第一、第二与第三时段的第四时段内，辅助下拉单元280根据第(M+1)级移位寄存器512所产生的栅极信号SGn+3以下拉驱动控制电压VQn；
步骤S1335：于第I画面时间的第四时段内，第一控制单元240根据驱动控制电压VQn与第一控制信号Sx1以产生第一下拉控制信号SC1馈入至第一下拉单元250；
步骤S1340：于第I画面时间的第四时段内，第一下拉单元250根据第一下拉控制信号SC1以下拉栅极信号SGn与栅极信号SGn+1；
步骤S1345：于第(I+1)画面时间内，将第一控制信号Sx1与第二控制信号Sx2分别设定为低电压电平与高电压电平；
步骤S1350：于第(I+1)画面时间的第一时段内，输入单元230将栅极信号SGn-1输入为驱动控制电压VQn；
步骤S1355：于第(I+1)画面时间的第二时段内，第一上拉单元220根据驱动控制电压VQn与第一时钟信号HC1以上拉栅极信号SGn；
步骤S1360：于第(I+1)画面时间的第三时段内，第二上拉单元225根据驱动控制电压VQn与第二时钟信号HC2以上拉栅极信号SGn+1；
步骤S1365：于第(I+1)画面时间的不重迭其第一、第二与第三时段的第四时段内，辅助下拉单元280根据栅极信号SGn+3以下拉驱动控制电压VQn；
步骤S1370：于第(I+1)画面时间的第四时段内，第二控制单元260根据驱动控制电压VQn与第二控制信号Sx2以产生第二下拉控制信号SC2馈入至第二下拉单元270；以及
步骤S1375：于第(I+1)画面时间的第四时段内，第二下拉单元270根据第二下拉控制信号SC2以下拉栅极信号SGn与栅极信号SGn+1。
在一实施例中，第I画面时间的第一、第二与第三时段是相互交错，且第(I+1)画面时间的第一、第二与第三时段是相互交错，亦即第I画面时间的第一、第二与第三时段是不互相重迭，且第(I+1)画面时间的第一、第二与第三时段是不互相重迭。在另一实施例中，第I画面时间的第一与第二时段是部分重迭，第I画面时间的第二与第三时段是部分重迭，第(I+1)画面时间的第一与第二时段是部分重迭，且第(I+1)画面时间的第二与第三时段是部分重迭。步骤S1330与步骤S1365可还包含辅助下拉单元280根据栅极信号SGn+3以下拉栅极信号SGn与栅极信号SGn+1，而步骤S1340可还包含第一下拉单元250根据第一下拉控制信号SC1以下拉驱动控制电压VQn，步骤S1375可还包含第二下拉单元270根据第二下拉控制信号SC2以下拉驱动控制电压VQn。此外，若将步骤S1330与步骤S1365所述的栅极信号SGn+3变更为栅极信号SGn+2，则流程1300所示的栅极信号产生方法是适用于图10的移位寄存器电路900。
综上所述，本发明移位寄存器电路的每一级移位寄存器用以提供二栅极信号，而且在用来产生此二栅极信号的电路结构中，是共享输入单元、控制单元、下拉单元与辅助下拉单元等电路，所以相较于已知移位寄存器电路，本发明移位寄存器电路具有显著简化的电路结构。此外，在本发明移位寄存器电路的栅极信号产生方法中，所使用的多个时钟信号的脉冲可部分重迭或不重迭，因此移位寄存器电路更易于被驱动以产生所需的栅极信号。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (20)
1.一种移位寄存器电路，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第M级移位寄存器包含：
输入单元，电连接于该多级移位寄存器的第(M-1)级移位寄存器以接收第(N-1)栅极信号，用来将具高电平的该第(N-1)栅极信号输入为驱动控制电压；
第一上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线，用来根据该驱动控制电压与第一时钟信号以上拉该多个栅极信号的第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；
第二上拉单元，电连接于该输入单元与该多条栅极线的第(N+1)栅极线，用来根据该驱动控制电压与第二时钟信号以上拉该多个栅极信号的第(N+1)栅极信号，其中该第(N+1)栅极线用以传输该第(N+1)栅极信号；
第一控制单元，电连接于该输入单元，用来根据该驱动控制电压与第一控制信号产生第一下拉控制信号；
第一下拉单元，电连接于该第一控制单元、该输入单元、该第N栅极线与该第(N+1)栅极线，用来根据该第一下拉控制信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号；以及
辅助下拉单元，电连接于该输入单元、该第N栅极线、该第(N+1)栅极线与该多级移位寄存器的第(M+1)级移位寄存器，用来根据该第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号；
其中M与N为正整数。
2.根据权利要求1所述的移位寄存器电路，还包含：
电容，电连接于该输入单元与该第N栅极线之间，用来储存该驱动控制电压。
3.根据权利要求1所述的移位寄存器电路，还包含：
电容，电连接于该输入单元与该第(N+1)栅极线之间，用来储存该驱动控制电压。
4.根据权利要求1所述的移位寄存器电路，其中该第一上拉单元包含一晶体管，该晶体管包含：
第一端，用以接收该第一时钟信号；
栅极端，电连接于该输入单元以接收该驱动控制电压；以及
第二端，电连接于该第N栅极线。
5.根据权利要求1所述的移位寄存器电路，其中该第二上拉单元包含一晶体管，该晶体管包含：
第一端，用以接收该第二时钟信号；
栅极端，电连接于该输入单元以接收该驱动控制电压；以及
第二端，电连接于该第(N+1)栅极线。
6.根据权利要求1所述的移位寄存器电路，其中该输入单元包含一晶体管，该晶体管包含：
第一端，电连接于该第(M-1)级移位寄存器以接收该第(N-1)栅极信号；
栅极端，电连接于该晶体管的第一端；以及
第二端，电连接于该第一上拉单元与该第二上拉单元。
7.根据权利要求1所述的移位寄存器电路，其中该第一控制单元包含：
第一晶体管，包含：
第一端，用以接收该第一控制信号；
栅极端，电连接于该第一晶体管的第一端；以及
第二端，电连接于该第一下拉单元，用以输出该第一下拉控制信号；以及
第二晶体管，包含：
第一端，电连接于该第一晶体管的第二端；
栅极端，电连接于该输入单元以接收该驱动控制电压；以及
第二端，用以接收低电源电压。
8.根据权利要求1所述的移位寄存器电路，其中该第一下拉单元包含：
第一晶体管，用来根据该第一下拉控制信号以下拉该驱动控制电压，该第一晶体管包含：
第一端，电连接于该输入单元；
栅极端，电连接于该第一控制单元以接收该第一下拉控制信号；以及
第二端，用以接收低电源电压；
第二晶体管，用来根据该第一下拉控制信号以下拉该第N栅极信号，该第二晶体管包含：
第一端，电连接于该第N栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压；以及
第三晶体管，用来根据该第一下拉控制信号以下拉该第(N+1)栅极信号，该第三晶体管包含：
第一端，电连接于该第(N+1)栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压。
9.根据权利要求1所述的移位寄存器电路，其中该辅助下拉单元包含：
第一晶体管，用来根据该第(N+2)栅极信号或该第(N+3)栅极信号以下拉该驱动控制电压，该第一晶体管包含：
第一端，电连接于该输入单元；
栅极端，电连接于该第(M+1)级移位寄存器以接收该第(N+2)栅极信号或该第(N+3)栅极信号；以及
第二端，用以接收低电源电压；
第二晶体管，用来根据该第(N+2)栅极信号或该第(N+3)栅极信号以下拉该第N栅极信号，该第二晶体管包含：
第一端，电连接于该第N栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压；以及
第三晶体管，用来根据该第(N+2)栅极信号或该第(N+3)栅极信号以下拉该第(N+1)栅极信号，该第三晶体管包含：
第一端，电连接于该第(N+1)栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压。
10.根据权利要求1所述的移位寄存器电路，其中该第M级移位寄存器还包含：
第二控制单元，电连接于该输入单元，用来根据该驱动控制电压与反相于该第一控制信号的第二控制信号产生第二下拉控制信号；以及
第二下拉单元，电连接于该第二控制单元、该输入单元、该第N栅极线与该第(N+1)栅极线，用来根据该第二下拉控制信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号。
11.根据权利要求10所述的移位寄存器电路，其中该第二控制单元包含：
第一晶体管，包含：
第一端，用以接收该第二控制信号；
栅极端，电连接于该第一晶体管的第一端；以及
第二端，电连接于该第二下拉单元，用以输出该第二下拉控制信号；以及
第二晶体管，包含：
第一端，电连接于该第一晶体管的第二端；
栅极端，电连接于该输入单元以接收该驱动控制电压；以及
第二端，用以接收低电源电压。
12.根据权利要求10所述的移位寄存器电路，其中该第二下拉单元包含：
第一晶体管，用来根据该第二下拉控制信号以下拉该驱动控制电压，该第一晶体管包含：
第一端，电连接于该输入单元；
栅极端，电连接于该第二控制单元以接收该第二下拉控制信号；以及
第二端，用以接收低电源电压；
第二晶体管，用来根据该第二下拉控制信号以下拉该第N栅极信号，该第二晶体管包含：
第一端，电连接于该第N栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压；以及
第三晶体管，用来根据该第二下拉控制信号以下拉该第(N+1)栅极信号，该第三晶体管包含：
第一端，电连接于该第(N+1)栅极线；
栅极端，电连接于该第一晶体管的栅极端；以及
第二端，用以接收该低电源电压。
13.一种栅极信号产生方法，用以产生多个栅极信号馈入至多条栅极线，该栅极信号产生方法包含：
提供移位寄存器电路，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第M级移位寄存器包含：
输入单元，电连接于该多级移位寄存器的第(M-1)级移位寄存器；
第一上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线；
第二上拉单元，电连接于该输入单元与该多条栅极线的第(N+1)栅极线；
控制单元，电连接于该输入单元；
下拉单元，电连接于该控制单元、该输入单元、该第N栅极线与该第(N+1)栅极线；以及
辅助下拉单元，电连接于该多级移位寄存器的第(M+1)级移位寄存器、该输入单元、该第N栅极线与该第(N+1)栅极线；
于第一时段内，该输入单元将该第(M-1)级移位寄存器所产生的第(N-1)栅极信号输入为驱动控制电压；
于第二时段内，该第一上拉单元根据该驱动控制电压与第一时钟信号以上拉第N栅极信号馈入该第N栅极线；
于第三时段内，该第二上拉单元根据该驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号馈入至该第(N+1)栅极线；
于不重迭该第一时段、该第二时段与该第三时段的第四时段内，该辅助下拉单元根据该第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉该驱动控制电压；
于该第四时段内，该控制单元根据该驱动控制电压与一控制信号以产生下拉控制信号馈入至该下拉单元；以及
于该第四时段内，该下拉单元根据该下拉控制信号以下拉该第N栅极信号与该第(N+1)栅极信号。
14.根据权利要求13所述的栅极信号产生方法，其中该第一时段、该第二时段与该第三时段是相互交错。
15.根据权利要求13所述的栅极信号产生方法，其中该第一时段与该第二时段是部分重迭，且该第二时段与该第三时段是部分重迭。
16.根据权利要求13所述的栅极信号产生方法，还包含：
于该第四时段内，该辅助下拉单元根据该第(N+2)栅极信号或该第(N+3)栅极信号以下拉该第N栅极信号与该第(N+1)栅极信号；以及
于该第四时段内，该下拉单元根据该下拉控制信号以下拉该驱动控制电压。
17.根据权利要求13所述的栅极信号产生方法，其中该控制信号为该第一时钟信号、该第二时钟信号、第三时钟信号或直流电压。
18.一种栅极信号产生方法，用以产生多个栅极信号馈入至多条栅极线，该栅极信号产生方法包含：
提供移位寄存器电路，该移位寄存器电路包含多级移位寄存器，该多级移位寄存器的第M级移位寄存器包含：
输入单元，电连接于该多级移位寄存器的第(M-1)级移位寄存器；
第一上拉单元，电连接于该输入单元与该多条栅极线的第N栅极线；
第二上拉单元，电连接于该输入单元与该多条栅极线的第(N+1)栅极线；
第一控制单元，电连接于该输入单元；
第一下拉单元，电连接于该第一控制单元、该输入单元、该第N栅极线与该第(N+1)栅极线；
第二控制单元，电连接于该输入单元；
第二下拉单元，电连接于该第二控制单元、该输入单元、该第N栅极线与该第(N+1)栅极线；以及
辅助下拉单元，电连接于该多级移位寄存器的第(M+1)级移位寄存器、该输入单元、该第N栅极线与该第(N+1)栅极线；
于第I画面时间的第一时段内，该输入单元将该第(M-1)级移位寄存器所产生的第(N-1)栅极信号输入为驱动控制电压；
于该第I画面时间的第二时段内，该第一上拉单元根据该驱动控制电压与第一时钟信号以上拉第N栅极信号馈入至该第N栅极线；
于该第I画面时间的第三时段内，该第二上拉单元根据该驱动控制电压与第二时钟信号以上拉第(N+1)栅极信号馈入至该第(N+1)栅极线；
于该第I画面时间的不重迭其第一、第二与第三时段的第四时段内，该辅助下拉单元根据该第(M+1)级移位寄存器所产生的第(N+2)栅极信号或第(N+3)栅极信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号；
于该第I画面时间的第四时段内，该第一控制单元根据该驱动控制电压与第一控制信号以产生第一下拉控制信号馈入至该第一下拉单元；
于该第I画面时间的第四时段内，该第一下拉单元根据该第一下拉控制信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号；
于第(I+1)画面时间的第一时段内，该输入单元将该第(N-1)栅极信号输入为该驱动控制电压；
于该第(I+1)画面时间的第二时段内，该第一上拉单元根据该驱动控制电压与该第一时钟信号以上拉该第N栅极信号；
于该第(I+1)画面时间的第三时段内，该第二上拉单元根据该驱动控制电压与该第二时钟信号以上拉该第(N+1)栅极信号；
于该第(I+1)画面时间的不重迭其第一、第二与第三时段的第四时段内，该辅助下拉单元根据该第(N+2)栅极信号或该第(N+3)栅极信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号；
于该第(I+1)画面时间的第四时段内，该第二控制单元根据该驱动控制电压与反相于该第一控制信号的第二控制信号以产生第二下拉控制信号馈入至该第二下拉单元；以及
于该第(I+1)画面时间的第四时段内，该第二下拉单元根据该第二下拉控制信号以下拉该驱动控制电压、该第N栅极信号与该第(N+1)栅极信号。
19.根据权利要求18所述的栅极信号产生方法，其中该第I画面时间的第一、第二与第三时段是相互交错，且该第(I+1)画面时间的第一、第二与第三时段是相互交错。
20.根据权利要求18所述的栅极信号产生方法，其中该第I画面时间的第一与第二时段是部分重迭，该第I画面时间的第二与第三时段是部分重迭，该第(I+1)画面时间的第一与第二时段是部分重迭，且该第(I+1)画面时间的第二与第三时段是部分重迭。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |