CN103151076B - 移位寄存器 - Google Patents

Abstract

本发明提供一种具有多级移位寄存电路的移位寄存器，包括有驱动单元、第一下拉单元、及主下拉单元，其中驱动单元包含第一晶体管、第二晶体管、及多个开关单元。驱动单元用以根据驱动信号以及多个高频频率信号提供主栅极信号及次栅极信号。第一下拉单元电性连接于驱动单元，用以下拉驱动信号、主栅极信号、及次栅极信号。主下拉单元电性连接于驱动单元，用以根据下一级主栅极信号下拉驱动信号及次栅极信号。主栅极信号及次栅极信号的脉冲宽度相异。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器，特别是涉及一种应用于光感应触控面板的移位寄存器。

背景技术

目前显示面板的设计趋势为将栅极驱动电路中的移位寄存器整合在显示面板上以代替外接的驱动芯片，以减少制造程序及提高显示面板的积集度，降低制作成本。

由于一般移位寄存器中的每一级移位寄存电路只单输出一个栅极信号，以驱动一般显示面板的像素阵列。然而若在显示面板加入光感应触控功能后所形成的光感应触控面板，除了需要接收来自于移位寄存电路的栅极信号外，还需要接收不同于栅极信号的另一信号以正常动作，换言之，需接收来自于移位寄存电路的两个不同脉波宽度的双输出信号。若以外接驱动芯片提供另一信号予光感应触控面板，则上述整合移位寄存器在显示面板上的优点便无法延伸到光感应触控面板上。

因此，现有技术也有发展出可提供两个不同脉波宽度的双输出信号的移位寄存器，这种类型的移位寄存器至少包含驱动电路及下拉电路且驱动电路，以根据驱动信号提供两个不同脉波宽度的双输出信号，即栅极信号及感测信号。然而由于在驱动电路中只接收单一高频频率信号，并无接收其它相继而来的高频频率信号，所以感测信号将处于浮接（floating)状态。浮接状态的感测信号若发生制作工程的偏移时，将有严重漏电现象，且此处于浮接状态的感测信号也易受其它信号的干扰。

发明内容

本发明的实施例揭示一种具有多级移位寄存电路的移位寄存器。此第N级移位寄存电路包含驱动单元、第一下拉单元、及主下拉单元。驱动单元用以根据第N级驱动信号以及多个高频频率信号提供第N级主栅极信号及第N级次栅极信号。其中驱动单元包含第一晶体管、第二晶体管、及多个开关单元。第一晶体管具有用以接收第N级驱动信号的控制端、用以接收第一高频频率信号的第一端、及用以提供第N级主栅极信号的第二端。第二晶体管具有电性连接于第一晶体管的控制端的控制端、第一端、及用以提供第N级次栅极信号的第二端。多个开关单元具有接收对应的k个高频频率信号的第一端及与第二晶体管的第一端电性连接的第二端。第一下拉单元电性连接于驱动单元，用以下拉第N级驱动信号、第N级主栅极信号及第N级次栅极信号。主下拉单元电性连接于驱动单元中第一晶体管的控制端及第二晶体管的第二端，用以根据第N+k级主栅极信号下拉第一晶体管的控制端的电位及第二晶体管的第二端的电位。其中第N级主栅极信号及第N级次栅极信号的脉冲宽度相异。

本发明整合栅极驱动电路中的移位寄存器在光感应触控面板上，且第N级移位寄存电路可产生两个不同脉波宽度的输出信号，用以提供光感应触控面板所需的信号，不需要外接驱动芯片，因而减少光感应触控面板的制造程序及提高积集度，也即将栅极驱动电路中的移位寄存器整合于光感应触控面板，故可于光感应触控面板的周围让出空间以达窄边框的效果，减少工序并降低制作成本。

以上的关于本发明内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的权利要求书更进一步的解释。

附图说明

图1A为本发明光感应触控面板的移位寄存器及像素阵列的示意图；

图1B为本发明对应光感应触控面板的像素电路及光感应电路的示意图；

图2为本发明第一实施例的第N级移位寄存电路的示意图；

图3为图2的第N级移位寄存电路运作时的信号波形示意图；

图4为本发明第二实施例的第N级移位寄存电路的示意图；

图5为本发明第三实施例的第N级移位寄存电路的示意图。

附图标记

100：光感应触控面板                  101：移位寄存器

102：第一级移位寄存电路              104：第二级移位寄存电路

10n、200、400、500：第N级移位寄存电路

110：像素阵列                        112：像素电路

114：光感应电路                      116：处理单元

202：驱动单元                        204：第一下拉单元

206：第一下拉控制单元                208：主下拉单元

210、410：上拉单元                   212：第二下拉单元

214：第二下拉控制单元                216：电容

Q(n)：第N级驱动信号                  Q(n+1)：第N+1级驱动信号

G(1)：第一级主栅极信号               G(n)：第N级主栅极信号

G(n+2)：第N+2级主栅极信号            G(n+k)：第N+k级主栅极信号

G(n-1)：第N-1级主栅极信号            S(1)：第一级次栅极信号

S(n)：第N级次栅极信号                ST(n)：第N级控制信号

K(n)：第一下拉控制信号               P(n)：第二下拉控制信号

HC1：第一高频频率信号                HC2：第二高频频率信号

HC3：第三高频频率信号                HC4：第四高频频率信号

HCk：第k个高频频率信号               LC1：第一低频频率信号

LC2：第二低频频率信号                VSS_S：第一低电压

VSS_G：第二低电压                    VH1：第一高电位

VH2：第二高电位                      VH3：第三高电位

VH4：第四高电位                      t：时间轴

t1、t2、t3、t4：时段                 T1-T24、…、Tk：晶体管

G(1)、G(2)、…、G(n)：主栅极线       S(1)、S(2)、…、S(n)：次栅极线

D(1)、D(2)、…、D(m)：数据线         R(1)、R(2)、…、R(p)：读取线

120：像素晶体管                      122：液晶电容

132：光电晶体管                      134：读取晶体管

136：读取电容                        140：放大器

Va：读取电压                         Vgs：栅极-源极电压

Vout：输出电压                       Vref：参考电压

具体实施方式

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟悉相关技术的人员了解本发明的技术内容并据以实施，且根据本说明书所揭示的内容、权利要求书及附图，任何熟悉相关技术的人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。

图1A为本发明光感应触控面板100的移位寄存器101及像素阵列110的示意图。如图1A所示，移位寄存器101包含多级的移位寄存电路102、104、10n。其中，移位寄存器101中的每一级移位寄存电路将输出两个栅极信号以驱动像素阵列110，例如第N级移位寄存电路10n输出第N级主栅极信号G(n)及第N级次栅极信号S(n)至像素阵列110。

此光感应触控面板100的像素阵列110具有n条主栅极线G(1),G(2),…,G(n)、n条次栅极线S(1),S(2),…,S(n)、m条数据线D(1),D(2),…,D(m)、p条读取线R(1),R(2),…,R(p)、多个像素电路112、及多个光感应电路114，其中主栅极线G(1),G(2),…,G(n)电性连接于多个像素电路112的第一端及多个光感应电路114的第一端，次栅极线S(1),S(2),…,S(n)分别电性连接于每一行的多个光感应电路114的第二端，数据线D(1),D(2),…,D(m)分别电性连接于每一列的多个像素电路112的第二端，读取线R(1),R(2),…,R(p)分别电性连接于每一列的多个光感应电路114的第三端，且读取线p的个数实质上不大于主栅极线n的个数。

图1B为本发明对应光感应触控面板100的像素电路112及光感应电路114的示意图。如图1B所示，像素电路112包含一像素晶体管120及一液晶电容122，此像素晶体管120的栅极电性连接于第一级主栅极信号G(1)，而源极电性连接于第一条数据线D(1)。液晶电容122电性连接于像素晶体管120的漏极用以储存电荷以使液晶能翻转。光感应电路114包含一光电晶体管132、一读取晶体管134、及一读取电容136。此外，一处理单元116具有一放大器140，此放大器140的正端点电性连接于第一条读取线R(1)及读取晶体管134，而负端点电性连接于参考电压Vref。光电晶体管132用于接收光信号而导通。第一级主栅极信号G(1)输入至光电晶体管132的栅极，而第一级次栅极信号S(1)输入至光电晶体管132的源极。电容136所储存电荷通过光电晶体管132所形成的路径放电，放电的电流大小决定于光电晶体管132的照光强度与栅极-源极电压（Vgs）夹压设定。读取晶体管134响应第一级主栅极信号G(1)而开启，使处理单元116可周期性的侦测读取电容136的电压Va变化。处理单元116经由第一条读取线R(1)及读取晶体管134，将经过一个画面周期（frame）放电后的最终读取电压Va读取，处理单元116于读取周期将读取电压Va的最终值并转换为输出电压Vout输出，借由判断光电晶体管132是否接收到高强度光信号，以判定为光感应状态。

图2为本发明第一实施例的移位寄存电路的示意图，表示图1中的移位寄存器100的第N级移位寄存电路10n。如图2所示，第N级移位寄存电路200包含驱动单元202、第一下拉单元204、第一下拉控制单元206、主下拉单元208、上拉单元210、第二下拉单元212、第二下拉控制单元214及电容216。

驱动单元202用以接收并根据第N级驱动信号Q(n)、第一高频频率信号HC1以及第二高频频率信号HC2，以提供第N级主栅极信号G(n)及第N级次栅极信号S(n)。第一下拉控制单元206用以根据第N级驱动信号Q(n)及第一低频频率信号LC1产生第一下拉控制信号K(n)。

第一下拉单元204电性连接于驱动单元202及第一下拉控制单元206，用以根据第一下拉控制信号K(n)下拉第N级驱动信号Q(n)、第N级主栅极信号G(n)及第N级次栅极信号S(n)。

主下拉单元208电性连接于驱动单元202，用以根据第N+2级主栅极信号G(n+2)下拉第N级驱动信号Q(n)、第N级主栅极信号G(n)及第N级次栅极信号S(n)。

第二下拉控制单元214用以根据第N级驱动信号Q(n)及第二低频频率信号LC2产生第二下拉控制信号P(n)。

第二下拉单元212电性连接于驱动单元202及第二下拉控制单元214，用以根据第二下拉控制信号P(n)下拉第N级驱动信号Q(n)、第N级主栅极信号G(n)及第N级次栅极信号S(n)。

上拉单元210电性连接于驱动单元202，用以根据第N级驱动信号Q(n)提供第N+1级驱动信号Q(n+1)予第N+1级移位寄存电路的驱动单元。

驱动单元202包含第一晶体管T1、第二晶体管T2、第五晶体管T5及多个开关单元。在此实施例中，开关单元由第三晶体管T3及第四晶体管T4所组成。上拉单元210包含第六晶体管T6。主下拉单元208包含第七晶体管T7及第八晶体管T8。第一下拉单元204包含第九晶体管T9、第十晶体管T10及第十一晶体管T11。第一下拉控制单元206包含第十二晶体管T12、第十三晶体管T13、第十四晶体管T14及第十五晶体管T15。第二下拉单元212包含第十六晶体管T16、第十七晶体管T17及第十八晶体管T18。第二下拉控制单元214包含第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21及第二十二晶体管T22。

第一晶体管T1具有用以接收第N级驱动信号Q(n)的控制端，用以接收第一高频频率信号HC1的第一端，及用以提供第N级主栅极信号G(n)的第二端。第二晶体管T2具有电性连接于第一晶体管的控制端的控制端、第一端、及用以提供第N级次栅极信号S(n)的第二端。第三晶体管T3具有用以接收第一高频频率信号HC1的控制端，电性连接于第三晶体管T3的控制端的第一端，及电性连接于第二晶体管T2的第一端的第二端。第四晶体管T4具有用以接收第二高频频率信号HC2的控制端，电性连接于第四晶体管T4的控制端的第一端，及电性连接于第二晶体管T2的第一端的第二端。第五晶体管T5具有用以接收第N级驱动信号Q(n)的控制端，用以接收第一高频频率信号HC1的第一端，及用以输出一第N级控制信号ST(n)的第二端。

第六晶体管T6具有电性连接于第五晶体管T5的第二端的控制端，电性连接于第一晶体管T1的第二端的第一端，及用以提供第N+1级驱动信号Q(n+1)的第二端。

第七晶体管T7具有用以接收第N+2级主栅极信号G(n+2)的控制端，电性连接于第二晶体管T2的第二端的第一端，及用以接收第一低电压VSS_S的第二端。第八晶体管T8具有电性连接于第七晶体管T7的控制端的控制端，电性连接于第一晶体管T1的控制端的第一端，及用以接收第二低电压VSS_G的第二端。

第九晶体管T9具有用以接收第一下拉控制信号K(n)的控制端，电性连接于第二晶体管T2的第二端的第一端，及用以接收第一低电压VSS_S的第二端。第十晶体管T10具有电性连接于第九晶体管T9的控制端的控制端，电性连接于第一晶体管T1的第二端的第一端，及用以接收第二低电压VSS_G的第二端。第十一晶体管T11具有电性连接于第九晶体管T9的控制端的控制端，电性连接于第一晶体管T1的控制端的第一端，及第二端，可电性连接于第一晶体管T1的第二端或第十晶体管T10的第二端。

第十二晶体管T12具有用以接收第一低频频率信号LC1的控制端，电性连接于第十二晶体管T12的控制端的第一端，及第二端。第十三晶体管T13具有用以接收第N级驱动信号Q(n)的控制端，电性连接于第十二晶体管T12的第二端的第一端，及电性连接于第十晶体管T10的第二端的第二端。第十四晶体管T14具有电性连接于第十二晶体管T12的第二端的控制端，电性连接于第十二晶体管T12的控制端的第一端，及电性连接于第九晶体管T9的控制端的第二端。第十五晶体管T15具有电性连接于第十三晶体管T13的控制端的控制端，电性连接于第十四晶体管T14的第二端的第一端，及电性连接于第十晶体管T10的第二端的第二端。

第十六晶体管T16具有用以接收第二下拉控制信号P(n)的控制端，电性连接于第二晶体管T2的第二端的第一端，及用以接收第一低电压VSS_S的第二端。第十七晶体管T17具有电性连接于第十六晶体管T16的控制端的控制端，电性连接于第一晶体管T1的第二端的第一端，及用以接收第二低电压VSS_G的第二端。第十八晶体管T18具有电性连接于第十六晶体管T16的控制端的控制端，电性连接于第一晶体管T1的控制端的第一端，及第二端，可电性连接于第一晶体管T1的第二端或第十七晶体管T17的第二端。

第十九晶体管T19具有用以接收第二低频频率信号LC2的控制端，电性连接于第十九晶体管T19的控制端的第一端，及第二端。第二十晶体管T20具有用以接收第N级驱动信号Q(n)的控制端，电性连接于第十九晶体管T19的第二端的第一端，及电性连接于第十七晶体管T17的第二端的第二端。第二十一晶体管T21具有电性连接于第十九晶体管T19的第二端的控制端，电性连接于第十九晶体管T19的控制端的第一端，及电性连接于第十六晶体管T16的控制端的第二端。第二十二晶体管T22具有电性连接于第二十晶体管T20的控制端的控制端，电性连接于第二十一晶体管T21的第二端的第一端，及电性连接于第十七晶体管T17的第二端的第二端。

电容216则电性连接于第一晶体管T1的控制端及第二端之间。上述第一低电压VSS_S与第二低电压VSS_G为小于0伏的电压准位且第一低电压VSS_S可高于第二低电压VSS_G。

图3为图2的第N级移位寄存电路200的运作时的信号波形示意图，其中横轴t为时间轴。在图3中，由上往下的信号分别为第一高频频率信号HC1、第二高频频率信号HC2、第N-1级主栅极信号G(n-1)、第N级主栅极信号G(n)、第N级驱动信号Q(n)、第N级次栅极信号S(n)及第N+2级主栅极信号G(n+2)。第N-1级主栅极信号G(n-1)可通过第N-1级移位寄存电路的上拉单元T6N-1电性连接到第N级移位寄存电路200，以提供第N级移位寄存电路200的第N级驱动信号Q(n)。上述第一高频频率信号HC1及第二高频频率信号HC2的频率高于第一低频频率信号LC1及第二低频频率信号LC2。第一高频频率信号HC1及第二高频频率信号HC2为可依顺序施加于同一级移位寄存电路的频率信号且这些高频频率信号其中的一相位较前一高频频率信号晚。举例而言，第N级移位寄存电路200可如同第三晶体管T3及第四晶体管T4两者与第二晶体管T2的电性连接方式，依顺序在第四晶体管T4之后串接其它晶体管以依顺序接收第一高频频率信号HC1、第二高频频率信号HC2、第三高频频率信号HC3及第四高频频率信号HC4，依此类推。

如图3所示，于t1时段，第N-1级主栅极信号G(n-1)由低电位切换至高电位，由于第N-1级主栅极信号G(n-1)可通过第N-1级移位寄存电路的上拉单元T6N-1电性连接到第N级移位寄存电路200的第一晶体管T1的控制端，所以电容216会充电使第N级驱动信号Q(n)上升至第一高电位VH1，并据以导通第一晶体管T1、第二晶体管T2及第五晶体管T5，以及导通第二十晶体管T20、第二十二晶体管T22、第十三晶体管T13、及第十五晶体管T15，进而下拉第一下拉控制信号K(n)及第二下拉控制信号P(n)至第二低电压VSS_G以截止第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第九晶体管T9、第十晶体管T10及第十一晶体管T11。

接着于t2时段，第N-1级主栅极信号G(n-1)由高电位切换至低电位，可使第N-1级移位寄存电路的上拉单元的第六晶体管T6N-1截止，因此第N-1级主栅极信号G(n-1)的低电位无法经由第N-1级移位寄存电路的上拉单元的第六晶体管T6N-1改变第N级驱动信号Q(n)。此时第一高频频率信号HC1由低电位切换至高电位，通过电容216的耦合作用将第N级驱动信号Q(n)由第一高电位VH1上拉至第二高电位VH2，将具有高电位的第一高频频率信号HC1输出为第N级主栅极信号G(n)，以及将具有高电位的第一高频频率信号HC1输出至第五晶体管T5的第二端以导通第三晶体管T3及第六晶体管T6。第N级主栅极信号G(n)可通过第六晶体管T6输出第N+1级驱动信号Q(n+1)至第N+1级移位寄存电路。具有高电位的第一高频频率信号HC1通过第三晶体管T3及第二晶体管T2输出一具有第三高电位VH3的第N级次栅极信号S(n)。

于t3时段，第一高频频率信号HC1由高电位切换至低电位，通过电容216的耦合作用将第N级驱动信号Q(n)由第二高电位VH2再度下拉至第一高电位VH1，使第N级主栅极信号G(n)以及第五晶体管T5的第二端下降为低电位，以截止第三晶体管T3。截止后的第三晶体管T3隔绝了低电位的第一高频信号HC1，但此时第二高频信号HC2由低电位切换至高电位，将通过第四晶体管T4及第二晶体管T2输出一具有第四高电位VH4的第N级次栅极信号S(n)，所以第N级次栅极信号S(n)处于充电状态。如此，第N级次栅极信号S(n)在t3时段不会随着第一高频频率信号HC1的变化下降为低电位而可维持于第四高电位VH4，第四高电位VH4可高于第三高电位VH3。

直到t4时段，第N+2级主栅极信号G(n+2)由低电位切换至高电位，使第七晶体管T7及第八晶体管T8导通，才下拉第N级驱动信号Q(n)及第N级次栅极信号S(n)。由于第一高频频率信号HC1及第二高频频率信号HC2为具有相同脉波宽度且可为依顺序施加于第N级移位寄存电路200的高频频率信号。所以本实施例中，第N级次栅极信号S(n)维持在高电位的时间较第N级主栅极信号G(n)维持在高电位的时间多一个高频频率信号脉宽的时间，但本发明不限于此，凡可输出两个或两个以上脉宽不同的输出信号均属本发明的范围。

上述实施例中，第N级次栅极信号S(n)维持在高电位的时间较第N级主栅极信号G(n)维持在高电位的时间长。因此整合在光感应触控面板的第N级移位寄存电路200的驱动单元202可输出两个脉宽不同的输出信号，即脉宽相异的第N级次栅极信号S(n)及第N级主栅极信号G(n)，用以提供光感应触控面板。

图4为本发明第二实施例的第N级移位寄存电路400的示意图。第N级移位寄存电路400与图2的第N级移位寄存电路200的电路连接关系大致上相同，值得一提的是图4中上拉单元410的连接关系与图2不同，也即上拉单元410的第六晶体管T6，具有用以接收第N-1级主栅极信号G(n-1)的控制端，电性连接于第六晶体管T6的控制端的第一端，及电性连接于第一晶体管T1的控制端的第二端。本实施例中，第N-1级主栅极信号G(n-1)可通过第N级移位寄存电路400的上拉单元410电性连接到第N级移位寄存电路400的第一晶体管T1的控制端，以提供第N级移位寄存电路400的第N级驱动信号Q(n)。其余第N级移位寄存电路400的驱动单元202、第一下拉单元204、第一下拉控制单元206、主下拉单元208、第二下拉单元212、第二下拉控制单元214及电容216的结构、驱动方式及信号输出均和图2至图3及前一实施例所述相似，在此不再赘述。

图5为本发明第三实施例的第N级移位寄存电路500的示意图。第N级移位寄存电路500与图2的第N级移位寄存电路200的电路连接关系大致上相同，唯一不同的是图5中驱动单元502中的开关单元具有k个开关单元如同第三晶体管T3及第四晶体管T4两者与第二晶体管T2的电性连接方式，依顺序在第四晶体管T4的后串接共k个晶体管以依顺序接收频率信号第一高频频率信号HC1、第二高频频率信号HC2、第三高频频率信号HC3、第四高频频率信号HC4，…至第k个高频频率信号HCk，且全部的高频频率信号的脉波宽度为每一个不具重叠脉波宽度的高频频率信号脉波宽度总合，且第七晶体管T7与第八晶体管T8具有用以接收第N+k级主栅极信号G(n+k)的控制端。于本实施例中，由于驱动单元502耦接具有分别连接于k个高频频率信号的k个晶体管使得输出的次栅极信号S(n)也具有k个高频频率信号宽度。其余第N级移位寄存电路500的第一下拉单元204、第一下拉控制单元206、主下拉单元208、上拉单元210、第二下拉单元212、第二下拉控制单元214及电容216的结构、工作方式及信号输出均和图2至图3及第一实施例所述相似，在此不再赘述，k为不小于2的自然数。

本发明整合栅极驱动电路中的移位寄存器在光感应触控面板上，且第N级移位寄存电路可产生两个不同脉波宽度输出信号，用以提供光感应触控面板所需的信号，不需要外接驱动芯片，因而可减少光感应触控面板的制造程序及提高积集度，也即将栅极驱动电路中的移位寄存器整合于光感应触控面板，故可于光感应触控面板的周围让出空间以达窄边框的效果，减少工序并降低制作成本。

虽然本发明以前述的实施例揭示如上，然而其并非用以限定本发明。在不脱离本发明的精神和范围内，所作的变更与修饰，均属本发明的权利要求保护范围。关于本发明所界定的保护范围请参考所附的权利要求书。

Claims (11)

1.一种具有多级移位寄存电路的移位寄存器，其特征在于，第N级移位寄存电路包含：

一驱动单元，用以根据一第N级驱动信号以及多个高频频率信号提供一第N级主栅极信号及一第N级次栅极信号；

一第一下拉单元，电性连接于该驱动单元，用以下拉该第N级驱动信号、该第N级主栅极信号及该第N级次栅极信号；以及

一主下拉单元，电性连接于该驱动单元，其中该主下拉单元电性连接于一第一晶体管的一控制端及一第二晶体管的一第二端，用以根据一第N+k级主栅极信号下拉该第一晶体管的该控制端的电位及该第二晶体管的该第二端的电位；

其中该驱动单元包含：

该第一晶体管，具有用以接收该第N级驱动信号的该控制端、用以接收一第一高频频率信号的一第一端、及用以提供该第N级主栅极信号的一第二端；

该第二晶体管，具有电性连接于该第一晶体管的该控制端的一控制端、一第一端、及用以提供该第N级次栅极信号的该第二端；以及

多个开关单元，该些开关单元具有接收对应的k个高频频率信号的一第一端及与该第二晶体管的该第一端电性连接的一第二端，其中k为不小于2的正整数且N为自然数，

其中，每一开关单元为一晶体管，具有一控制端、一第一端以及一第二端，每一开关单元的该控制端与每一开关单元的该第一端电性连接，用以接收对应的该些高频频率信号，每一开关单元的该第二端电性连接于该第二晶体管的该第一端，且该些高频频率信号其中的一相位较前一高频频率信号延迟。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括：

一上拉单元，电性连接于该驱动单元；及

一第一下拉控制单元，电性连接于该第一下拉单元，用以根据该第N级驱动信号与一第一低频频率信号，产生一第一下拉控制信号以控制该第一下拉单元的操作；

其中该第一下拉单元电性连接于该第一晶体管的该控制端、该第一晶体管的该第二端及该第二晶体管的该第二端，用以根据该第一下拉控制信号下拉该第一晶体管的该控制端的电位、该第一晶体管的该第二端的电位及该第二晶体管的该第二端的电位。

3.根据权利要求2所述的移位寄存器，其特征在于，该第一下拉单元包含：

一第九晶体管，该第九晶体管具有接收该第一下拉控制信号的一控制端、电性连接于该第二晶体管的该第二端的一第一端、及一第二端；

一第十晶体管，该第十晶体管具有接收该第一下拉控制信号的一控制端、电性连接于该第一晶体管的该第二端的一第一端、及一第二端；以及

一第十一晶体管，该第十一晶体管具有接收该第一下拉控制信号的一控制端、电性连接于该第一晶体管的该控制端的一第一端、及一第二端，其中该第九晶体管的该控制端、该第十晶体管的该控制端、及该第十一晶体管的该控制端彼此互相电性连接。

4.根据权利要求3所述的移位寄存器，其特征在于，该第一下拉控制单元包含：

一第十二晶体管，该第十二晶体管具有接收该第一低频频率信号的一控制端、电性连接于该第十二晶体管的该控制端的一第一端、及一第二端；

一第十三晶体管，该第十三晶体管具有接收该第N级驱动信号的一控制端、电性连接于该第十二晶体管的该第二端的一第一端、及电性连接于该第十晶体管的该第二端的一第二端；

一第十四晶体管，该第十四晶体管具有电性连接于该第十二晶体管的该第二端的一控制端、电性连接于该第十二晶体管的该控制端的一第一端、及电性连接于该第九晶体管的该控制端的一第二端；以及

一第十五晶体管，该第十五晶体管具有电性连接于该第十三晶体管的该控制端的一控制端、电性连接于该第十四晶体管的该第二端的一第一端、及电性连接于该第十晶体管的该第二端的一第二端。

5.根据权利要求2所述的移位寄存器，其特征在于，该驱动单元还包括一第五晶体管，具有接收该第N级驱动信号的一控制端、接收该第一高频频率信号的一第一端及一第二端用以输出一第N级控制信号。

6.根据权利要求5所述的移位寄存器，其特征在于，该上拉单元包括一第六晶体管，具有电性连接于该第五晶体管的该第二端的一控制端、电性连接于该第一晶体管的该第二端的一第一端、及用以提供一第N+1级驱动信号的一第二端。

7.根据权利要求2所述的移位寄存器，其特征在于，该上拉单元包括一第六晶体管，具有用以接收一第N-1级主栅极信号的一控制端、电性连接于该第六晶体管的该控制端的一第一端、及电性连接于该第一晶体管的该控制端的一第二端。

8.根据权利要求1所述的移位寄存器，其特征在于，还包括一电容，电性连接于该第一晶体管的该控制端及该第一晶体管的该第二端之间。

9.根据权利要求3所述的移位寄存器，其特征在于，还包括：

一第二下拉单元，电性连接于该第一晶体管的该控制端、该第一晶体管的该第二端及该第二晶体管的该第二端，用以根据一第二下拉控制信号下拉该第一晶体管的该控制端的电位、该第一晶体管的该第二端的电位及该第二晶体管的该第二端的电位；以及

一第二下拉控制单元，电性连接于该第二下拉单元，用以根据该第N级驱动信号与一第二低频频率信号，产生该第二下拉控制信号。

10.根据权利要求9所述的移位寄存器，其特征在于，该第二下拉单元包含：

一第十六晶体管，该第十六晶体管具有接收该第二下拉控制信号的一控制端、电性连接于该第二晶体管的该第二端的一第一端、及一第二端；

一第十七晶体管，该第十七晶体管具有接收该第二下拉控制信号的一控制端、电性连接于该第一晶体管的该第二端的一第一端、及一第二端；以及

一第十八晶体管，该第十八晶体管具有接收该第二下拉控制信号的一控制端、电性连接于该第一晶体管的该控制端的一第一端、及一第二端，其中该第十六晶体管的该控制端、该第十七晶体管的该控制端、及该第十八晶体管的该控制端彼此互相电性连接。

11.根据权利要求10所述的移位寄存器，其特征在于，该第二下拉控制单元包含：

一第十九晶体管，该第十九晶体管具有接收该第二低频频率信号的一控制端、电性连接于该第十九晶体管的该控制端的一第一端、及一第二端；

一第二十晶体管，该第二十晶体管具有接收该第N级驱动信号的一控制端、电性连接于该第十九晶体管的该第二端的一第一端、及电性连接于该第十晶体管的该第二端的一第二端；

一第二十一晶体管，该第二十一晶体管具有电性连接于该第十九晶体管的该第二端的一控制端、电性连接于该第十九晶体管的该控制端的一第一端、及电性连接于该第十六晶体管的该控制端的一第二端；以及

一第二十二晶体管，该第二十二晶体管具有电性连接于该第二十晶体管的该控制端的一控制端、电性连接于该第二十一晶体管的该第二端的一第一端、及电性连接于该第十晶体管的该第二端的一第二端。