KR101639496B1 - 시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 디바이스 - Google Patents

시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 디바이스 Download PDF

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Abstract

본 개시의 실시예들은 출력 신호의 드리프팅 현상을 효과적으로 제거하고 시프트 레지스터의 출력 안정성을 증가시킬 수 있는 시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 장치를 개시하고 있다. 시프트 레지스터는 시작 신호 입력 단자, 제1 클럭 신호 입력 단자, 및 제2 클럭 신호 입력 단자를 포함하는, 그 입력 단자들; 시작 신호 및 제1 클럭 신호에 응답하는 프리차징 회로; 시작 신호의 인에이블 레벨 및 제1 클럭 신호의 인에이블 레벨에 응답하는 제1 풀링업 회로; 제1 클럭 신호의 디스에이블 레벨 및 제2 클럭 신호의 인에이블 레벨에 응답하는 풀링다운 회로; 제2 풀링업 회로; 및 그 출력 단자를 포함한다.

Description

시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 디바이스{SHIFT REGISTER, GATE DRIVING CIRCUIT, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 개시는 디스플레이 디바이스 분야에 관한 것으로서, 더 상세하게는 시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 디바이스에 관한 것이다.
현재, 디스플레이 디바이스는 더 얇아지고, 더 가볍워지고, 해상도가 더 높아지고, 프레임이 더 좁아지고, 에너지가 더 절감되고 있으며, 이에 따라 디스플레이 디바이스들의 요건들을 충족시키기 위해 더 많은 스위칭 요소들 및 더 작은 픽셀들을 한정된 공간에 통합할 필요가 있다. 프로세싱 단계들 및 제조 비용의 증가를 피하기 위해, 일반적으로는 어레이 기판 상에 게이트 구동 유닛들을 통합하여 GOA(Gate Driver on Array) 유닛들을 형성하는 GOA 기술이 채택되고 있다. 이 GOA에서는, 게이트 구동 기법으로서, 통상적으로 시프트 레지스터들을 이용하여 스캔 구동을 구현한다.
전술한 스캔 구동을 구현하는 동안, 본 발명자는 종래 기술이 적어도 다음의 문제점을 갖는다는 것을 발견하였다. 예를 들어, 도 1에 예시된 구조를 갖는 시프트 레지스터는 모두 P형 박막 트랜지스터들인 제1 내지 제6 박막 트랜지스터(M1' 내지 M6') 및 제1 커패시터(C1')를 포함하고, 이 박막 트랜지스터들의 인에이블 레벨은 저레벨이다(박막 트랜지스터의 인에이블 레벨은 박막 트랜지스터가 턴온되는 레벨을 지칭한다. 예컨대, 저레벨은 P형 박막 트랜지스터가 턴온되도록 제어하므로, 이 P형 박막 트랜지스터의 인에이블 레벨은 저레벨이고; 고레벨은 P형 박막 트랜지스터가 턴오프되도록 제어하므로, 이 P형 박막 트랜지스터의 디스에이블 레벨은 고레벨이다). 도 2에 예시된 바와 같이, 제1 국면(T1) 동안, 저레벨이 제1 노드(A')에 입력되고, 고레벨이 제3 노드(C')에 입력되며; 제2 국면(T2) 동안, 고레벨이 제1 노드(A') 및 제3 노드(C')에 입력되며; 제3 국면(T3) 동안, 저레벨이 제1 노드(A')에 입력되며, 제3 노드(C')는 플로팅되고 고레벨로 유지되며; 제4 국면(T4) 동안, 제1 노드(A')는 플로팅되고 저레벨로 유지된다. 그러는 동안에, 제5 박막 트랜지스터(M5')가 턴온되어 제3 노드(C')에 남은 전위가 제1 노드(A')를 간섭하여 제6 박막 트랜지스터(M6')의 온 상태에 영향을 줄 수 있는데, 이는 시프트 레지스터가 풀링업 전압에서 드리프팅 현상을 갖게 야기할 수 있으며, 그 결과 불안정한 출력 신호를 초래하고 시프트 레지스터의 동작들을 신뢰할 수 없게 만든다.
본 개시의 실시예들은 출력 신호의 드리프팅 현상을 효과적으로 제거하고 시프트 레지스터의 출력 안정성을 증가시킬 수 있는 시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 장치를 제공한다.
전술한 기술적 문제를 해결하기 위해, 본 개시의 실시예들은 다음의 기술적 해결방안을 채택한다.
시프트 레지스터로서,
시작 신호 입력 단자, 제1 클럭 신호 입력 단자, 및 제2 클럭 신호 입력 단자를 포함하는, 그 입력 단자들;
시작 신호 및 제1 클럭 신호에 응답하여 제1 턴온 전압 및 제2 턴온 전압을 출력하는 프리차징 회로;
제1 턴온 전압의 제어 하에서 시작 신호의 인에이블 레벨 및 제1 클럭 신호의 인에이블 레벨에 응답하여 고레벨을 출력하는 제1 풀링업 회로;
제2 턴온 전압의 제어 하에서 시작 신호의 디스에이블 레벨, 제1 클럭 신호의 디스에이블 레벨, 및 제2 클럭 신호의 인에이블 레벨에 응답하여 저레벨을 출력하는 풀링다운 회로;
제2 턴온 전압이 디스에이블 레벨인 경우 고레벨을 출력하는 제2 풀링업 회로; 및
제1 풀링업 회로, 풀링다운 회로, 및 제2 풀링업 회로의 출력 단자들에 연결되어, 전압 신호를 출력하는 그 출력 단자를 포함한다.
또한, 제2 풀링업 회로는 리버스 회로 및 풀링업 서브회로를 포함하고,
리버스 회로는 제2 턴온 전압이 인에이블 레벨인 경우 고레벨을 출력하고 제2 턴온 전압이 디스에이블 레벨인 경우 저레벨을 출력하며;
풀링업 서브회로는 리버스 회로로부터 출력되는 저레벨에 응답하여 고레벨을 출력한다.
또한, 프리차징 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제1 노드, 제2 노드, 및 제1 커패시터를 포함하고,
제1 박막 트랜지스터의 게이트는 제1 클럭 신호 입력 단자에 연결되고, 제1 박막 트랜지스터의 소스는 시작 신호 입력 단자에 연결되고, 제1 박막 트랜지스터의 드레인은 제2 노드에 연결되고;
제2 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 제2 박막 트랜지스터의 소스는 시작 신호 입력 단자에 연결되고, 제2 박막 트랜지스터의 드레인은 제1 노드에 연결되고;
제1 노드는 프리차징 회로의 제1 턴온 전압을 출력하고;
제2 노드는 프리차징 회로의 제2 턴온 전압을 출력하며;
제1 커패시터의 일 단자는 제2 노드에 연결되고, 제1 커패시터의 나머지 단자는 시프트 레지스터의 출력 단자에 연결된다.
또한, 제1 풀링업 회로는 제3 박막 트랜지스터를 포함하고, 제3 박막 트랜지스터의 게이트는 제1 노드에 연결되고, 제3 박막 트랜지스터의 소스는 고전압에 연결되며, 제3 박막 트랜지스터의 드레인은 시프트 레지스터의 출력 단자에 연결된다.
또한, 풀링다운 회로는 제4 박막 트랜지스터를 포함하고, 제4 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 제4 박막 트랜지스터의 소스는 제2 클럭 신호 입력 단자에 연결되며, 제4 박막 트랜지스터의 드레인은 시프트 레지스터의 출력 단자에 연결된다.
또한, 리버스 회로는 제5 내지 제7 박막 트랜지스터 및 제3 노드를 포함하고,
제5 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 제5 박막 트랜지스터의 소스는 고전압에 연결되고, 제5 박막 트랜지스터의 드레인은 제3 노드에 연결되고;
제6 박막 트랜지스터의 게이트는 제7 박막 트랜지스터의 소스에 연결되고, 제6 박막 트랜지스터의 소스는 저전압에 연결되며, 제6 박막 트랜지스터의 드레인은 제3 노드에 연결되고;
제7 박막 트랜지스터의 게이트는 저전압에 연결되고, 제7 박막 트랜지스터의 소스는 제6 박막 트랜지스터의 게이트에 연결되고, 제7 박막 트랜지스터의 드레인은 저전압에 연결되며;
제3 노드는 리버스 회로의 출력 단자이다.
또한, 풀링업 서브회로는 제8 박막 트랜지스터를 포함하고, 제8 박막 트랜지스터의 게이트는 제3 노드에 연결되고, 제8 박막 트랜지스터의 소스는 고전압에 연결되며, 제8 박막 트랜지스터의 드레인은 시프트 레지스터의 출력 단자에 연결된다.
게이트 구동 회로는 전술한 시프트 레지스터를 포함한다.
어레이 기판은 전술한 게이트 구동 회로를 포함한다.
디스플레이 장치는 전술한 어레이 기판을 포함한다.
본 개시의 실시예들은 복수의 플로팅 노드들이 서로 간섭하여 출력 단자의 특성들에 영향을 주는 경우를 피하고, 출력 신호의 드리프팅 현상을 효과적으로 제거하고, 시프트 레지스터의 동작 안정성을 개선할 수 있는 시프트 레지스터, 게이트 구동 회로, 어레이 기판, 및 디스플레이 장치를 제공한다.
본 개시의 실시예들 또는 종래 기술의 기술적 해결 방안들을 더 명확히 설명하기 위해, 실시예들 또는 종래 기술을 설명하는데 요구되는 도면들은 아래와 같이 간단히 설명할 것이다. 명백하게, 후술되는 도면들은 본 개시의 실시예들의 일부를 단순히 나타내며, 이들 도면에 기반하여 당업자는 창조적인 노력 없이 다른 도면들을 획득할 수 있다.
도 1은 종래 기술에 따른 시프트 레지스터를 위한 회로도이다.
도 2는 종래 기술에 따른 시프트 레지스터를 위한 타이밍 파형이다.
도 3은 본 개시의 일 실시예에 따른 시프트 레지스터를 위한 블록도이다.
도 4는 본 개시의 실시예에 따른 시프트 레지스터를 위한 예시적인 회로도이다.
도 5는 본 개시의 실시예에 따른 시프트 레지스터를 위한 타이밍 파형이다.
도 6은 본 개시의 일 실시예에 따른 게이트 구동 회로의 예시적인 구조도이다.
도 7은 본 개시의 실시예에 따른 게이트 구동 회로의 타이밍 파형이다.
이하, 본 개시의 실시예들의 해결 방안들은 본 개시의 실시예들의 도면과 관련하여 명확하고 완벽하게 설명될 것이지만, 명확히 설명된 실시예들은 본 개시의 실시예들의 전부가 아닌 단지 일부일 뿐이다. 창의적인 노력 없이 본 개시의 실시예들에 기반하여 당업자에 의해 얻어지는 임의의 다른 실시예들은 본 개시의 보호 범위 내에 있어야 한다.
도 3에 예시된 바와 같이, 본 개시의 일 실시예는 그 입력 단자들, 프리차징(pre-charging) 회로(1), 제1 풀링업(pulling-up) 회로(2), 풀링다운(pulling-down) 회로(3), 제2 풀링업 회로(4), 및 그 출력 단자(6)를 포함하는 시프트 레지스터를 제공한다.
일례에서, 시프트 레지스터의 입력 단자들은 시작 신호 입력 단자(51), 제1 클럭 신호 입력 단자(52), 및 제2 클럭 신호 입력 단자(53)를 포함한다.
프리차징 회로(1)는 시작 신호(STV) 및 제1 클럭 신호(CLK)에 응답하여 제1 턴온 전압(V1) 및 제2 턴온 전압(V2)을 출력한다. 제1 턴온 전압(V1)과 제2 턴온 전압(V2) 모두가 시작 신호(STV) 및 제1 클럭 신호(CLK)에 응답하더라도, 제1 턴온 전압(V1)이 제1 풀링업 회로(2)를 제어하고 제2 턴온 전압(V2)이 풀링다운 회로(3) 및 제2 풀링업 회로(4)를 제어한다는 점에서 이들이 상이하다는 점에 유의하여야 한다.
제1 풀링업 회로(2)는 제1 턴온 전압(V1)의 제어 하에서 시작 신호(STV)의 인에이블 레벨 및 제1 클럭 신호(CLK)의 인에이블 레벨에 응답하여 고레벨을 출력한다.
풀링다운 회로(3)는 제2 턴온 전압(V2)의 제어 하에서 시작 신호(STV)의 디스에이블 레벨, 제1 클럭 신호(CLK)의 디스에이블 레벨, 및 제2 클럭 신호(CLKB)의 인에이블 레벨에 응답하여 저레벨을 출력한다.
제2 풀링업 회로(4)는 제2 턴온 전압(V2)이 디스에이블 레벨인 경우 고레벨을 출력한다.
시프트 레지스터의 출력 단자(6)는 제1 풀링업 회로(2)의 출력 단자, 풀링다운 회로(3)의 출력 단자, 및 제2 풀링업 회로(4)의 출력 단자에 연결되어 전압 신호(VOUT)를 출력한다.
본 개시의 추가 실시예에서, 제2 풀링업 회로(4)는 리버스(reverse) 회로(401) 및 풀링업 서브회로(402)를 포함하는데,
리버스 회로(401)는 제2 턴온 전압(V2)이 인에이블 레벨이면 고레벨을 출력하고, 제2 턴온 전압(V2)이 디스에이블 레벨이면 저레벨을 출력하며;
풀링업 서브회로(402)는 리버스 회로로부터 출력된 저레벨에 응답하여 고레벨을 출력한다.
이하, 본 개시의 시프트 레지스터는 특정 실시예들과 함께 더 상세히 설명될 것이다. 이하 실시예에서, 일례로서, 박막 트랜지스터들이 P형 박막 트랜지스터로 설명되는데, 인에이블 레벨은 저레벨이고 디스에이블 레벨은 고레벨이다. 그러나, 박막 트랜지스터의 인에이블 레벨은 박막 트랜지스터가 턴온되는 레벨을 지칭한다는 점에 유의하여야 한다. P형 박막 트랜지스터를 일례로서 취하면, 저레벨은 P형 박막 트랜지스터를 턴온하도록 제어할 수 있으며, 따라서 P형 박막 트랜지스터의 인에이블 레벨은 저레벨이고; 고레벨은 P형 박막 트랜지스터를 턴오프하도록 제어할 수 있으며, 따라서 P형 박막 트랜지스터의 디스에이블 레벨은 고레벨이다. 그러므로, 제1 턴온 전압이 인에이블 레벨인 경우는 제1 턴온 전압(V1)에 의해 제어되는 박막 트랜지스터가 턴온되는 경우에 대응하고, 제1 턴온 전압이 디스에이블 레벨인 경우는 제1 턴온 전압(V1)에 의해 제어되는 박막 트랜지스터가 턴오프되는 경우에 대응한다. 이와 유사하게, 제2 턴온 전압이 인에이블 레벨인 경우는 제2 턴온 전압(V2)에 의해 제어되는 박막 트랜지스터가 턴온되는 경우에 대응하고, 제2 턴온 전압이 디스에이블 레벨인 경우는 제2 턴온 전압(V2)에 의해 제어되는 박막 트랜지스터가 턴오프되는 경우에 대응한다.
도 4는 본 개시에 따른 시프트 레지스터의 특정 실시예를 예시하고, 도 4에 예시된 바와 같이, 본 실시예에서의 스위칭 트랜지스터들(M1 내지 M8)은 모두 박막 트랜지스터(TFT)이다. 도면에 예시된 바와 같이, 프리차징 회로(1)는 제1 박막 트랜지스터(M1), 제2 박막 트랜지스터(M2), 제1 노드(A), 제2 노드(B), 및 제1 커패시터(C1)를 포함한다. 일례에서, 제1 박막 트랜지스터(M1)의 게이트는 제1 클럭 신호 입력 단자(52)에 연결되어 제1 클럭 신호(CLK)를 수신하고, 그 소스는 시작 신호 입력 단자(51)에 연결되고, 그 드레인은 제2 노드(B)에 연결된다. 제1 박막 트랜지스터(M1)의 소스는 시작 신호 입력 단자(51)에 연결되어 시작 신호(STV)를 수신한다는 점에 유의하여야 한다. 실제로, 제1 박막 트랜지스터(M1)의 소스는 또한 시프트 레지스터의 대응하는 이전 스테이지의 출력 단자에 연결되어 시작 신호로서 시프트 레지스터의 이전 스테이지로부터 출력된 전압 신호를 수신할 수 있다. 제2 박막 트랜지스터(M2)의 게이트는 제2 노드(B)에 연결되고, 그 소스는 시작 신호 입력 단자(51)에 연결되고, 그 드레인은 제1 노드(A)에 연결된다. 제1 노드(A)는 프리차징 회로의 제1 턴온 전압(V1)을 출력하기 위한 것이다. 제2 노드(B)는 프리차징 회로의 제2 턴온 전압(V2)을 출력하기 위한 것이다. 제1 커패시터(C1)의 하나의 단자는 제2 노드(B)에 연결되고, 나머지 단자는 시프트 레지스터의 출력 단자(6)에 연결된다.
제1 풀링업 회로(2)는 제3 박막 트랜지스터(M3)를 포함하는데, 제3 박막 트랜지스터(M3)의 게이트는 제1 노드(A)에 연결되고, 그 소스는 고전압(VGH)에 연결되고, 그 드레인은 시프트 레지스터의 출력 단자(6)에 연결된다.
풀링다운 회로(3)는 제4 박막 트랜지스터(M4)를 포함하는데, 제4 박막 트랜지스터(M4)의 게이트는 제2 노드(B)에 연결되고, 그 소스는 제2 클럭 신호 입력 단자(53)에 연결되어 제2 클럭 신호(CLKB)를 수신하고, 그 드레인은 시프트 레지스터의 출력 단자(6)에 연결된다.
리버스 회로(401)는 제5 박막 트랜지스터(M5), 제6 박막 트랜지스터(M6), 제7 박막 트랜지스터(M7), 및 제3 노드(C)를 포함하는데, 제5 박막 트랜지스터(M5)의 게이트는 제2 노드(B)에 연결되고, 그 소스는 고전압(VGH)에 연결되고, 그 드레인은 제3 노드(C)에 연결되고; 제6 박막 트랜지스터(M6)의 게이트는 제7 박막 트랜지스터(M7)의 소스에 연결되고, 그 소스는 저전압(VGL)에 연결되고, 그 드레인은 제3 노드(C)에 연결되고; 제7 박막 트랜지스터(M7)의 게이트는 저전압(VGL)에 연결되고, 그 소스는 제6 박막 트랜지스터(M6)의 게이트에 연결되고, 그 드레인은 저전압(VGL)에 연결되고; 제3 노드(C)는 리버스 회로(401)의 출력 단자이다.
풀링업 서브회로(402)는 제8 박막 트랜지스터(M8)를 포함하는데, 제8 박막 트랜지스터(M8)의 게이트는 제3 노드(C)에 연결되고, 그 소스는 고전압(VGH)에 연결되고, 그 드레인은 시프트 레지스터의 출력 단자(6)에 연결된다.
도 5를 참조하면, 도 5는 본 실시예에 따른 시프트 레지스터를 위한 타이밍 파형이다. 전술한 시프트 레지스터는 별도 입력된 제1 및 제2 클럭 신호들(CLK 및 CLKB)을 이용하여 동작하는데, 즉 제1 및 제2 클럭 신호들(CLK 및 CLKB)은 별도 입력된 신호들이다. 그러므로, 제1 클럭 신호(CLK)가 고레벨인 경우, 제2 클럭 신호(CLKB)는 저레벨이고, 제1 클럭 신호(CLK)가 저레벨인 경우, 제2 클럭 신호(CLKB)는 고레벨이다.
제1 국면(T1) 동안, 시작 신호(STV)는 저레벨을 출력하고, 제1 클럭 신호(CLK)는 저레벨을 출력하고, 제2 클럭 신호(CLKB)는 고레벨을 출력한다. 이 때, 제1 박막 트랜지스터(M1)가 턴온되며, 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 저레벨이다. 그 동안 제1 커패시터(C1)는 충전되기 시작하고, 제2 박막 트랜지스터(M2)는 턴온되고, 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)은 저레벨이다. 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)이 저레벨인 경우, 제3 박막 트랜지스터(M3)는 턴온되며, 이로써 고전압(VGH)은 제3 박막 트랜지스터(M3)의 출력을 풀업하여 제3 박막 트랜지스터(M3)는 고레벨을 출력하며, 이 때 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 고레벨이다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 저레벨인 경우, 제4 박막 트랜지스터(M4)는 턴온되며, 제2 클럭 신호(CLKB)가 또한 고레벨을 출력하기 때문에 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 여전히 고레벨이다. 또한, 제5 박막 트랜지스터(M5)는 턴온되고, 제6 박막 트랜지스터(M6)는 턴오프되고, 제3 노드(C)는 고레벨을 출력하고, 제8 박막 트랜지스터(M8)는 턴오프된다.
제2 국면(T2) 동안, 시작 신호(STV)는 고레벨을 출력하고, 제1 클럭 신호(CLK)는 고레벨을 출력하고, 제2 클럭 신호(CLKB)는 저레벨을 출력한다. 이 때, 제1 박막 트랜지스터(M1)는 턴오프되고, 그 동안 제1 커패시터(C1)는 방전되기 시작하고, 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 제1 커패시터(C1)의 방전이 종료될 때까지 저레벨로 유지된다. 실제로, 제1 커패시터(C1)의 방전은 다음 충전 프로세스가 시작될 때까지 계속될 것이며, 이에 따라 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 제2 국면(T2) 동안 저레벨로 유지될 것이다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 저레벨인 경우, 제2 박막 트랜지스터(M2)는 턴온되며, 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)은 고레벨이다. 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)이 고레벨인 경우, 제3 박막 트랜지스터(M3)는 턴오프된다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 저레벨인 경우, 제5 박막 트랜지스터(M5)는 턴온되고, 제6 박막 트랜지스터(M6)는 턴오프되고, 제7 박막 트랜지스터(M7)는 턴오프되고, 제3 노드(C)는 고레벨을 출력하고, 제8 박막 트랜지스터(M8)는 턴오프된다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 저레벨인 경우, 제4 박막 트랜지스터(M4)는 턴온되며, 이로써 제2 클럭 신호(CLKB)는 제4 박막 트랜지스터(M4)의 출력을 풀다운하여 제4 박막 트랜지스터(M4)는 저레벨을 출력하며, 이에 따라 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 저레벨이다.
제3 국면(T3) 동안, 시작 신호(STV)는 고레벨을 출력하고, 제1 클럭 신호(CLK)는 저레벨을 출력하고, 제2 클럭 신호(CLKB)는 고레벨을 출력한다. 이 때, 제1 박막 트랜지스터(M1)가 턴온되며, 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 고레벨이다. 그 동안 제1 커패시터(C1)는 충전되기 시작하고, 제2 박막 트랜지스터(M2)는 턴오프되고, 이 때 제1 노드(A)는 플로팅 노드(floating node)가 된다. 여기에서, 플로팅 노드는 노드의 상태가 현재 시점에 입력된 전압에 의해 제어되는 것이 아니라 이전 시점에 노드에 남아 있는 전압에 의해 제어된다는 것을 의미한다. 그러므로, 제1 노드(A)는 플로팅 노드이고, 남아 있고 출력되는 제1 턴온 전압(V1)은 여전히 고레벨이다. 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)이 고레벨인 경우, 제3 박막 트랜지스터(M3)는 턴오프된다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 고레벨인 경우, 제4 박막 트랜지스터(M4)는 턴오프되고, 제5 박막 트랜지스터(M5)는 턴오프되고, 제6 박막 트랜지스터(M6)는 턴온되고, 제7 박막 트랜지스터(M7)는 턴온되고, 제3 노드(C)는 저레벨을 출력하고, 제8 박막 트랜지스터(M8)는 턴온되고, 이에 따라 고전압(VGH)은 제8 박막 트랜지스터(M8)의 출력을 풀업하여 제8 박막 트랜지스터(M8)는 고레벨을 출력하며, 이 때 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 고레벨이다.
제4 국면(T4) 동안, 시작 신호(STV)는 고레벨을 출력하고, 제1 클럭 신호(CLK)는 고레벨을 출력하고, 제2 클럭 신호(CLKB)는 저레벨을 출력한다. 이 때 제1 박막 트랜지스터(M1)는 턴오프되고, 그 동안 제1 커패시터(C1)는 방전되기 시작하고, 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 제1 커패시터(C1)의 방전이 종료될 때까지 저레벨로 유지된다. 실제로, 제1 커패시터(C1)의 방전은 다음 충전 프로세스가 시작될 때까지 계속될 것이며, 이에 따라 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)은 제4 국면(T4) 동안 고레벨로 유지될 것이다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 고레벨인 경우, 제2 박막 트랜지스터(M2)는 턴오프되며, 이 때 제1 노드(A)는 여전히 플로팅 노드이다. 그러므로, 제1 노드(A)는 플로팅 노드이며, 따라서 남아 있고 출력되는 제1 턴온 전압(V1)은 여전히 고레벨이다. 제1 노드(A)로부터 출력된 제1 턴온 전압(V1)이 고레벨인 경우, 제3 박막 트랜지스터(M3)는 턴오프된다. 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 고레벨인 경우, 제4 박막 트랜지스터(M4)는 턴오프되고, 제5 박막 트랜지스터(M5)는 턴오프되고, 제6 박막 트랜지스터(M6)는 턴온되고, 제7 박막 트랜지스터(M7)는 턴온되고, 제3 노드(C)는 저레벨을 출력하고, 제8 박막 트랜지스터(M8)는 턴온되고, 이에 따라 고전압(VGH)은 제8 박막 트랜지스터(M8)의 출력을 풀업하여 제8 박막 트랜지스터(M8)는 고레벨을 출력하며, 이 때 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 고레벨이다.
지금까지, 본 개시의 특정 실시예에서, 시프트 레지스터의 제2 노드(B)는 제3 국면(T3) 시작 시부터 줄곧 고레벨을 갖는 제2 턴온 전압(V2)을 출력함으로써 풀링업을 인에이블 하기 위해, 제5 박막 트랜지스터(M5)는 턴오프되고, 제6 박막 트랜지스터(M6)는 턴온되고, 제7 박막 트랜지스터(M7)는 턴온되고, 제8 박막 트랜지스터(M8)는 턴온되며, 이로써 시프트 레지스터의 출력 단자(6)는 고레벨을 갖는 VOUT을 출력한다. 이에 따라, 복수의 플로팅 노드가 서로 간섭하여 출력 신호에 영향을 주는 경우를 피하고, 시프트 레지스터의 동작 안정성을 개선한다.
또한, 제1 스테이지(T1) 내지 제4 스테이지(T4) 동안 제1 노드(A)로부터 출력된 제1 턴온 전압(V1) 및 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)에서의 변화는 도 5에 예시된 바와 같이 전술한 분석으로부터 획득될 수 있다.
또한, 후속 구간 동안, 즉 제4 국면(T4)의 다음 구간 동안, 제2 노드(B)로부터 출력된 제2 턴온 전압(V2)이 계속(제1 커패시터(C1)가 제2 노드(B)를 충전하고, 제2 노드(B)를 방전할 때를 포함) 고레벨이기 때문에, 제5 박막 트랜지스터(M5)는 턴오프되고, 제6 박막 트랜지스터(M6)는 턴온되고, 제7 박막 트랜지스터(M7)는 턴온되고, 제8 박막 트랜지스터(M8)는 턴온되며, 이로써 시프트 레지스터의 출력 단자(6)의 출력 레벨이 풀링업 되어, 시프트 레지스터의 출력 단자(6)가 고레벨을 갖는 VOUT을 출력하게 하고, 이에 따라 시프트 레지스터의 출력 단자(6)로부터 고레벨을 갖는 VOUT의 출력의 안정성이 보장된다는 점에 유의하여야 한다.
그러므로, 스테이지들(T1 내지 T4)이 신호 변경의 완전한 사이클에 대응하는 것을 신호들의 변경 프로세스의 전술한 분석으로부터 알 수 있다. 스테이지(T4) 이후에, 시프트 레지스터의 출력 단자(6)로부터 출력된 VOUT은 저레벨을 갖는 시작 신호(STV)가 입력되지 않는 한, 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB)가 어떻게 변하는 지와 상관없이 고레벨로 유지된다. 그리고, 저레벨의 시작 신호(STV)가 다시 입력되는 경우, 본 개시의 실시예에 따른 시프트 레지스터는 전술한 바와 같이 제1 국면(T1) 내지 제4 국면(T4) 동안 동작 타이밍 변경 사이클을 반복한다.
본 개시의 실시예에 의해 제공되는 시프트 레지스터는 복수의 플로팅 노드들이 서로 간섭하여 출력 단자에서의 특성들에 영향을 주는 경우를 피할 수 있고, 출력 신호의 드리프트 현상을 효과적으로 제거할 수 있으며, 시프트 레지스터의 출력 안정성을 증가시킬 수 있다.
또한, 본 개시의 일 실시예는 전술한 실시예의 시프트 레지스터를 포함하는 게이트 구동 회로를 또한 제공한다. 도 6에 예시된 바와 같이, 게이트 구동 회로는 시프트 레지스터들의 제1 스테이지 내지 제n 스테이지를 포함하는 시프트 레지스터들의 복수의 스테이지를 포함하고, 시프트 레지스터들의 각각의 스테이지들은 종속 연결(connect in cascade)되어, VOUT1 내지 VOUTn을 각각 출력함으로써 스캐닝 신호들을 생성한다. 시프트 레지스터의 각각의 스테이지는 제1 클럭 신호(CLK), 제2 클럭 신호(CLKB), 및 시작 신호를 수신하고, 스캐닝 신호를 출력한다. 시프트 레지스터들의 복수의 스테이지 중에, 시프트 레지스터의 제1 스테이지는 시작 신호(STV)를 수신하고, 시프트 레지스터들의 나머지 스테이지들은 시프트 레지스터의 대응하는 이전 스테이지로부터 출력된 스캐닝 신호를 시작 신호로서 각각 수신한다. 시프트 레지스터의 각각의 스테이지는 전술한 회로 구조를 갖는 시프트 레지스터를 채택한다.
시프트 레지스터의 제1 스테이지를 제외하고 시프트 레지스터의 임의의 스테이지에 있어서, 시프트 레지스터의 이 스테이지에서 프리차징 회로의 제1 및 제2 박막 트랜지스터(M1 및 M2)의 소스들이 시작 신호(STV)에 연결되지 않고 시프트 레지스터의 대응하는 이전 스테이지의 출력 단자로부터 출력되는 VOUT에 연결되고, 시프트 레지스터의 다른 부분들의 구조는 변경되지 않는다는 점에 유의하여야 한다. 그 동작 원리 및 회로 구조가 전술한 실시예에 따른 시프트 레지스터와 동일하므로, 그 설명은 생략한다.
게이트 구동 회로의 동작 프로세스에 대해 설명한다.
제1 시프트 레지스터의 제1 스테이지는 시작 신호(STV), 제1 클럭 신호(CLK), 및 제2 클럭 신호(CLKB)를 수신하고, 제1 스캐닝 신호(VOUT1)를 출력하고;
제2 시프트 레지스터의 제2 스테이지는 시작 신호로서의 제1 스캐닝 신호(VOUT1), 제2 클럭 신호(CLK), 및 제2 클럭 신호(CLKB)를 수신하고 제2 스캐닝 신호(VOUT2)를 출력하고; ... 제n 시프트 레지스터의 제n 스테이지는 제n 스캐닝 신호(VOUTn)를 출력한다.
도 7에 예시된 바와 같이, 게이트 구동 회로는 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB) 제어 하에서 동작하고, 위에서 아래로 점진적으로 제1 내지 제n 스캐닝 신호(VOUT1 내지 VOUTn)를 출력한다.
본 개시의 실시예에 의해 제공되는 게이트 구동 회로는 그 내부에 포함된 시프트 레지스터들에서 일어나는, 복수의 플로팅 노드들이 서로 간섭하여 출력 단자에서의 특성들에 영향을 주는 경우를 피할 수 있고, 출력 신호의 드리프트 현상을 효과적으로 제거할 수 있고, 시프트 레지스터의 출력 안정성을 증가시킬 수 있다.
또한, 본 개시의 일 실시예는 전술한 실시예에 따른 게이트 구동 회로를 포함하는 어레이 기판을 또한 제공한다. 어레이 기판에서의 게이트 구동 회로는 전술한 실시예에 따른 게이트 구동 회로와 동일하므로, 그 상세한 설명은 생략한다. 또한, 이 어레이 기판의 다른 부분들의 구조들은 종래 기술로부터 학습될 수 있으므로, 그 상세한 설명은 생략한다.
본 개시의 실시예에 의해 제공되는 게이트 기판은 그 내부에 포함된 시프트 레지스터들에서 일어나는, 복수의 플로팅 노드들이 서로 간섭하여 출력 단자에서의 특성들에 영향을 주는 경우를 피할 수 있고, 출력 신호의 드리프트 현상을 효과적으로 제거할 수 있으며, 시프트 레지스터의 출력 안정성을 증가시킬 수 있다.
또한, 본 개시의 일 실시예는 전술한 실시예에 따른 어레이 기판을 포함하는 디스플레이 장치를 또한 제공한다. 디스플레이 장치에서의 어레이 기판은 전술한 실시예에 따른 어레이 기판과 동일하므로, 그 상세한 설명은 생략한다. 또한, 이 디스플레이 장치의 다른 부분들의 구조는 종래 기술로부터 학습될 수 있으므로, 그 상세한 설명은 생략한다.
본 개시의 실시예에 의해 제공되는 디스플레이 장치는 그 내부에 포함된 시프트 레지스터들에서 일어나는, 복수의 플로팅 노드들이 서로 간섭하여 출력 단자에서의 특성들에 영향을 주는 경우를 피할 수 있고, 출력 신호의 드리프트 현상을 효과적으로 제거할 수 있으며, 시프트 레지스터의 출력 안정성을 증가시킬 수 있다.
전술한 구현예들은 단지 본 개시의 원리를 설명하는데 활용되는 예시적인 구현예일 뿐이며, 본 개시는 이에 국한되지 않는다는 점을 알아야 한다. 당업자들이라면, 본 개시의 사상 및 본질로부터 벗어나지 않고서 여러 변형 또는 개선을 이룰 수 있으며, 이러한 변형 및 개선은 본 개시의 보호 범주 내에 있다.

Claims (10)

  1. 시프트 레지스터로서,
    상기 시프트 레지스터의 입력 단자들 - 상기 입력 단자들은 시작 신호 입력 단자, 제1 클럭 신호 입력 단자, 및 제2 클럭 신호 입력 단자를 포함함 - ;
    시작 신호 및 제1 클럭 신호에 응답하여 제1 턴온 전압 및 제2 턴온 전압을 출력하는 프리차징 회로;
    상기 제1 턴온 전압의 제어 하에서 상기 시작 신호의 인에이블 레벨 및 상기 제1 클럭 신호의 인에이블 레벨에 응답하여 고레벨을 출력하는 제1 풀링업 회로;
    상기 제2 턴온 전압의 제어 하에서 상기 시작 신호의 디스에이블 레벨, 상기 제1 클럭 신호의 디스에이블 레벨, 및 제2 클럭 신호의 인에이블 레벨에 응답하여 저레벨을 출력하는 풀링다운 회로;
    상기 제2 턴온 전압이 디스에이블 레벨인 경우 고레벨을 출력하는 제2 풀링업 회로; 및
    상기 시프트 레지스터의 출력 단자 - 상기 출력 단자는 상기 제1 풀링업 회로의 출력 단자, 상기 풀링다운 회로의 출력 단자, 및 상기 제2 풀링업 회로의 출력 단자에 연결되어, 전압 신호를 출력함 -
    를 포함하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 제2 풀링업 회로는 리버스 회로 및 풀링업 서브회로를 포함하고,
    상기 리버스 회로는 상기 제2 턴온 전압이 인에이블 레벨인 경우 고레벨을 출력하고 상기 제2 턴온 전압이 디스에이블 레벨인 경우 저레벨을 출력하며;
    상기 풀링업 서브회로는 상기 리버스 회로로부터 출력되는 저레벨에 응답하여 고레벨을 출력하는, 시프트 레지스터.
  3. 제1항에 있어서, 상기 프리차징 회로는 제1 박막 트랜지스터, 제2 박막 트랜지스터, 제1 노드, 제2 노드, 및 제1 커패시터를 포함하고,
    상기 제1 박막 트랜지스터의 게이트는 상기 제1 클럭 신호 입력 단자에 연결되고, 상기 제1 박막 트랜지스터의 소스는 상기 시작 신호 입력 단자에 연결되며, 상기 제1 박막 트랜지스터의 드레인은 상기 제2 노드에 연결되고;
    상기 제2 박막 트랜지스터의 게이트는 상기 제2 노드에 연결되고, 상기 제2 박막 트랜지스터의 소스는 상기 시작 신호 입력 단자에 연결되며, 상기 제2 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고;
    상기 제1 노드는 상기 프리차징 회로의 상기 제1 턴온 전압을 출력하고;
    상기 제2 노드는 상기 프리차징 회로의 상기 제2 턴온 전압을 출력하며;
    상기 제1 커패시터의 하나의 단자는 상기 제2 노드에 연결되고, 상기 제1 커패시터의 나머지 단자는 상기 시프트 레지스터의 출력 단자에 연결되는, 시프트 레지스터.
  4. 제1항에 있어서, 상기 제1 풀링업 회로는 제3 박막 트랜지스터를 포함하고, 상기 제3 박막 트랜지스터의 게이트는 상기 프리차징 회로의 상기 제1 턴온 전압을 출력하는 제1 노드에 연결되고, 상기 제3 박막 트랜지스터의 소스는 고전압에 연결되며, 상기 제3 박막 트랜지스터의 드레인은 상기 시프트 레지스터의 출력 단자에 연결되는, 시프트 레지스터.
  5. 제1항에 있어서, 상기 풀링다운 회로는 제4 박막 트랜지스터를 포함하고, 상기 제4 박막 트랜지스터의 게이트는 상기 프리차징 회로의 상기 제2 턴온 전압을 출력하는 제2 노드에 연결되고, 상기 제4 박막 트랜지스터의 소스는 상기 제2 클럭 신호 입력 단자에 연결되며, 상기 제4 박막 트랜지스터의 드레인은 상기 시프트 레지스터의 출력 단자에 연결되는, 시프트 레지스터.
  6. 제2항에 있어서, 상기 리버스 회로는 제5 내지 제7 박막 트랜지스터 및 제3 노드를 포함하고,
    상기 제5 박막 트랜지스터의 게이트는 상기 프리차징 회로의 상기 제2 턴온 전압을 출력하는 제2 노드에 연결되고, 상기 제5 박막 트랜지스터의 소스는 고전압에 연결되며, 상기 제5 박막 트랜지스터의 드레인은 상기 제3 노드에 연결되고;
    제6 박막 트랜지스터의 게이트는 상기 제7 박막 트랜지스터의 소스에 연결되고, 상기 제6 박막 트랜지스터의 소스는 저전압에 연결되며, 상기 제6 박막 트랜지스터의 드레인은 상기 제3 노드에 연결되고;
    상기 제7 박막 트랜지스터의 게이트는 저전압에 연결되고, 상기 제7 박막 트랜지스터의 소스는 상기 제6 박막 트랜지스터의 게이트에 연결되고, 상기 제7 박막 트랜지스터의 드레인은 저전압에 연결되며;
    상기 제3 노드는 상기 리버스 회로의 출력 단자인, 시프트 레지스터.
  7. 제6항에 있어서, 상기 풀링업 서브회로는 제8 박막 트랜지스터를 포함하고, 상기 제8 박막 트랜지스터의 게이트는 상기 제3 노드에 연결되고, 상기 제8 박막 트랜지스터의 소스는 고전압에 연결되며, 상기 제8 박막 트랜지스터의 드레인은 상기 시프트 레지스터의 출력 단자에 연결되는, 시프트 레지스터.
  8. 제1항 내지 제7항 중 어느 한 항의 시프트 레지스터를 포함하는, 게이트 구동 회로.
  9. 제8항의 게이트 구동 회로를 포함하는, 어레이 기판.
  10. 제9항의 어레이 기판을 포함하는, 디스플레이 장치.
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