CN113257205A - 一种栅极驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路及显示面板。本申请提供的栅极驱动电路通过下拉控制模块对第二节点的电位进行间歇性上拉和下拉，使得第二节点的电位间歇性为高电位。有效减小了第二节点的高电位时间，使得与第二节点电性连接的薄膜晶体管在受到正向偏压后，能够有足够的恢复时间，从而使得电路更加稳定，提升电路的信赖能力。另外，本申请提供的栅极驱动电路减少了栅极驱动单元中薄膜晶体管的数量，可以减小显示面板的边框宽度，更易于实现窄边框显示面板。

Description

一种栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA(Gate Driver On Array,GOA)电路是液晶显示装置中的一个重要组成部分。也就是利用现有薄膜晶体管液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。
根据面板内采用的薄膜晶体管(Thin Film Transistor,TFT)类型，可以分为N型金属氧化物半导体(Negative channel-Metal-Oxide-Semiconductor,NMOS)型，P型金属氧化物半导体(Positive channel-Metal-Oxide-Semiconductor,PMOS)型，以及皆有NMOS和PMOS TFT的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)。类似的，栅极驱动电路分为NMOS电路、PMOS电路以及CMOS电路。相比于CMOS电路，由于NMOS电路可节省工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。NMOS TFT载流子为电子，迁移率较高，器件相对于PMOS(载流子为空穴)更容易损伤。
在对现有技术的研究和实践过程中，本申请的发明人发现，为保证显示正常，电路下拉保持时，TFT栅极准位长时间处于高电位状态，使得TFT的偏压过大从而破坏器件。表现在面板上就是产品的高温信赖性不足，容易出现栅极驱动电路失效，出现分屏、画面异常等现象。
发明内容
本申请提供一种栅极驱动电路及显示面板，可以避免晶体管长时间处于偏压状态，从而增强电路稳定性，避免栅极驱动电路失效。
本申请提供一种栅极驱动电路，包括多级级联设置的栅极驱动单元，其中，每一级所述栅极驱动单元均包括：
上拉控制模块，所述上拉控制模块电性连接于第一节点，所述上拉控制模块用于控制所述第一节点的电位；
上拉模块，所述上拉模块电性连接于所述第一节点以及所述本级扫描信号输出端，所述上拉模块用于在所述第一节点的电位的控制下，拉高所述本级扫描信号输出端的电位；
下拉模块，所述下拉模块电性连接于所述本级扫描信号输出端，所述下拉模块用于拉低所述本级扫描信号输出端的电位；以及
下拉控制模块，所述下拉控制模块电性连接于第二节点、所述第一节点、第一时钟信号端以及所述本级扫描信号输出端，所述下拉控制模块用于在所述第一时钟信号端输入的信号的控制下，间歇性拉低所述第二节点的电位，维持所述第一节点的电位以及所述本级扫描信号输出端的电位。
可选的，在本申请的一些实施例中，所述上拉控制模块包括第一晶体管以及自举电容，所述第一晶体管的栅极电性连接于第二时钟信号端，所述第一晶体管的源极或漏极中的一个电性连接于上一级扫描信号输出端，所述第一晶体管的源极或漏极中的另一个电性连接于所述第一节点；所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述上拉模块包括第二晶体管，所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极或漏极中的一个电性连接于第三时钟信号端，所述第二晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述下拉模块包括第三晶体管，所述第三晶体管的栅极电性连接于第二时钟信号端，所述第三晶体管的源极或漏极中的一个接入恒压低电平信号，所述第三晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；
所述第四晶体管的栅极电性连接于所述第一时钟信号端，所述第四晶体管的源极或漏极中的一个接入恒压低电平信号，所述第四晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第五晶体管的栅极电性连接于所述第二节点，所述第五晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第五晶体管的源极或漏极中的另一个电性连接于所述第一节点；
所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第六晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第七晶体管的栅极和源极或漏极中的一个均电性连接于第四时钟信号端，所述第七晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第八晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，还包括复位模块，所述复位模块接入复位信号以及恒压低电平信号，并电性连接于所述第一节点以及所述第二节点，用于复位所述第一节点以及所述第二节点的电位。
可选的，在本申请的一些实施例中，所述复位模块包括第九晶体管和第十晶体管；
所述第九晶体管的栅极接入所述复位信号，所述第九晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第九晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第十晶体管的栅极接入所述复位信号，所述第十晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十晶体管的源极或漏极中的另一个电性连接于所述第一节点。
可选的，在本申请的一些实施例中，还包括全开关控制模块，所述全开关控制模块接入全开关控制信号、恒压低电平信号，并电性连接于所述本级扫描信号输出端；所述全开关控制模块用于基于所述全开关控制信号以及所述恒压低电平信号同时控制每一所述栅极驱动单元的扫描信号输出端的电位。
可选的，在本申请的一些实施例中，所述全开关控制模块包括第十一晶体管，所述第十一晶体管的栅极接入所述全开关控制信号，所述第十一晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十一晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述栅极驱动电路接入第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号；
所述栅极驱动电路包括多个级联设置的奇数级栅极驱动单元以及多个级联设置的偶数级栅极驱动单元；其中，
所述多个级联设置的奇数级栅极驱动单元接入所述第一时钟信号、所述第三时钟信号、所述第五时钟信号以及所述第七时钟信号；
所述多个级联设置的偶数级栅极驱动单元接入所述第二时钟信号、所述第四时钟信号、所述第六时钟信号以及所述第八时钟信号。
可选的，在本申请的一些实施例中，每一级所述栅极驱动单元还电性连接于第二时钟信号端、第三时钟信号端以及第四时钟信号端；
在所述多级级联设置的奇数级栅极驱动单元中，第1+8k级栅极驱动单元的第一时钟信号端接入所述第三时钟信号，所述第1+8k级栅极驱动单元的第二时钟信号端接入所述第五时钟信号，所述第1+8k级栅极驱动单元的第三时钟信号端接入所述第一时钟信号，所述第1+8k级栅极驱动单元的第四时钟信号端接入所述第七时钟信号；
第3+8k级栅极驱动单元的第一时钟信号端接入所述第五时钟信号，所述第3+8k级栅极驱动单元的第二时钟信号端接入所述第七时钟信号，所述第3+8k级栅极驱动单元的第三时钟信号端接入所述第三时钟信号，所述第3+8k级栅极驱动单元的第四时钟信号端接入所述第一时钟信号；
第5+8k级栅极驱动单元的第一时钟信号端接入所述第七时钟信号，所述第5+8k级栅极驱动单元的第二时钟信号端接入所述第一时钟信号，所述第5+8k级栅极驱动单元的第三时钟信号端接入所述第五时钟信号，所述第5+8k级栅极驱动单元的第四时钟信号端接入所述第三时钟信号；
第7+8k级栅极驱动单元的第一时钟信号端接入所述第一时钟信号，所述第7+8k级栅极驱动单元的第二时钟信号端接入所述第三时钟信号，所述第7+8k级栅极驱动单元的第三时钟信号端接入所述第七时钟信号，所述第7+8k级栅极驱动单元的第四时钟信号端接入所述第五时钟信号；
在所述多级级联设置的偶数级栅极驱动单元中，第2+8k级栅极驱动单元的第一时钟信号端接入所述第四时钟信号，所述第2+8k级栅极驱动单元的第二时钟信号端接入所述第六时钟信号，所述第2+8k级栅极驱动单元的第三时钟信号端接入所述第二时钟信号，所述第2+8k级栅极驱动单元的第四时钟信号端接入所述第八时钟信号；
第4+8k级栅极驱动单元的第一时钟信号端接入所述第六时钟信号，所述第4+8k级栅极驱动单元的第二时钟信号端接入所述第八时钟信号，所述第4+8k级栅极驱动单元的第三时钟信号端接入所述第四时钟信号，所述第4+8k级栅极驱动单元的第四时钟信号端接入所述第二时钟信号；
第6+8k级栅极驱动单元的第一时钟信号端接入所述第八时钟信号，所述第6+8k级栅极驱动单元的第二时钟信号端接入所述第二时钟信号，所述第6+8k级栅极驱动单元的第三时钟信号端接入所述第六时钟信号，所述第6+8k级栅极驱动单元的第四时钟信号端接入所述第四时钟信号；
第8+8k级栅极驱动单元的第一时钟信号端接入所述第二时钟信号，所述第8+8k级栅极驱动单元的第二时钟信号端接入所述第四时钟信号，所述第8+8k级栅极驱动单元的第三时钟信号端接入所述第八时钟信号，所述第8+8k级栅极驱动单元的第四时钟信号端接入所述第六时钟信号；其中，k为大于或等于零的整数。
可选的，在本申请的一些实施例中，所述栅极驱动电路接入第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号。
可选的，在本申请的一些实施例中，每一级所述栅极驱动单元还电性连接于第二时钟信号端、第三时钟信号端以及第四时钟信号端；
第1+4k级栅极驱动单元的第一时钟信号端接入所述第一二时钟信号，所述第1+4k级栅极驱动单元的第二时钟信号端接入所述第四三时钟信号，所述第1+4k级栅极驱动单元的第三时钟信号端接入所述第二一时钟信号，所述第1+4k级栅极驱动单元的第四时钟信号端接入所述第三四时钟信号；
第2+4k级栅极驱动单元的第一时钟信号端接入所述第二三时钟信号，所述第2+4k级栅极驱动单元的第二时钟信号端接入所述第一四时钟信号，所述第2+4k级栅极驱动单元的第三时钟信号端接入所述第三二时钟信号，所述第2+4k级栅极驱动单元的第四时钟信号端接入所述第四一时钟信号；
第3+4k级栅极驱动单元的第一时钟信号端接入所述第三四时钟信号，所述第3+4k级栅极驱动单元的第二时钟信号端接入所述第二一时钟信号，所述第3+4k级栅极驱动单元的第三时钟信号端接入所述第四三时钟信号，所述第3+4k级栅极驱动单元的第四时钟信号端接入所述第一二时钟信号；
第4+4k级栅极驱动单元的第一时钟信号端接入所述第四一时钟信号，所述第4+4k级栅极驱动单元的第二时钟信号端接入所述第三二时钟信号，所述第4+4k级栅极驱动单元的第三时钟信号端接入所述第一四时钟信号，所述第4+4k级栅极驱动单元的第四时钟信号端接入所述第二三时钟信号；其中，k为大于或等于零的整数。
可选的，在本申请的一些实施例中，所述栅极驱动电路的驱动时序包括：
充电阶段，对所述第一节点进行充电；
输出阶段，所述本级扫描信号输出端输出本级扫描信号；
下拉阶段，将所述第一节点的电位以及所述本级扫描信号输出端的电位下拉；
维持阶段，维持所述第一节点的电位以及所述本级扫描信号输出端的电位，并间歇性拉低所述第二节点的电位。
可选的，在本申请的一些实施例中，所述维持阶段包括第一维持阶段和第二维持阶段，所述栅极驱动电路还连接于第四时钟信号端；
在所述第一维持阶段，所述第四时钟信号端接入高电平信号，用于将所述第二节点的电位上拉；
在所述第二维持阶段，所述第一时钟信号端接入高电平信号，用于将所述第二节点的电位下拉，以间歇性拉低所述第二节点的电位。
可选的，在本申请的一些实施例中，包括多级级联设置的栅极驱动单元，其中，每一级所述栅极驱动单元均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；
所述第一晶体管的栅极电性连接于第二时钟信号端，所述第一晶体管的源极或漏极中的一个电性连接于上一级扫描信号输出端，所述第一晶体管的源极或漏极中的另一个电性连接于第一节点；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极或漏极中的一个电性连接于第三时钟信号端，所述第二晶体管的源极或漏极中的另一个电性连接于本级扫描信号输出端；
所述第三晶体管的栅极电性连接于所述第二时钟信号端，所述第三晶体管的源极或漏极中的一个接入恒压低电平信号，所述第三晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端；
所述第四晶体管的栅极电性连接于所述第一时钟信号端，所述第四晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第四晶体管的源极或漏极中的另一个电性连接于第二节点；
所述第五晶体管的栅极电性连接于所述第二节点，所述第五晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第五晶体管的源极或漏极中的另一个电性连接于所述第一节点；
所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第六晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第七晶体管的栅极和源极或漏极中的一个均电性连接于第四时钟信号端，所述第七晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第八晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述栅极驱动电路还包括第九晶体管和第十晶体管；
所述第九晶体管的栅极接入复位信号，所述第九晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第九晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第十晶体管的栅极接入所述复位信号，所述第十晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十晶体管的源极或漏极中的另一个电性连接于所述第一节点。
可选的，在本申请的一些实施例中，所述栅极驱动电路还包括第十一晶体管，所述第十一晶体管的栅极接入全开关控制信号，所述第十一晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十一晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
可选的，在本申请的一些实施例中，所述栅极驱动电路的驱动时序包括：
充电阶段，对所述第一节点进行充电；
输出阶段，所述本级扫描信号输出端输出本级扫描信号；
下拉阶段，将所述第一节点的电位以及所述本级扫描信号输出端的电位下拉；
维持阶段，维持所述第一节点的电位以及所述本级扫描信号输出端的电位，并间歇性拉低所述第二节点的电位。
可选的，在本申请的一些实施例中，所述维持阶段包括第一维持阶段和第二维持阶段；
在所述第一维持阶段，所述第四时钟信号端接入高电平信号，用于将所述第二节点的电位上拉；
在所述第二维持阶段，所述第一时钟信号端接入高电平信号，用于将所述第二节点的电位下拉，以间歇性拉低所述第二节点的电位。
相应的，本申请还提供一种显示面板，包括以上所述的栅极驱动电路。
本申请提供的栅极驱动电路通过下拉控制模块对第二节点的电位进行间歇性上拉和下拉，使得第二节点的电位间歇性为高电位，有效减小了第二节点处于高电位的时间，使得与第二节点电性连接的薄膜晶体管在受到正向偏压后，能够有足够的恢复时间。该方案有效改善了下拉控制模块中薄膜晶体管的偏压情况，使得电路更加稳定，提升了电路的信赖能力。另外，本申请提供的显示面板减少了栅极驱动单元中薄膜晶体管的数量，可以减小显示面板的边框宽度，更易于实现窄边框显示面板。
附图说明
为了更清楚地说明本申请中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的栅极驱动电路中一栅极驱动单元的第一种电路示意图；
图2是本申请提供的栅极驱动电路中一栅极驱动单元的第二种电路示意图；
图3是本申请提供的栅极驱动电路的第一种结构示意图；
图4是本申请提供的栅极驱动电路的第二种结构示意图；
图5是本申请提供的栅极驱动电路对应的第3级栅极驱动单元的一种电路示意图；
图6是本申请提供的栅极驱动电路对应的第3级栅极驱动单元的时序示意图；
图7为本申请提供的显示面板的一种结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极或漏极中的一个、源极或漏极中的另一个是对称的，所以其源极或漏极中的一个、源极或漏极中的另一个是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极或漏极中的一个，另一极称为源极或漏极中的另一个。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极或漏极中的一个、输出端为源极或漏极中的另一个。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
本申请提供一种栅极驱动电路及显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
本申请提供一种栅极驱动电路，包括多级级联设置的栅极驱动单元。其中，第n级栅极驱动单元用于输出第n级扫描驱动信号以对显示区域中对应的第n条扫描线进行充电，从而实现显示面板的正常显示。
请参阅图1，图1是本申请提供的栅极驱动电路中一栅极驱动单元的第一种电路示意图。其中，每一级栅极驱动单元100均包括上拉控制模块101、上拉模块102、下拉模块103以及下拉控制模块104。上拉控制模块101电性连接于第一节点Q。上拉控制模块101用于控制第一节点Q的电位。上拉模块102电性连接于第一节点Q以及本级扫描信号输出端Gn。上拉模块102用于在第一节点Q的电位的控制下，拉高本级扫描信号输出端Gn的电位。下拉模块103电性连接于本级扫描信号输出端Gn。下拉模块103用于拉低本级扫描信号输出端Gn的电位。下拉控制模块104电性连接于第二节点P、第一节点Q、第一时钟信号端CKa以及本级扫描信号输出端Gn。下拉控制模块104用于在第一时钟信号端CKa输入的信号的控制下，间歇性拉低第二节点P的电位，维持第一节点Q的电位以及本级扫描信号输出端Gn的电位。
本申请提供的栅极驱动单元100中的下拉控制模块104可在第一时钟信号端CKa输入的信号控制下，间歇性拉低第二节点P的电位。从而降低第二节点P的高电位持续时间，减弱下拉控制模块104中薄膜晶体管受到的偏压。进而提高栅极驱动电路的稳定性。
具体的，上拉控制模块101包括第一晶体管T1以及自举电容C。其中，第一晶体管T1的栅极电性连接于第二时钟信号端CKb。第一晶体管T1的源极或漏极中的一个电性连接于上一级扫描信号输出端Gn-2。第一晶体管T1的源极或漏极中的另一个电性连接于第一节点Q。自举电容C的一端电性连接于第一节点Q。自举电容C的另一端电性连接于本级扫描信号输出端Gn。需要说明的是，当栅极驱动单元100为第1级栅极驱动单元时，上一级扫描信号输出端Gn-2接入一起始信号，以触发栅极驱动单元该GOA单元100输出扫描驱动信号。
具体的，上拉模块102包括第二晶体管T2。其中，第二晶体管T2的栅极电性连接于第一节点Q。第二晶体管T2的源极或漏极中的一个电性连接于第三时钟信号端CKc。第二晶体管T2的源极或漏极中的另一个电性连接于本级扫描信号输出端Gn。
具体的，下拉模块103包括第三晶体管T3。其中，第三晶体管T3的栅极电性连接于第二时钟信号端CKb。第三晶体管T3的源极或漏极中的一个接入恒压低电平信号VGL。第三晶体管T3的源极或漏极中的另一个电性连接于本级扫描信号输出端Gn。
具体的，下拉控制模块104包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8。
其中，第四晶体管T4的栅极电性连接于第一时钟信号端CKa。第四晶体管T4的源极或漏极中的一个接入恒压低电平信号VGL。第四晶体管T4的源极或漏极中的另一个电性连接于第二节点P。第五晶体管T5的栅极电性连接于第二节点P。第五晶体管T5的源极或漏极中的一个接入恒压低电平信号VGL。第五晶体管T5的源极或漏极中的另一个电性连接于第一节点Q。第六晶体管T6的栅极电性连接于第一节点Q。第六晶体管T6的源极或漏极中的一个接入恒压低电平信号VGL。第六晶体管T6的源极或漏极中的另一个电性连接于第二节点P。第七晶体管T7的栅极和源极或漏极中的一个均电性连接于第四时钟信号端CKd。第七晶体管T7的源极或漏极中的另一个电性连接于第二节点P。第八晶体管T8的栅极电性连接于第二节点P。第八晶体管T8的源极或漏极中的一个接入恒压低电平信号VGL。第八晶体管T8的源极或漏极中的另一个电性连接于本级扫描信号输出端Gn。
需要说明的是，本申请提供的栅极驱动单元100，通过在下拉控制模块104中增加第一时钟信号端CKa以控制第二节点P的电位，减少第二节点P的高电位持续时间，进而减弱第五晶体管T5和第八晶体管T8在工作时受到的偏压，进而提高电路的稳定性。
请参阅图2，图2是本申请提供的栅极驱动电路中一栅极驱动单元的第二种电路示意图。图2所示的栅极驱动单元100中还包括复位模块105，复位模块105接入复位信号RE以及恒压低电平信号VGL，并电性连接于第一节点Q以及第二节点P，用于复位第一节点Q以及第二节点P的电位。
具体的，复位模块105包括第九晶体管T9和第十晶体管T10。
其中，第九晶体管T9的栅极接入复位信号RE。第九晶体管T9的源极或漏极中的一个接入恒压低电平信号VGL。第九晶体管T9的源极或漏极中的另一个电性连接于第二节点P。第十晶体管T10的栅极接入复位信号RE。第十晶体管T10的源极或漏极中的一个接入恒压低电平信号VGL。第十晶体管T10的源极或漏极中的另一个电性连接于第一节点Q。
请继续参阅图2，图2所示的栅极驱动单元100中还包括全开关控制模块106。全开关控制模块106接入全开关控制信号GAS、恒压低电平信号VGL，并电性连接于本级扫描信号输出端Gn。全开关控制模块106用于基于全开关控制信号GAS以及恒压低电平信号VGL同时控制每一栅极驱动单元100的扫描信号输出端的电位。
具体的，全开关控制模块106包括第十一晶体管T11。第十一晶体管T11的栅极接入全开关控制信号GAS。第十一晶体管T11的源极或漏极中的一个接入恒压低电平信号VGL。第十一晶体管T11的源极或漏极中的另一个电性连接于本级扫描信号输出端Gn。
本申请提供的栅极驱动电路可以采用双边驱动，也可以采用单边驱动，本申请对此不作限制。
请参阅图3，图3是本申请提供的栅极驱动电路的第一种结构示意图。栅极驱动电路接入第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7以及第八时钟信号CK8。
具体的，栅极驱动电路包括多个级联设置的奇数级栅极驱动单元以及多个级联设置的偶数级栅极驱动单元。其中，多个级联设置的奇数级栅极驱动单元接入第一时钟信号CK1、第三时钟信号CK3、第五时钟信号CK5以及第七时钟信号CK7。多个级联设置的偶数级栅极驱动单元接入第二时钟信号CK2、第四时钟信号CK4、第六时钟信号CK6以及第八时钟信号CK8。
其中，每一级栅极驱动单元100电性连接于第一时钟信号端CKa、第二时钟信号端CKb、第三时钟信号端CKc以及第四时钟信号端CKd。
在多级级联设置的奇数级栅极驱动单元中，第1+8k级栅极驱动单元的第一时钟信号端CKa接入第三时钟信号CK3。第1+8k级栅极驱动单元的第二时钟信号端CKb接入第五时钟信号CK5。第1+8k级栅极驱动单元的第三时钟信号端CKc接入第一时钟信号CK1。第1+8k级栅极驱动单元的第四时钟信号端CKd接入第七时钟信号CK7。
在一些实施例中，第3+8k级栅极驱动单元的第一时钟信号端CKa接入第五时钟信号CK5。第3+8k级栅极驱动单元的第二时钟信号端CKb接入第七时钟信号CK7。第3+8k级栅极驱动单元的第三时钟信号端CKc接入第三时钟信号CK3。第3+8k级栅极驱动单元的第四时钟信号端CKd接入第一时钟信号CK1。
在一些实施例中，第5+8k级栅极驱动单元的第一时钟信号端CKa接入第七时钟信号CK7。第5+8k级栅极驱动单元的第二时钟信号端CKb接入第一时钟信号CK1。第5+8k级栅极驱动单元的第三时钟信号端CKc接入第五时钟信号CK5。第5+8k级栅极驱动单元的第四时钟信号端CKd接入第三时钟信号CK3。
在一些实施例中，第7+8k级栅极驱动单元的第一时钟信号端CKa接入第一时钟信号CK1。第7+8k级栅极驱动单元的第二时钟信号端CKb接入第三时钟信号CK3。第7+8k级栅极驱动单元的第三时钟信号端CKc接入第七时钟信号CK7。第7+8k级栅极驱动单元的第四时钟信号端CKd接入第五时钟信号CK5。
在多级级联设置的偶数级栅极驱动单元中，第2+8k级栅极驱动单元的第一时钟信号端CKa接入第四时钟信号CK4。第2+8k级栅极驱动单元的第二时钟信号端CKb接入第六时钟信号CK6。第2+8k级栅极驱动单元的第三时钟信号端CKc接入第二时钟信号CK2。第2+8k级栅极驱动单元的第四时钟信号端CKd接入第八时钟信号CK8。
在一些实施例中，第4+8k级栅极驱动单元的第一时钟信号端CKa接入第六时钟信号CK6。第4+8k级栅极驱动单元的第二时钟信号端CKb接入第八时钟信号CK8。第4+8k级栅极驱动单元的第三时钟信号端CKc接入第四时钟信号CK4。第4+8k级栅极驱动单元的第四时钟信号端CKd接入第二时钟信号CK2。
在一些实施例中，第6+8k级栅极驱动单元的第一时钟信号端CKa接入第八时钟信号CK8。第6+8k级栅极驱动单元的第二时钟信号端CKb接入第二时钟信号CK2。第6+8k级栅极驱动单元的第三时钟信号端CKc接入第六时钟信号CK6。第6+8k级栅极驱动单元的第四时钟信号端CKd接入第四时钟信号CK4。
在一些实施例中，第8+8k级栅极驱动单元的第一时钟信号端CKa接入第二时钟信号CK2。第8+8k级栅极驱动单元的第二时钟信号端CKb接入第四时钟信号CK4。第8+8k级栅极驱动单元的第三时钟信号端CKc接入第八时钟信号CK8。第8+8k级栅极驱动单元的第四时钟信号端CKd接入第六时钟信号CK6。其中，k为大于或等于零的整数。
请参阅图4，图4是本申请提供的栅极驱动电路的第二种结构示意图。多个级联设置的栅极驱动电路接入第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4。
其中，每一级栅极驱动单元100电性连接于第一时钟信号端CKa、第二时钟信号端CKb、第三时钟信号端CKc以及第四时钟信号端CKd。
在一些实施例中，第1+4k级栅极驱动单元的第一时钟信号端CKa接入第二时钟信号CK2。第1+4k级栅极驱动单元的第二时钟信号端CKb接入第三时钟信号CK3。第1+4k级栅极驱动单元的第三时钟信号端CKc接入第一时钟信号CK1。第1+4k级栅极驱动单元的第四时钟信号端CKd接入第四时钟信号CK4。
在一些实施例中，第2+4k级栅极驱动单元的第一时钟信号端CKa接入第三时钟信号CK3。第2+4k级栅极驱动单元的第二时钟信号端CKb接入第四时钟信号CK4。第2+4k级栅极驱动单元的第三时钟信号端CKc接入第二时钟信号CK2。第2+4k级栅极驱动单元的第四时钟信号端CKd接入第一时钟信号CK1。
在一些实施例中，第3+4k级栅极驱动单元的第一时钟信号端CKa接入第四时钟信号CK4。第3+4k级栅极驱动单元的第二时钟信号端CKb接入第一时钟信号CK1。第3+4k级栅极驱动单元的第三时钟信号端CKc接入第三时钟信号CK3。第3+4k级栅极驱动单元的第四时钟信号端CKd接入第二时钟信号CK2。
在一些实施例中，第4+4k级栅极驱动单元的第一时钟信号端CKa接入第一时钟信号CK1。第4+4k级栅极驱动单元的第二时钟信号端CKb接入第二时钟信号CK2。第4+4k级栅极驱动单元的第三时钟信号端CKc接入第四时钟信号CK4。第4+4k级栅极驱动单元的第四时钟信号端CKd接入第三时钟信号CK3。其中，k为大于或等于零的整数。
需要说明的是，本申请提供的栅极驱动电路的驱动时序包括充电阶段、输出阶段、下拉阶段以及维持阶段。在充电阶段，对第一节点进行充电。在输出阶段，本级扫描信号输出端输出本级扫描信号。在下拉阶段，将第一节点的电位以及本级扫描信号输出端的电位下拉。在维持阶段，维持第一节点的电位以及本级扫描信号输出端的电位，并间歇性拉低第二节点的电位。
其中，维持阶段包括第一维持阶段和第二维持阶段。在第一维持阶段，第四时钟信号端接入高电平信号，用于将第二节点的电位上拉。在第二维持阶段，第一时钟信号端接入高电平信号，用于将第二节点的电位下拉，以间歇性拉低第二节点的电位。
下面以第3级栅极驱动单元为例说明图3所示的栅极驱动电路对应的第3级栅极驱动单元的工作原理。请参阅图5和图6，图5是本申请提供的栅极驱动电路对应的第3级栅极驱动单元的一种电路示意图。图6是本申请提供的栅极驱动电路对应的第3级栅极驱动单元的时序示意图。其中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7以及第八时钟信号CK8为周期相同、且具有相位差的时钟信号。
在第3级栅极驱动单元100中，第一时钟信号端CKa接入第五时钟信号CK5。第二时钟信号端CKb接入第七时钟信号CK7。第三时钟信号端CKc接入第三时钟信号CK3。第四时钟信号端CKd接入第一时钟信号CK1。
在充电阶段t1，上一级扫描信号输出端接入第1级扫描信号G1，第1级扫描信号G1和第七时钟信号CK7均为高电位。此时第一晶体管T1打开，第1级扫描信号G1经第一晶体管T1输出至第一节点Q，并向自举电容C充电，使得第一节点Q的电位为高电位。此时，由于第一节点Q的电位为高电位，使得第二晶体管T2打开。与此同时，第三时钟信号CK3为低电位，进而使得第3级扫描信号输出端G3的电位为低电位。并且第1级扫描信号G1将第六晶体管T6打开，恒压低电平信号VGL经第六晶体管T6输出至第二节点P，将第二节点P的电位下拉。
需要说明的是，在充电阶段t1，第一时钟信号CK1也为高电平。此时需要对第一时钟信号CK1或第七晶体管T7进行调整，使流经第七晶体管T7的电流较小，无法打开第七晶体管T7，从而保证电路的工作。
在输出阶段t2，由于自举电容C的作用，此时第一节点Q的电位仍为高电位。第三时钟信号CK3为高电位。第一节点Q为高电位使第二晶体管T2打开，第三时钟信号CK3经第二晶体管T2输出至第3级扫描信号输出端G3。此时，第3级扫描信号输出端G3的电位为高电位。与此同时，由于自举电容C的耦合作用，使得第一节点Q的电位进一步被拉高，从而可以进一步保障第二晶体管T2打开。
在下拉阶段t3，此时第1级扫描信号G1为低电位，第七时钟信号CK7为高电位。第三晶体管T3打开，恒压低电平信号VGL经第三晶体管T3输出至第一节点Q和第3级扫描信号输出端G3。恒压低电平信号VGL将第一节点Q的电位下拉。此时，第3级扫描信号输出端G3的电位被下拉至恒压低电平信号VGL的电位。
在维持阶段t4，第一时钟信号CK1为高电位，第七晶体管T7打开。第一时钟信号CK1经第七晶体管T7输出至第二节点P，将第二节点P的电位上拉。同时，由于第二节点P的电位为高电位，第五晶体管T5和第八晶体管T8打开。恒压低电平信号输出至第一节点Q。此时，第一节点Q和第3级扫描信号输出端G3维持为低电位。
其中，维持阶段t4包括第一维持阶段t41和第二维持阶段t42。在第一维持阶段t41，第一时钟信号CK1为高电平，第七晶体管T7打开。第一时钟信号CK1经第七晶体管T7输出至第二节点P，将第二节点P的电位上拉。在第二维持阶段t42，第五时钟信号CK5为高电位，第四晶体管T4打开。恒压低电平信号VGL经第四晶体管T4输出至第二节点P，将第二节点P的电位下拉。通过第二维持阶段t42将第二节点P的电位下拉，使第二节点P的电位间歇性为高电位。从而减少第五晶体管T5和第八晶体管T8受到高电位作用的时间，减弱第五晶体管T5和第八晶体管T8的偏压，增强电路的稳定性。
需要说明的是，可以将第一维持阶段t41和第二维持阶段t42的时间均设置为维持阶段t4的一半。从而在保证电路维持正常工作的情况下，减弱第五晶体管T5和第八晶体管T8的偏压。当然，第一维持阶段t41和第二维持阶段t42也可以以其他时长比例进行设置，本申请对此不做限制。
本申请通过下拉控制模块104对第二节点P的电位进行间歇性上拉和下拉，使得第二节点P的电位间歇性为高电位。大大减小了第二节点P的高电位时间，使第五晶体管T5和第八晶体管T8受到正向偏压后能够有足够的恢复时间。有效减弱了下拉控制模块104中薄膜晶体管的偏压情况，使得电路更加稳定，提升电路的信赖能力。
本申请提供一种显示面板，包括以上所述的栅极驱动电路。具体的，请参阅图7，图7为本申请提供的显示面板的一种结构示意图。如图7所示，显示面板1000包括显示区域10以及集成设置在显示区域10边缘上的栅极驱动电路20。其中，栅极驱动电路20与上述的栅极驱动电路的结构和原理类似，这里不再赘述。
本申请提供的显示面板1000采用一种栅极驱动电路。本申请提供的栅极驱动电路通过下拉控制模块对第二节点的电位进行间歇性上拉和下拉，使得第二节点的电位间歇性为高电位，有效减小了第二节点处于高电位的时间。使得与第二节点电性连接的薄膜晶体管在受到正向偏压后，能够有足够的恢复时间，从而使得电路更加稳定，提升电路的信赖能力。另外，本申请提供的显示面板1000减少了栅极驱动单元中薄膜晶体管的数量，可以减小显示面板1000的边框宽度，更易于实现窄边框显示面板。
以上对本申请所提供的一种栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (22)

1.一种栅极驱动电路，其特征在于，包括多级级联设置的栅极驱动单元，其中，每一级所述栅极驱动单元均包括：
上拉控制模块，所述上拉控制模块电性连接于第一节点，所述上拉控制模块用于控制所述第一节点的电位；
上拉模块，所述上拉模块电性连接于所述第一节点以及本级扫描信号输出端，所述上拉模块用于在所述第一节点的电位的控制下，拉高所述本级扫描信号输出端的电位；
下拉模块，所述下拉模块电性连接于所述本级扫描信号输出端，所述下拉模块用于拉低所述本级扫描信号输出端的电位；以及
下拉控制模块，所述下拉控制模块电性连接于第二节点、所述第一节点、第一时钟信号端以及所述本级扫描信号输出端，所述下拉控制模块用于在所述第一时钟信号端输入的信号的控制下，间歇性拉低所述第二节点的电位，维持所述第一节点的电位以及所述本级扫描信号输出端的电位。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括第一晶体管以及自举电容，所述第一晶体管的栅极电性连接于第二时钟信号端，所述第一晶体管的源极或漏极中的一个电性连接于上一级扫描信号输出端，所述第一晶体管的源极或漏极中的另一个电性连接于所述第一节点；所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号输出端。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括第二晶体管，所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极或漏极中的一个电性连接于第三时钟信号端，所述第二晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第三晶体管，所述第三晶体管的栅极电性连接于第二时钟信号端，所述第三晶体管的源极或漏极中的一个接入恒压低电平信号，所述第三晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；
所述第四晶体管的栅极电性连接于所述第一时钟信号端，所述第四晶体管的源极或漏极中的一个接入恒压低电平信号，所述第四晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第五晶体管的栅极电性连接于所述第二节点，所述第五晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第五晶体管的源极或漏极中的另一个电性连接于所述第一节点；
所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第六晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第七晶体管的栅极和源极或漏极中的一个均电性连接于第四时钟信号端，所述第七晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第八晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
6.根据权利要求1所述的栅极驱动电路，其特征在于，还包括复位模块，所述复位模块接入复位信号以及恒压低电平信号，并电性连接于所述第一节点以及所述第二节点，用于复位所述第一节点以及所述第二节点的电位。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述复位模块包括第九晶体管和第十晶体管；
所述第九晶体管的栅极接入所述复位信号，所述第九晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第九晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第十晶体管的栅极接入所述复位信号，所述第十晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十晶体管的源极或漏极中的另一个电性连接于所述第一节点。
8.根据权利要求1所述的栅极驱动电路，其特征在于，还包括全开关控制模块，所述全开关控制模块接入全开关控制信号、恒压低电平信号，并电性连接于所述本级扫描信号输出端；所述全开关控制模块用于基于所述全开关控制信号以及所述恒压低电平信号同时控制每一所述栅极驱动单元的扫描信号输出端的电位。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述全开关控制模块包括第十一晶体管，所述第十一晶体管的栅极接入所述全开关控制信号，所述第十一晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十一晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
10.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路接入第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号以及第八时钟信号；
所述栅极驱动电路包括多个级联设置的奇数级栅极驱动单元以及多个级联设置的偶数级栅极驱动单元；其中，
所述多个级联设置的奇数级栅极驱动单元接入所述第一时钟信号、所述第三时钟信号、所述第五时钟信号以及所述第七时钟信号；
所述多个级联设置的偶数级栅极驱动单元接入所述第二时钟信号、所述第四时钟信号、所述第六时钟信号以及所述第八时钟信号。
11.根据权利要求10所述的栅极驱动电路，其特征在于，每一级所述栅极驱动单元还电性连接于第二时钟信号端、第三时钟信号端以及第四时钟信号端；
在所述多级级联设置的奇数级栅极驱动单元中，第1+8k级栅极驱动单元的第一时钟信号端接入所述第三时钟信号，所述第1+8k级栅极驱动单元的第二时钟信号端接入所述第五时钟信号，所述第1+8k级栅极驱动单元的第三时钟信号端接入所述第一时钟信号，所述第1+8k级栅极驱动单元的第四时钟信号端接入所述第七时钟信号；
第3+8k级栅极驱动单元的第一时钟信号端接入所述第五时钟信号，所述第3+8k级栅极驱动单元的第二时钟信号端接入所述第七时钟信号，所述第3+8k级栅极驱动单元的第三时钟信号端接入所述第三时钟信号，所述第3+8k级栅极驱动单元的第四时钟信号端接入所述第一时钟信号；
第5+8k级栅极驱动单元的第一时钟信号端接入所述第七时钟信号，所述第5+8k级栅极驱动单元的第二时钟信号端接入所述第一时钟信号，所述第5+8k级栅极驱动单元的第三时钟信号端接入所述第五时钟信号，所述第5+8k级栅极驱动单元的第四时钟信号端接入所述第三时钟信号；
第7+8k级栅极驱动单元的第一时钟信号端接入所述第一时钟信号，所述第7+8k级栅极驱动单元的第二时钟信号端接入所述第三时钟信号，所述第7+8k级栅极驱动单元的第三时钟信号端接入所述第七时钟信号，所述第7+8k级栅极驱动单元的第四时钟信号端接入所述第五时钟信号；
在所述多级级联设置的偶数级栅极驱动单元中，第2+8k级栅极驱动单元的第一时钟信号端接入所述第四时钟信号，所述第2+8k级栅极驱动单元的第二时钟信号端接入所述第六时钟信号，所述第2+8k级栅极驱动单元的第三时钟信号端接入所述第二时钟信号，所述第2+8k级栅极驱动单元的第四时钟信号端接入所述第八时钟信号；
第4+8k级栅极驱动单元的第一时钟信号端接入所述第六时钟信号，所述第4+8k级栅极驱动单元的第二时钟信号端接入所述第八时钟信号，所述第4+8k级栅极驱动单元的第三时钟信号端接入所述第四时钟信号，所述第4+8k级栅极驱动单元的第四时钟信号端接入所述第二时钟信号；
第6+8k级栅极驱动单元的第一时钟信号端接入所述第八时钟信号，所述第6+8k级栅极驱动单元的第二时钟信号端接入所述第二时钟信号，所述第6+8k级栅极驱动单元的第三时钟信号端接入所述第六时钟信号，所述第6+8k级栅极驱动单元的第四时钟信号端接入所述第四时钟信号；
第8+8k级栅极驱动单元的第一时钟信号端接入所述第二时钟信号，所述第8+8k级栅极驱动单元的第二时钟信号端接入所述第四时钟信号，所述第8+8k级栅极驱动单元的第三时钟信号端接入所述第八时钟信号，所述第8+8k级栅极驱动单元的第四时钟信号端接入所述第六时钟信号；其中，k为大于或等于零的整数。
12.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路接入第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号。
13.根据权利要求12所述的栅极驱动电路，其特征在于，每一级所述栅极驱动单元还电性连接于第二时钟信号端、第三时钟信号端以及第四时钟信号端；
第1+4k级栅极驱动单元的第一时钟信号端接入所述第二时钟信号，所述第1+4k级栅极驱动单元的第二时钟信号端接入所述第三时钟信号，所述第1+4k级栅极驱动单元的第三时钟信号端接入所述第一时钟信号，所述第1+4k级栅极驱动单元的第四时钟信号端接入所述第四时钟信号；
第2+4k级栅极驱动单元的第一时钟信号端接入所述第三时钟信号，所述第2+4k级栅极驱动单元的第二时钟信号端接入所述第四时钟信号，所述第2+4k级栅极驱动单元的第三时钟信号端接入所述第二时钟信号，所述第2+4k级栅极驱动单元的第四时钟信号端接入所述第一时钟信号；
第3+4k级栅极驱动单元的第一时钟信号端接入所述第四时钟信号，所述第3+4k级栅极驱动单元的第二时钟信号端接入所述第一时钟信号，所述第3+4k级栅极驱动单元的第三时钟信号端接入所述第三时钟信号，所述第3+4k级栅极驱动单元的第四时钟信号端接入所述第二时钟信号；
第4+4k级栅极驱动单元的第一时钟信号端接入所述第一时钟信号，所述第4+4k级栅极驱动单元的第二时钟信号端接入所述第二时钟信号，所述第4+4k级栅极驱动单元的第三时钟信号端接入所述第四时钟信号，所述第4+4k级栅极驱动单元的第四时钟信号端接入所述第三时钟信号；其中，k为大于或等于零的整数。
14.根据权利要求1至13任一项所述的栅极驱动电路，其特征在于，所述栅极驱动电路的驱动时序包括：
充电阶段，对所述第一节点进行充电；
输出阶段，所述本级扫描信号输出端输出本级扫描信号；
下拉阶段，将所述第一节点的电位以及所述本级扫描信号输出端的电位下拉；
维持阶段，维持所述第一节点的电位以及所述本级扫描信号输出端的电位，并间歇性拉低所述第二节点的电位。
15.根据权利要求14所述的栅极驱动电路，其特征在于，所述维持阶段包括第一维持阶段和第二维持阶段，所述栅极驱动电路还连接于第四时钟信号端；
在所述第一维持阶段，所述第四时钟信号端接入高电平信号，用于将所述第二节点的电位上拉；
在所述第二维持阶段，所述第一时钟信号端接入高电平信号，用于将所述第二节点的电位下拉，以间歇性拉低所述第二节点的电位。
16.一种栅极驱动电路，其特征在于，包括多级级联设置的栅极驱动单元，其中，每一级所述栅极驱动单元均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；
所述第一晶体管的栅极电性连接于第二时钟信号端，所述第一晶体管的源极或漏极中的一个电性连接于上一级扫描信号输出端，所述第一晶体管的源极或漏极中的另一个电性连接于第一节点；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极或漏极中的一个电性连接于第三时钟信号端，所述第二晶体管的源极或漏极中的另一个电性连接于本级扫描信号输出端；
所述第三晶体管的栅极电性连接于所述第二时钟信号端，所述第三晶体管的源极或漏极中的一个接入恒压低电平信号，所述第三晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端；
所述第四晶体管的栅极电性连接于所述第一时钟信号端，所述第四晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第四晶体管的源极或漏极中的另一个电性连接于第二节点；
所述第五晶体管的栅极电性连接于所述第二节点，所述第五晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第五晶体管的源极或漏极中的另一个电性连接于所述第一节点；
所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第六晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第七晶体管的栅极和源极或漏极中的一个均电性连接于第四时钟信号端，所述第七晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第八晶体管的栅极电性连接于所述第二节点，所述第八晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第八晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
17.根据权利要求16所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第九晶体管和第十晶体管；
所述第九晶体管的栅极接入复位信号，所述第九晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第九晶体管的源极或漏极中的另一个电性连接于所述第二节点；
所述第十晶体管的栅极接入所述复位信号，所述第十晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十晶体管的源极或漏极中的另一个电性连接于所述第一节点。
18.根据权利要求16所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第十一晶体管，所述第十一晶体管的栅极接入全开关控制信号，所述第十一晶体管的源极或漏极中的一个接入所述恒压低电平信号，所述第十一晶体管的源极或漏极中的另一个电性连接于所述本级扫描信号输出端。
19.根据权利要求16所述的栅极驱动电路，其特征在于，所述栅极驱动电路的驱动时序包括：
充电阶段，对所述第一节点进行充电；
输出阶段，所述本级扫描信号输出端输出本级扫描信号；
下拉阶段，将所述第一节点的电位以及所述本级扫描信号输出端的电位下拉；
维持阶段，维持所述第一节点的电位以及所述本级扫描信号输出端的电位，并间歇性拉低所述第二节点的电位。
20.根据权利要求19所述的栅极驱动电路，其特征在于，所述维持阶段包括第一维持阶段和第二维持阶段，所述栅极驱动电路还连接于第四时钟信号端；
在所述第一维持阶段，所述第四时钟信号端接入高电平信号，用于将所述第二节点的电位上拉；
在所述第二维持阶段，所述第一时钟信号端接入高电平信号，用于将所述第二节点的电位下拉，以间歇性拉低所述第二节点的电位。
21.一种显示面板，其特征在于，包括权利要求1至15任一项所述的栅极驱动电路。
22.一种显示面板，其特征在于，包括权利要求16至20任一项所述的栅极驱动电路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114613335A (zh) * 2022-03-11 2022-06-10 Tcl华星光电技术有限公司 栅极驱动电路及显示面板
CN115881038A (zh) * 2023-03-03 2023-03-31 惠科股份有限公司 发光驱动电路、时序控制方法和显示面板
US11967275B1 (en) 2023-03-03 2024-04-23 HKC Corporation Limited Light-emitting drive circuit, method for timing control, and display panel

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303896A (zh) * 2008-06-17 2008-11-12 友达光电股份有限公司 可降低频率偶合效应的移位缓存器及移位缓存器单元
CN102654982A (zh) * 2011-05-16 2012-09-05 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
CN102915714A (zh) * 2012-10-11 2013-02-06 京东方科技集团股份有限公司 一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置
CN104992661A (zh) * 2015-07-29 2015-10-21 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、栅极驱动电路及显示装置
CN106409211A (zh) * 2016-12-12 2017-02-15 上海天马微电子有限公司 一种栅极驱动电路、阵列基板和显示装置
CN110264948A (zh) * 2019-06-25 2019-09-20 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN111312322A (zh) * 2020-03-12 2020-06-19 深圳市华星光电半导体显示技术有限公司 一种移位寄存器单元、栅极驱动电路以及显示面板
CN111477153A (zh) * 2020-05-08 2020-07-31 武汉华星光电技术有限公司 Goa电路和显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
KR102128579B1 (ko) * 2014-01-21 2020-07-01 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
CN105513524B (zh) * 2016-02-01 2018-05-04 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN108269541B (zh) * 2017-12-27 2019-09-20 南京中电熊猫平板显示科技有限公司 栅极扫描驱动电路
CN108648714B (zh) * 2018-07-11 2020-06-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN109584816B (zh) 2018-11-14 2020-06-23 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器
US11189217B2 (en) * 2020-03-12 2021-11-30 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Shift register unit, gate driving circuit and display panel

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101303896A (zh) * 2008-06-17 2008-11-12 友达光电股份有限公司 可降低频率偶合效应的移位缓存器及移位缓存器单元
CN102654982A (zh) * 2011-05-16 2012-09-05 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
CN102915714A (zh) * 2012-10-11 2013-02-06 京东方科技集团股份有限公司 一种移位寄存器、液晶显示栅极驱动装置和液晶显示装置
CN104992661A (zh) * 2015-07-29 2015-10-21 京东方科技集团股份有限公司 移位寄存电路及其驱动方法、栅极驱动电路及显示装置
CN106409211A (zh) * 2016-12-12 2017-02-15 上海天马微电子有限公司 一种栅极驱动电路、阵列基板和显示装置
CN110264948A (zh) * 2019-06-25 2019-09-20 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN111312322A (zh) * 2020-03-12 2020-06-19 深圳市华星光电半导体显示技术有限公司 一种移位寄存器单元、栅极驱动电路以及显示面板
CN111477153A (zh) * 2020-05-08 2020-07-31 武汉华星光电技术有限公司 Goa电路和显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114613335A (zh) * 2022-03-11 2022-06-10 Tcl华星光电技术有限公司 栅极驱动电路及显示面板
CN114613335B (zh) * 2022-03-11 2023-10-03 Tcl华星光电技术有限公司 栅极驱动电路及显示面板
CN115881038A (zh) * 2023-03-03 2023-03-31 惠科股份有限公司 发光驱动电路、时序控制方法和显示面板
US11967275B1 (en) 2023-03-03 2024-04-23 HKC Corporation Limited Light-emitting drive circuit, method for timing control, and display panel

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