CN108806584B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元的输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

相关技术中有一种能够实现双向扫描功能的移位寄存器单元，该移位寄存器单元包括输入电路和输出电路。输入电路与输入信号端、复位信号端和上拉节点连接，输出电路与上拉节点和输出端连接。其中，该输入信号端和复位信号端可以分别与上一级和下一级移位寄存器单元的输出端连接。输入电路可以在输入信号端的控制下，控制上拉节点的电位。输出电路可以在该上拉节点的控制下，控制输出端输出的信号的电位。

但是，由于该输入电路中的晶体管是在上一级或下一级移位寄存器单元的输出端的控制下，控制上拉节点的电位，因此晶体管的阈值电压可能会在偏压影响下发生偏移。进一步的，在扫描方向变化时，上拉节点会通过该阈值电压发生偏移的晶体管漏电，影响移位寄存器单元输出端输出的信号的稳定性。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元的输出端输出的信号的稳定性较低的问题，所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元，包括：输入电路、输出电路、下拉控制电路和下拉电路；

所述输入电路分别与第一控制信号端、第二控制信号端、第一输入信号端、第二输入信号端、第一时钟信号端以及上拉节点连接，所述输入电路用于响应于所述第一控制信号端的第一控制信号和所述第一时钟信号端的第一时钟信号，向所述上拉节点输入来自所述第一输入信号端的第一输入信号，或者所述输入电路用于响应于所述第二控制信号端的第二控制信号和所述第一时钟信号端的第一时钟信号，向所述上拉节点输入来自所述第二输入信号端的第二输入信号，所述第一控制信号和所述第二控制信号均为直流电源信号；

所述输出电路分别与第二时钟信号端、所述上拉节点和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输入来自所述第二时钟信号端的第二时钟信号；

所述下拉控制电路分别与所述第一时钟信号端、第一电源端、所述上拉节点和下拉节点连接，所述下拉控制电路用于响应于所述第一时钟信号以及所述上拉节点，向所述下拉节点输入来自所述第一电源端的第一电源信号或所述第一时钟信号；

所述下拉电路分别与所述第二时钟信号端、第二电源端、所述上拉节点、所述下拉节点和所述输出端连接，所述下拉电路用于响应于所述下拉节点和所述第二时钟信号，向所述输出端和所述上拉节点输入来自所述第二电源端的第二电源信号。

可选的，所述输入电路，包括：串联的输入子电路和开关子电路，串联后的输入子电路和开关子电路的一端分别与所述第一输入信号端和所述第二输入信号端连接，串联后的输入子电路和开关子电路的另一端与所述上拉节点连接；

所述开关子电路还与所述第一时钟信号端连接，所述开关子电路用于响应于所述第一时钟信号，控制每个输入信号端与所述上拉节点的导通或关断；

所述输入子电路还分别与所述第一控制信号端和所述第二控制信号端连接，所述输入子电路用于响应于所述第一控制信号，在所述开关子电路控制所述第一输入信号端和所述上拉节点导通时，向所述上拉节点输入所述第一输入信号，或者所述输入子电路用于响应于所述第二控制信号，在所述开关子电路控制所述第二输入信号端和所述上拉节点导通时，向所述上拉节点输入所述第二输入信号。

可选的，所述输入子电路，包括：第一输入晶体管、第二输入晶体管，所述开关子电路包括：第一开关晶体管；

所述第一输入晶体管的栅极与所述第一控制信号端连接，所述第一输入晶体管的第一极与所述第一输入信号端连接，所述第一输入晶体管的第二极与所述第一开关晶体管的第一极连接；

所述第二输入晶体管的栅极与所述第二控制信号端连接，所述第二输入晶体管的第一极与所述第二输入信号端连接，所述第二输入晶体管的第二极与所述第一开关晶体管的第一极连接；

所述第一开关晶体管的栅极与所述第一时钟信号端连接，所述第一开关晶体管的第二极与所述上拉节点连接。

可选的，所述输入子电路，包括：第三输入晶体管和第四输入晶体管，所述开关子电路，包括：第二开关晶体管和第三开关晶体管；

所述第三输入晶体管的栅极与所述第一控制信号端连接，所述第三输入晶体管的第一极与所述第一输入信号端连接，所述第三输入晶体管的第二极与所述第二开关晶体管的第一极连接；

所述第四输入晶体管的栅极与所述第二控制信号端连接，所述第四输入晶体管的第一极与所述第二输入信号端连接，所述第四输入晶体管的第二极与所述第三开关晶体管的第一极连接；

所述第二开关晶体管的栅极与所述第一时钟信号端连接，所述第二开关晶体管的第二极与所述上拉节点连接；

所述第三开关晶体管的栅极与所述第一时钟信号端连接，所述第三开关晶体管的第二极与所述上拉节点连接。

可选的，所述输入子电路，包括：第五输入晶体管和第六输入晶体管，所述开关子电路，包括：第四开关晶体管和第五开关晶体管；

所述第五输入晶体管的栅极与所述第一控制信号端连接，所述第五输入晶体管的第一极与所述第四开关晶体管的第二极连接，所述第五输入晶体管的第二极与所述上拉节点连接；

所述第六输入晶体管的栅极与所述第二控制信号端连接，所述第六输入晶体管的第一极与所述第五开关晶体管的第二极连接，所述第六输入晶体管的第二极与所述上拉节点连接；

所述第四开关晶体管的栅极与所述第一时钟信号端连接，所述第四开关晶体管的第一极与所述第一输入信号端连接；

所述第五开关晶体管的栅极与所述第一时钟信号端连接，所述第五开关晶体管的第一极与所述第二输入信号端连接。

可选的，所述下拉控制电路，包括：第一控制晶体管和第二控制晶体管；所述下拉电路，包括：第三控制晶体管、第四控制晶体管、第五控制晶体管和第一电容器；

所述第一控制晶体管的栅极与所述第一时钟信号端连接，所述第一控制晶体管的第一极与所述第一电源端连接，所述第一控制晶体管的第二极与所述下拉节点连接；

所述第二控制晶体管的栅极与所上拉节点连接，所述第二控制晶体管的第一极与所述第一时钟信号端连接，所述第二控制晶体管的第二极与所述下拉节点连接；

所述第三控制晶体管的栅极与所述下拉节点连接，所述第三控制晶体管的第一极与所述第二电源端连接，所述第三控制晶体管的第二极与所述第四控制晶体管的第二极连接；

所述第四控制晶体管的栅极与所述第二时钟信号端连接，所述第四控制晶体管的第二极与所述上拉节点连接；

所述第五控制晶体管的栅极与所述下拉节点连接，所述第五控制晶体管的第一极与所述第二电源端连接，所述第五控制晶体管的第二极与所述输出端连接；

所述第一电容器的一端与所述下拉节点连接，所述第一电容器的另一端与所述第二电源端连接。

可选的，所述输出电路，包括：第六控制晶体管和第二电容器；

所述第六控制晶体管的栅极与所述上拉节点连接，所述第六控制晶体管的第一极与所述第二时钟信号端连接，所述第六控制晶体管的第二极与所述输出端连接；

所述第二电容器的一端与所述上拉节点连接，所述第二电容器的另一端与所述输出端连接。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元，包括：输入电路、输出电路、下拉控制电路和下拉电路；所述方法包括：

输入阶段，第一控制信号端输出的第一控制信号的电位为第一电位，第一输入信号端输出的第一输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述输入电路响应于所述第一控制信号和所述第一时钟信号，向上拉节点输入所述第一输入信号；

输出阶段，所述第一时钟信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位为第一电位，所述上拉节点保持第一电位，所述输出电路响应于所述上拉节点，向输出端输入所述第二时钟信号；

复位阶段，所述第一控制信号的电位为第一电位，所述第一时钟信号的电位为第一电位，所述第一输入信号的电位为第二电位，所述输入电路响应于所述第一时钟信号和所述第一控制信号，向所述上拉节点输入所述第一输入信号，所述下拉控制电路响应于所述第一时钟信号，向所述下拉节点输入来自第一电源端的第一电源信号，所述下拉电路响应于所述下拉节点向所述输出端输入来自第二电源端的第二电源信号；

下拉阶段，所述第二时钟信号的电位为第一电位，所述下拉节点保持所述第一电源信号的电位，所述下拉电路响应于所述下拉节点和所述第二时钟信号，向所述输出端和所述上拉节点输入所述第二电源信号。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如第一方面所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的第二输入信号端，以及下一级移位寄存器单元的第一输入信号端连接。

第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图6是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图7是本发明实施例提供的一种移位寄存器中各个信号端输出的信号的时序图；

图8是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入电路10、输出电路20、下拉控制电路30和下拉电路40。

参考图1，该输入电路10可以分别与第一控制信号端CN、第二控制信号端CNB、第一输入信号端IN1、第二输入信号端IN2、第一时钟信号端CLK以及上拉节点PU连接。该输入电路10可以响应于第一控制信号端CN的第一控制信号和第一时钟信号端CLK的第一时钟信号，向上拉节点PU输入来自第一输入信号端IN1的第一输入信号；或者该输入电路10可以响应于第二控制信号端CNB的第二控制信号和第一时钟信号端CLK的第一时钟信号，向上拉节点PU输入来自第二输入信号端IN2的第二输入信号。

可选的，当该第一输入信号端IN1与上一级移位寄存器单元的输出端连接时，该第二输入信号端IN2可以与下一级移位寄存器单元的输出端连接；或者当该第一输入信号端IN1与下一级移位寄存器单元的输出端连接时，该第二输入信号端IN2可以与上一级移位寄存器单元的输出端连接。该第一控制信号端CN和第二控制信号端CNB提供的控制信号可以均是直流电源信号，也即是该第一控制信号端CN和第二控制信号端CNB可以均属于直流电源端。

可选的，当移位寄存器进行正向扫描时，可以将该第一控制信号端CN设置为输出第一电位的控制信号的直流电源端，并可以将该第二控制信号端CNB设置为输出第二电位的控制信号的直流电源端时。相应的，当移位寄存器进行反向扫描时，可以将该第一控制信号端CN设置为输出第二电位的控制信号的直流电源端，并可以将该第二控制信号端CNB设置为输出第一电位的控制信号的直流电源端时。在本发明实施例中，该第一电位可以为有效电位，该第二电位可以为无效电位。

该输入电路10可以在该第一控制信号端CN或第二控制信号端CNB的控制下，控制上拉节点PU的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。例如，当该输入电路的晶体管为N型晶体管时，由于该第一电位相对于该第二电位为高电位，因此该输入电路的晶体管的阈值电压不会受负向偏压影响而发生负向偏移，进而在扫描方向变化时，上拉节点PU的电位不会通过该阈值电压发生负向偏移的晶体管而漏电，提高了移位寄存器单元的输出端输出的信号的稳定性；并且由于该第一电位和第二电位均可以调节，因此还可以通过调整该第一电位和第二电位，来调整晶体管的阈值电压，进而可以灵活调整上拉节点PU的电位，进一步提高了输出端输出的信号的稳定性。

示例的，以正向扫描为例，在该移位寄存器单元的输入阶段中，第一控制信号端CN输出的第一控制信号的电位为第一电位，第一时钟信号端CLK输出的第一时钟信号的电位为第一电位。输入电路10可以在该第一控制信号和第一时钟信号的控制下，向上拉节点PU输入处于第一电位的第一输入信号，从而为该上拉节点PU充电。

参考图1，输出电路20可以分别与第二时钟信号端CLKB、上拉节点PU和输出端OUT连接。该输出电路20可以响应于上拉节点PU的电位，向输出端OUT输入来自第二时钟信号端CLKB的第二时钟信号。

示例的，在该移位寄存器单元的输出阶段中，上拉节点PU的电位保持为第一电位，该输出电路20可以在该上拉节点PU的控制下，向输出端OUT输出来自该第二时钟信号端CLKB的第二时钟信号。

下拉控制电路30分别与第一时钟信号端CLK、第一电源端VGH、上拉节点PU和下拉节点PD连接，下拉控制电路30用于响应于第一时钟信号以及上拉节点PU，向下拉节点PD输入来自第一电源端VGH的第一电源信号或来自第一时钟信号端CLK的第一时钟信号。

示例的，在该移位寄存器单元的复位阶段中，第一控制信号的电位为第一电位，第一时钟信号的电位为第一电位，第一输入信号的电位为第二电位，输入电路10可以在该第一时钟信号和第一控制信号的控制下，向上拉节点PU输入处于第二电位的第一输入信号，从而对该上拉节点PU进行复位。下拉控制电路30可以在该第一时钟信号和上拉节点PU的控制下，向下拉节点PD输入来自第一电源端VGH的第一电源信号，该第一电源信号的电位为第一电位。

下拉电路40可以分别与第二时钟信号端CLKB、第二电源端VGL、上拉节点PU、下拉节点PD和输出端OUT连接，下拉电路40用于响应于下拉节点PD和第二时钟信号，向输出端OUT和上拉节点PU输入来自第二电源端VGL的第二电源信号。

示例的，在该移位寄存器单元的下拉阶段中，下拉节点PD的电位保持为第一电位，第二时钟信号的电位为第一电位，下拉电路40可以在该下拉节点PD和第二时钟信号的控制下，向输出端OUT和上拉节点PU输入来自第二电源端VGL的第二电源信号，从而实现对该输出端OUT和上拉节点PU的降噪。该第二电源信号的电位为第二电位。

综上所述，本发明实施例提供的移位寄存器单元，该输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该输入电路10，可以包括：串联的输入子电路101和开关子电路102。参考图2可以看出，串联后的输入子电路101和开关子电路102的一端可以分别与第一输入信号端IN1和第二输入信号端IN2连接，串联后的输入子电路101和开关子电路102的另一端可以与上拉节点PU连接。

在本发明实施例中，该开关子电路102还可以与第一时钟信号端CLK连接，开关子电路102可以响应于第一时钟信号，控制每个输入信号端与上拉节点PU的导通或关断。

示例的，在第一时钟信号的电位为第一电位时，开关子电路102可以在该第一时钟信号的控制下，控制第一输入信号端IN1和上拉节点PU导通，或者控制第二输入信号端IN2和上拉节点PU导通。在第一时钟信号的电位为第二电位时，开关子电路102可以在该第一时钟信号的控制下，控制第一输入信号端IN1和上拉节点PU关断，并控制第二输入信号端IN2和上拉节点PU关断。

进一步的，参考图2，该输入子电路101还可以分别与第一控制信号端CN和第二控制信号端CNB连接，该输入子电路101可以响应于第一控制信号，在该开关子电路102控制该第一输入信号端IN1与上拉节点PU导通时，向上拉节点PU输入第一输入信号，或者可以响应于第二控制信号，在该开关子电路102控制该第二输入信号端IN2与上拉节点PU导通时，向上拉节点PU输入第二输入信号。

示例的，在移位寄存器单元进行正向扫描时，第一控制信号的电位为第一电位，在该开关子电路102控制该第一输入信号端IN1与上拉节点PU导通时，该输入子电路10可以在该第一控制信号的控制下，向上拉节点PU输入第一输入信号。在移位寄存器单元进行反向扫描时，第二控制信号的电位为第一电位，在该开关子电路102控制该第二输入信号端IN2与上拉节点PU导通时，该输入子电路10可以在该第二控制信号的控制下，向上拉节点PU输入第二输入信号。

图3是本发明实施例提供的一种移位寄存器单元的结构示意图。在一种可选的实现方式中，如图3所示，该输入子电路101，可以包括：第一输入晶体管T1、第二输入晶体管T2。该开关子电路102可以包括：第一开关晶体管K1。

其中，该第一输入晶体管T1的栅极可以与第一控制信号端CN连接，该第一输入晶体管T1的第一极可以与第一输入信号端IN1连接，该第一输入晶体管T1的第二极可以与第一开关晶体管K1的第一极连接。

该第二输入晶体管T2的栅极可以与第二控制信号端CNB连接，该第二输入晶体管T2的第一极可以与第二输入信号端IN2连接，该第二输入晶体管T2的第二极可以与第一开关晶体管K1的第一极连接。

该第一开关晶体管K1的栅极可以与第一时钟信号端CLK连接，该第一开关晶体管K1的第二极可以与上拉节点PU连接。

图4是本发明实施例提供的又一种移位寄存器单元的结构示意图，在另一种可选的实现方式中，如图4所示，该输入子电路101，可以包括：第三输入晶体管T3和第四输入晶体管T4；该开关子电路102，可以包括：第二开关晶体管K2和第三开关晶体管K3。

其中，该第三输入晶体管T3的栅极可以与第一控制信号端CN连接，该第三输入晶体管T3的第一极可以与第一输入信号端IN1连接，该第三输入晶体管T3的第二极可以与第二开关晶体管K2的第一极连接。

该第四输入晶体管T4的栅极可以与第二控制信号端CNB连接，该第四输入晶体管T4的第一极可以与第二输入信号端IN2连接，该第四输入晶体管T4的第二极可以与第三开关晶体管K3的第一极连接。

该第二开关晶体管K2的栅极可以与第一时钟信号端CLK连接，该第二开关晶体管K2的第二极可以与上拉节点PU连接。

该第三开关晶体管K3的栅极可以与第一时钟信号端CLK连接，该第三开关晶体管K3的第二极可以与上拉节点PU连接。

图5是本发明实施例提供的又一种移位寄存器单元的结构示意图，在又一种可选的实现方式中，如图5所示，该输入子电路101，可以包括：第五输入晶体管T5和第六输入晶体管T6；该开关子电路102，可以包括：第四开关晶体管K4和第五开关晶体管K5。

其中，该第五输入晶体管T5的栅极可以与第一控制信号端CN连接，该第五输入晶体管T5的第一极可以与第四开关晶体管K4的第二极连接，该第五输入晶体管T5的第二极可以与上拉节点PU连接。

该第六输入晶体管T6的栅极可以与第二控制信号端CNB连接，该第六输入晶体管T6的第一极可以与第五开关晶体管K5的第二极连接，该第六输入晶体管T6的第二极可以与上拉节点PU连接。

该第四开关晶体管K4的栅极可以与第一时钟信号端CLK连接，该第四开关晶体管K4的第一极可以与第一输入信号端IN1连接。

该第五开关晶体管K5的栅极可以与第一时钟信号端CLK连接，该第五开关晶体管K5的第一极可以与第二输入信号端IN2连接。

以上图3至图5所示的连接方式仅是示意性说明，该输入子电路101和开关子电路102还可以包括其他晶体管，本发明实施例对此不再赘述。

可选的，参考图3至图5，在本发明实施例中，该下拉控制电路30可以包括：第一控制晶体管M1和第二控制晶体管M2。该下拉电路40，可以包括：第三控制晶体管M3、第四控制晶体管M4、第五控制晶体管M5和第一电容器C1。

其中，该第一控制晶体管M1的栅极可以与第一时钟信号端CLK连接，该第一控制晶体管M1的第一极可以与第一电源端VGH连接，该第一控制晶体管M1的第二极可以与下拉节点PD连接。

该第二控制晶体管M2的栅极可以与上拉节点PU连接，该第二控制晶体管M2的第一极可以与第一时钟信号端CLK连接，该第二控制晶体管M2的第二极可以与下拉节点PD连接。

该第三控制晶体管M3的栅极可以与下拉节点PD连接，该第三控制晶体管M3的第一极可以与第二电源端VGL连接，该第三控制晶体管M3的第二极可以与第四控制晶体管M4的第二极连接。

该第四控制晶体管M4的栅极可以与第二时钟信号端CLKB连接，该第四控制晶体管M4的第二极可以与上拉节点PU连接。

该第五控制晶体管M5的栅极可以与下拉节点PD连接，该第五控制晶体管M5的第一极可以与第二电源端VGL连接，该第五控制晶体管M5的第二极可以与输出端OUT连接。

该第一电容器C1的一端可以与下拉节点PD连接，该第一电容器C1的另一端可以与第二电源端VGL连接。

可选的，参考图3至图5，在本发明实施例中，该输出电路20可以包括：第六控制晶体管M6和第二电容器C2。

其中，该第六控制晶体管M6的栅极可以与上拉节点PU连接，该第六控制晶体管M6的第一极可以与第二时钟信号端CLKB连接，该第六控制晶体管M6的第二极可以与输出端OUT连接。

该第二电容器C2的一端可以与上拉节点PU连接，该第二电容器C2的另一端可以与输出端OUT连接。

需要说明的是，在上述各实施例中，均是以各个晶体管采用N型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管均采用P型晶体管时，该第一电位相对于第二电位为低电位。

综上所述，本发明实施例提供的移位寄存器单元，该输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

图6是本发明实施例提供的一种移位寄存器单元的驱动方法流程图，如图1所示，该移位寄存器单元，可以包括：输入电路10、输出电路20、下拉控制电路30和下拉电路40。参考图6，该方法可以包括：

步骤601、输入阶段，第一控制信号端输出的第一控制信号的电位为第一电位，第一输入信号端输出的第一输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，输入电路响应于第一控制信号和第一时钟信号，向上拉节点输入第一输入信号。

在本发明实施例中，当该第一输入信号端与上一级移位寄存器单元的输出端连接时，该第二输入信号端可以与下一级移位寄存器单元的输出端；当该第一输入信号端与下一级移位寄存器单元的输出端连接时，该第二输入信号端可以与上一级移位寄存器单元的输出端连接。在移位寄存器单元进行正向扫描时，可以将第一控制信号端设置为输出第一电位的控制信号的直流电源端，可以将第二控制信号端设置为输出第二电位的控制信号的直流电源端，输入电路可以在第一控制信号和第一时钟信号的控制下，向上拉节点进行充电；移位寄存器单元进行反向扫描时，可以将第一控制信号端设置为输出第二电位的控制信号的直流电源端，可以将第二控制信号端设置为输出第一电位的控制信号的直流电源端，输入电路可以在第二控制信号和第一时钟信号的控制下，向上拉节点进行充电。

由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

步骤602、输出阶段，第一时钟信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位为第一电位，上拉节点保持第一电位，输出电路响应于上拉节点，向输出端输入第二时钟信号。

在本发明实施例中，在输出阶段中，该上拉节点的电位保持为第一电位，该输出电路可以在该上拉节点的控制下，向输出端输入处于第一电位的第二时钟信号，从而实现对一行像素单元的扫描。

步骤603、复位阶段，第一控制信号的电位为第一电位，第一时钟信号的电位为第一电位，第一输入信号的电位为第二电位，输入电路响应于第一时钟信号和第一控制信号，向上拉节点输入第一输入信号，下拉控制电路响应于第一时钟信号，向下拉节点输入来自第一电源端的第一电源信号，下拉电路响应于下拉节点向输出端输入来自第二电源端的第二电源信号。

在本发明实施例中，在复位阶段中，输入电路可以在第一时钟信号和第一控制信号的控制下，向上拉节点输入处于第二电位的第一输入信号，从而实现对上拉节点的复位。进一步的，下拉控制电路可以在第一时钟信号的控制下，向下拉节点输入处于第一电位的第一电源信号。下拉电路可以在下拉节点的控制下，向输出端输出处于第二电位的第二电源信号，从而实现对输出端的复位。

步骤604、下拉阶段，第二时钟信号的电位为第一电位，下拉节点保持第一电源信号的电位，下拉电路响应于下拉节点和第二时钟信号，向输出端和上拉节点输入第二电源信号。

在本发明实施例中，在下拉阶段中，下拉节点的电位可以保持为第一电位，此时该第二时钟信号的电位跳变为第一电位，下拉电路可以在第二时钟信号和下拉节点的控制下，向上拉节点和输出端分别输入处于第二电位的第二电源信号，从而实现对输出端和上拉节点的降噪。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

进一步的，图7是本发明实施例提供的一种移位寄存器单元驱动过程中各信号端的时序图。以图3所示的移位寄存器单元、以该移位寄存器单元进行正向扫描并且以图3所示的移位寄存器单元中各个晶体管为N型晶体管，第一电位相对于第二电位为高电位为例，介绍本发明实施例提供的移位寄存器单元的驱动原理。在移位寄存器单元进行正向扫描时，图3所示的移位寄存器单元的第一控制信号端CN输出的第一控制信号的电位可以为第一电位，第二控制信号端CNB输出的第二控制信号的电位可以为第二电位，第一输入晶体管T1保持开启状态，第二输入晶体管T2保持关断状态。

如图7所示，在输入阶段t1中，第一输入信号端IN1输出的第一输入信号的电位为第一电位，第一时钟信号端CLK输出的第一时钟信号的电位为第一电位，第一开关晶体管K1开启。第一输入信号端IN1通过该第一输入晶体管T1和第一开关晶体管K1向该上拉节点PU输入处于第一电位的第一输入信号，使得该上拉节点PU的电位被拉高，由此可以实现对该上拉节点PU的充电。在该输入阶段T1中，第二时钟信号端CLKB输出的第二时钟信号的电位为第二电位，第四控制晶体管M4关断。

在输出阶段t2中，该第一时钟信号端CLK输出的第一时钟信号的电位跳变为第二电位，第二时钟信号端CLKB输出的第二时钟信号的电位跳变为第一电位，该上拉节点PU的电位在第二电容器C2的耦合作用下被进一步拉高，第六控制晶体管M6充分开启，第二时钟信号端CLKB通过第六控制晶体管M6向输出端OUT输出处于第一电位的第二时钟信号，以实现对一行像素单元的扫描。

在复位阶段t3中，第一时钟信号端CLK输出的第一时钟信号的电位跳变为第一电位，第一输入信号端IN1的电位为第二电位，第一输入晶体管T1和第一开关晶体管K1开启，第一输入信号端IN1通过该第一输入晶体管T1和第一开关晶体管K1向上拉节点PU输入处于第二电位的第一输入信号，从而实现对该上拉节点PU的复位。由于该第一时钟信号的电位为第一电位，该第一控制晶体管M1开启，由于该上拉节点PU的电位为第二电位，该第二控制晶体管M2关断，此时第一电源端VGH通过该第一控制晶体管M1可以向下拉节点PD输入处于第一电位的第一电源信号。相应的，第五控制晶体管M5开启，第二电源端VGL通过该第五控制晶体管M5向输出端OUT输入处于第二电位的第二电源信号，从而实现对该输出端OUT的放电。并且在该复位阶段t3中，第二时钟信号端CLKB输出的第二时钟信号的电位跳变为第二电位，该第四控制晶体管M4关断，因此即便第三控制晶体管M3可以在该下拉节点PD的控制下开启，第二电源端VGL也无法通过该第三控制晶体管M3拉低上拉节点PU的电位。

在下拉阶段t4中，第一时钟信号端CLK输出的第一时钟信号的电位跳变为第二电位，第一开关晶体管K1和第一控制晶体管M1均关断。第二时钟信号端CLKB输出的第二时钟信号的电位跳变为第一电位，第四控制晶体管M4开启。下拉节点PD在该第一电容器C1的作用下保持为第一电位，第三控制晶体管M3和第五控制晶体管M5开启，第二电源端VGL通过该第三控制晶体管M3和第四控制晶体管M4向上拉节点PU输入处于第二电位的第二电源信号，且该第二电源端VGL可以通过该第五控制晶体管M5向输出端OUT输出处于第二电位的第二电源信号，从而实现对上拉节点PU和输出端OUT的降噪。

需要说明的是，在复位阶段t3之后，该移位寄存器单元可以持续执行该下拉阶段t4，即该第二电源端VGL可以对该上拉节点PU和输出端OUT进行持续降噪。当下一帧扫描开始时，该移位寄存器单元可以再次执行上述输入阶段t1至下拉阶段t4。

还需要说明的是，在反向扫描的输入阶段，第一控制信号端CN输出的第一控制信号的电位为第二电位，第二控制信号端CNB输出的第二控制信号的电位为第一电位，第一输入晶体管T1关断，第二输入晶体管T2开启，该移位寄存器单元可以在该第二控制信号端CNB的控制下，对上拉节点PU进行充电，从而控制输出端OUT的电位，其驱动原理与上述正向扫描驱动原理相同，本发明实施例在此不再赘述。

还需要说明的是，在上述各实施例中，均是以各个晶体管采用N型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当各个晶体管均采用P型晶体管时，第一电位相对于第二电位为低电位，各个信号端和节点的电位变化可以与图7所示的电位变化相反。

综上所述，本发明实施例提供的移位寄存器单元的驱动方法，输入电路可以在第一控制信号端和第二控制信号端的控制下，控制上拉节点的电位。由于该第一控制信号端和第二控制信号端提供的控制信号均属于可以调节的直流电源信号，因此可以使得当输入电路中的晶体管的阈值电压发生偏移时，通过调整该第一控制信号端和第二控制信号端的电位，来调整上拉节点的电位。避免了由于输入电路中的晶体管的阈值电压发生偏移，导致扫描方向变化后上拉节点的电位不稳定的问题，进而避免了输出端输出的信号不稳定的问题。该移位寄存器单元在进行双向扫描时的稳定性更高。

图8是本发明实施例提供的一种栅极驱动电路的结构示意图，如图8所示，该栅极驱动电路可以包括：至少两个级联的如图1至图5任一所示的移位寄存器单元，例如图8中示出的栅极驱动电路中包括L个移位寄存器单元，L为大于1的整数。从图8可以看出，该每一级移位寄存器单元的输出端OUT可以分别与上一级移位寄存器单元的第二输入信号端IN2，以及下一级移位寄存器单元的第一输入信号端IN1连接。

需要说明的是，第一级移位寄存器单元的第一输入信号端IN1以及最后一级移位寄存器单元的第二输入信号端IN2可以均与开启信号端STV连接。并且，为了简化电路结构，节省布线空间，如图8所示，第一级移位寄存器单元的第一输入信号端IN1，以及最后一级移位寄存器单元的第二输入信号端IN2可以通过同一根信号线与该开启信号端STV连接。

另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图8所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元和各电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元，包括：输入电路、输出电路、下拉控制电路和下拉电路；

所述输入电路分别与第一控制信号端、第二控制信号端、第一输入信号端、第二输入信号端、第一时钟信号端以及上拉节点连接，所述输入电路用于响应于所述第一控制信号端的第一控制信号和所述第一时钟信号端的第一时钟信号，向所述上拉节点输入来自所述第一输入信号端的第一输入信号，或者所述输入电路用于响应于所述第二控制信号端的第二控制信号和所述第一时钟信号端的第一时钟信号，向所述上拉节点输入来自所述第二输入信号端的第二输入信号，所述第一控制信号和所述第二控制信号均为直流电源信号，且所述直流电源信号的电位的大小可调；

所述输出电路分别与第二时钟信号端、所述上拉节点和输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输入来自所述第二时钟信号端的第二时钟信号；

所述下拉控制电路分别与所述第一时钟信号端、第一电源端、所述上拉节点和下拉节点连接，所述下拉控制电路用于响应于所述第一时钟信号以及所述上拉节点，向所述下拉节点输入来自所述第一电源端的第一电源信号或所述第一时钟信号；

所述下拉电路分别与所述第二时钟信号端、第二电源端、所述上拉节点、所述下拉节点和所述输出端连接，所述下拉电路用于响应于所述下拉节点和所述第二时钟信号，向所述输出端和所述上拉节点输入来自所述第二电源端的第二电源信号；

其中，所述输入电路，包括：串联的输入子电路和开关子电路，串联后的输入子电路和开关子电路的一端分别与所述第一输入信号端和所述第二输入信号端连接，串联后的输入子电路和开关子电路的另一端与所述上拉节点连接；

所述开关子电路还与所述第一时钟信号端连接，所述开关子电路用于响应于所述第一时钟信号，控制每个输入信号端与所述上拉节点的导通或关断；

所述输入子电路还分别与所述第一控制信号端和所述第二控制信号端连接，所述输入子电路用于响应于所述第一控制信号，在所述开关子电路控制所述第一输入信号端和所述上拉节点导通时，向所述上拉节点输入所述第一输入信号，或者所述输入子电路用于响应于所述第二控制信号，在所述开关子电路控制所述第二输入信号端和所述上拉节点导通时，向所述上拉节点输入所述第二输入信号；

所述开关子电路包括：第一开关晶体管；所述第一开关晶体管的栅极与所述第一时钟信号端连接，所述第一开关晶体管的第一极与所述输入子电路连接，所述第一开关晶体管的第二极与所述上拉节点连接；

或者，所述开关子电路，包括：第四开关晶体管和第五开关晶体管；所述第四开关晶体管和所述第五开关晶体管的栅极均与所述第一时钟信号端连接，所述第四开关晶体管的第一极与所述第一输入信号端连接，所述第五开关晶体管的第一极与所述第二输入信号端连接，所述第四开关晶体管和所述第五开关晶体管的第二极均与所述输入子电路连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入子电路，包括：第一输入晶体管、第二输入晶体管，所述开关子电路包括：第一开关晶体管；

所述第一输入晶体管的栅极与所述第一控制信号端连接，所述第一输入晶体管的第一极与所述第一输入信号端连接，所述第一输入晶体管的第二极与所述第一开关晶体管的第一极连接；

所述第二输入晶体管的栅极与所述第二控制信号端连接，所述第二输入晶体管的第一极与所述第二输入信号端连接，所述第二输入晶体管的第二极与所述第一开关晶体管的第一极连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入子电路，包括：第五输入晶体管和第六输入晶体管，所述开关子电路，包括：第四开关晶体管和第五开关晶体管；

所述第五输入晶体管的栅极与所述第一控制信号端连接，所述第五输入晶体管的第一极与所述第四开关晶体管的第二极连接，所述第五输入晶体管的第二极与所述上拉节点连接；

所述第六输入晶体管的栅极与所述第二控制信号端连接，所述第六输入晶体管的第一极与所述第五开关晶体管的第二极连接，所述第六输入晶体管的第二极与所述上拉节点连接。

4.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述下拉控制电路，包括：第一控制晶体管和第二控制晶体管；所述下拉电路，包括：第三控制晶体管、第四控制晶体管、第五控制晶体管和第一电容器；

所述第一控制晶体管的栅极与所述第一时钟信号端连接，所述第一控制晶体管的第一极与所述第一电源端连接，所述第一控制晶体管的第二极与所述下拉节点连接；

所述第二控制晶体管的栅极与所上拉节点连接，所述第二控制晶体管的第一极与所述第一时钟信号端连接，所述第二控制晶体管的第二极与所述下拉节点连接；

所述第三控制晶体管的栅极与所述下拉节点连接，所述第三控制晶体管的第一极与所述第二电源端连接，所述第三控制晶体管的第二极与所述第四控制晶体管的第二极连接；

所述第四控制晶体管的栅极与所述第二时钟信号端连接，所述第四控制晶体管的第二极与所述上拉节点连接；

所述第五控制晶体管的栅极与所述下拉节点连接，所述第五控制晶体管的第一极与所述第二电源端连接，所述第五控制晶体管的第二极与所述输出端连接；

所述第一电容器的一端与所述下拉节点连接，所述第一电容器的另一端与所述第二电源端连接。

5.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输出电路，包括：第六控制晶体管和第二电容器；

所述第六控制晶体管的栅极与所述上拉节点连接，所述第六控制晶体管的第一极与所述第二时钟信号端连接，所述第六控制晶体管的第二极与所述输出端连接；

所述第二电容器的一端与所述上拉节点连接，所述第二电容器的另一端与所述输出端连接。

6.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至5任一所述的移位寄存器单元，所述移位寄存器单元，包括：输入电路、输出电路、下拉控制电路和下拉电路；所述方法包括：

输入阶段，第一控制信号端输出的第一控制信号的电位为第一电位，第一输入信号端输出的第一输入信号的电位为第一电位，第一时钟信号端输出的第一时钟信号的电位为第一电位，所述输入电路响应于所述第一控制信号和所述第一时钟信号，向上拉节点输入所述第一输入信号；

输出阶段，所述第一时钟信号的电位为第二电位，第二时钟信号端输出的第二时钟信号的电位为第一电位，所述上拉节点保持第一电位，所述输出电路响应于所述上拉节点，向输出端输入所述第二时钟信号；

复位阶段，所述第一控制信号的电位为第一电位，所述第一时钟信号的电位为第一电位，所述第一输入信号的电位为第二电位，所述输入电路响应于所述第一时钟信号和所述第一控制信号，向所述上拉节点输入所述第一输入信号，所述下拉控制电路响应于所述第一时钟信号，向所述下拉节点输入来自第一电源端的第一电源信号，所述下拉电路响应于所述下拉节点向所述输出端输入来自第二电源端的第二电源信号；

下拉阶段，所述第二时钟信号的电位为第一电位，所述下拉节点保持所述第一电源信号的电位，所述下拉电路响应于所述下拉节点和所述第二时钟信号，向所述输出端和所述上拉节点输入所述第二电源信号。

7.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至5任一所述的移位寄存器单元；

每一级移位寄存器单元的输出端分别与上一级移位寄存器单元的第二输入信号端，以及下一级移位寄存器单元的第一输入信号端连接。

8.一种显示装置，其特征在于，所述显示装置包括：如权利要求7所述的栅极驱动电路。

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