CN114464133A - 移位寄存器及其控制方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本申请提供了一种移位寄存器及其控制方法、栅极驱动电路和显示装置，属于显示技术领域，能够实现兼容多种脉宽可调波形的输出功能，且实现栅极驱动信号的正反扫描功能；采用的方案为：移位寄存器的第二输入电路被配置为在第四控制信号端的控制下，将第一输入信号端的电位提供至上拉节点，或者，在第五控制信号端的控制下，将第二输入信号端的电位提供至上拉节点；第二复位电路被配置为在第一输入信号端和第四控制信号端的控制下控制下拉节点的电位；或者，在第二输入信号端、第五控制信号端的控制下控制下拉节点的电位；用于图像显示。

Description

移位寄存器及其控制方法、栅极驱动电路和显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器及其控制方法、栅极驱动电路和显示装置。

背景技术

在目前OLED(Organic Light Emitting Diode，有机发光二极管)显示领域，通过阵列基板行驱动(Gate on Array，GOA)电路及时序设计来驱动显示屏显示。

通常，显示装置中对像素电路进行驱动时主要采用两种驱动模式，分别为逐行顺序驱动模式(Progressive emission，PE)与全屏同时驱动模式(Simultaneous emission，SE)。PE驱动模式为逐行复位+补偿+发光，SE模式为采用全屏复位+补偿，而后逐行写入数据，最后全屏同时发光。

发明内容

本申请提供一种移位寄存器及其控制方法、栅极驱动电路和显示装置，可以兼容多种脉宽可调波形的输出功能，实现栅极驱动信号的正反扫描功能，为更多种类的显示产品提供技术支持。

为达到上述目的，本申请采用如下技术方案：

本申请的第一方面提供了一种移位寄存器，移位寄存器包括：第一输入电路、第一复位电路、第二输入电路和第二复位电路。

第一输入电路连接第一控制信号端、电源信号端和所述移位寄存器的上拉节点，被配置为在所述第一控制信号端的信号控制下将所述电源信号端的电位提供至所述上拉节点。

第一复位电路连接第二控制信号端、所述电源信号端、参考信号端、所述上拉节点和所述移位寄存器的下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点，并将所述参考信号端的电位提供至所述上拉节点。

第二输入电路连接第一输入信号端、第二输入信号端、第三控制信号端、第一时钟信号端、第四控制信号端、第五控制信号端和所述上拉节点，被配置为在所述第三控制信号端、所述第四控制信号端和所述第一时钟信号端的控制下，将所述第一输入信号端的电位提供至所述上拉节点。或者，被配置为在所述第三控制信号端、所述第五控制信号端和所述第一时钟信号端的控制下，将所述第二输入信号端的电位提供至所述上拉节点。

第二复位电路连接第二时钟信号端、所述第一输入信号端、所述第二输入信号端、所述第四控制信号端、所述第五控制信号端、所述电源信号端和所述下拉节点，被配置为在所述第二时钟信号端、所述第一输入信号端和所述第四控制信号端的控制下控制所述下拉节点的电位。或者，被配置为在所述第二时钟信号端、所述第二输入信号端、所述第五控制信号端的控制下控制所述下拉节点的电位。

本申请第二输入电路具有两种条途径传输信号控制上拉节点的电位，第二复位电路具有两条途径传输信号控制下拉节点的电位，可以更方便的控制上拉节点和下拉节点的电位，实现更多技术功能。

在一些实施例中，所述第二输入电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管。

所述第一晶体管的栅极连接所述第一时钟信号端，所述第一晶体管的第一极连接所述第一输入信号端。所述第二晶体管的栅极连接所述第三控制信号端，所述第二晶体管的第一极连接所述第一晶体管的第二极。所述第三晶体管的栅极连接所述第四控制信号端，所述第三晶体管的第一极连接所述第二晶体管的第二极，所述第三晶体管的第二极连接所述上拉节点。所述第四晶体管的栅极连接所述第一时钟信号端，所述第四晶体管的第一极连接所述第二输入信号端。所述第五晶体管的栅极连接所述第三控制信号端，所述第五晶体管的第一极连接所述第四晶体管的第二极。所述第六晶体管的栅极连接所述第五控制信号端，所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第六晶体管的第二极连接所述上拉节点。

在一些实施例中，所述第二输入电路还连接所述第二时钟信号端，被配置为在所述上拉节点和所述第三控制信号端的控制下，通过所述第二时钟信号端的信号，在耦合作用下抬升所述上拉节点的电位。

在一些实施例中，所述第二输入电路还包括：第十四晶体管、第十五晶体管和第二电容。所述第十四晶体管的栅极连接所述上拉节点，所述第十四晶体管的第一极连接所述第二时钟信号端。所述第十五晶体管的栅极连接所述第三控制信号端，所述第十五晶体管的第一极连接所述第十四晶体管的第二极。所述第二电容的第一端连接所述上拉节点，所述第二电容的第二端连接所述第十五晶体管的第二极。

在一些实施例中，所述第二复位电路包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第一电容。

所述第七晶体管的栅极连接所述第四控制信号端，所述第七晶体管的第一极连接所述第二时钟信号端。所述第八晶体管的栅极连接所述第一输入信号端，所述第八晶体管的第一极连接所述第七晶体管的第二极。所述第九晶体管的栅极连接所述第二时钟信号端，所述第九晶体管的第一极连接所述电源信号端，所述第九晶体管的第二极连接所述第八晶体管的第二极。

所述第十晶体管的栅极连接所述第五控制信号端，所述第十晶体管的第一极连接所述第二时钟信号端。所述第十一晶体管的栅极连接所述第二输入信号端，所述第十一晶体管的第一极连接所述第十晶体管的第二极，所述第十一晶体管的第二极连接所述第九晶体管的第二极。所述第十二晶体管的栅极连接所述第九晶体管的第二极，所述第十二晶体管的第一极连接所述第一时钟信号端。

所述第十三晶体管的栅极连接所述第一时钟信号端，所述第十三晶体管的第一极连接所述第十二晶体管的第二极，所述第十三晶体管的第二极连接所述下拉节点。所述第一电容的第一端连接所述第十二晶体管的栅极，所述第一电容的第二端连接所述第十二晶体管的第二极。

在一些实施例中，所述第二复位电路还包括第十六晶体管，所述第十六晶体管的栅极连接所述第二控制信号端，所述第十六晶体管的第一极连接所述电源信号端，所述第十六晶体管的第二极连接所述第九晶体管的第二极。

在一些实施例中，所述第一复位电路包括：第一复位子电路和第二复位子电路，第一复位子电路连接所述第二控制信号端、所述参考信号端和所述上拉节点，被配置为在所述第二控制信号端的信号的控制下将所述参考信号端的电位提供至所述上拉节点。第二复位子电路连接所述第二控制信号端、所述电源信号端和所述下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点。

在一些实施例中，所述第一复位子电路包括：第十九晶体管和第二十晶体管，所述第十九晶体管的栅极连接所述第二控制信号端，所述第十九晶体管的第一极连接所述参考信号端。所述第二十晶体管的栅极连接所述第二控制信号端，所述第二十晶体管的第一极连接所述第十九晶体管的第二极，所述第二十晶体管的第二极连接所述上拉节点。

在一些实施例中，所述第二复位子电路包括第二十一晶体管，所述第二十一晶体管的栅极连接所述第二控制信号端，所述第二十一晶体管的第一极连接所述电源信号端，所述第二十一晶体管的第二极连接所述下拉节点。

在一些实施例中，所述第一输入电路包括第二十二晶体管，所述第二十二晶体管的栅极连接所述第一控制信号端，所述第二十二晶体管的第一极连接所述电源信号端，所述第二十二晶体管的第二极连接所述上拉节点。

在一些实施例中，移位寄存器还包括输出电路和控制电路，所述输出电路连接所述上拉节点、所述下拉节点、所述电源信号端、所述参考信号端和所述输出信号端，被配置为在所述上拉节点的电位的控制下将所述电源信号端的信号提供至所述输出信号端，以及在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述输出信号端，以使输出信号端输出栅极驱动信号；其中，在一帧周期内，所述栅极驱动信号的电平变化依次为第一电平、第二电平、第三电平、第一电平和第二电平，所述第一电平的绝对值大于所述第三电平的绝对值，第一个第一电平的持续时长大于第二个第一电平的持续时长。所述第一电平能够控制所述移位寄存器连接的像素驱动电路中的晶体管导通，所述第一个第一电平所在时段对应所述像素驱动电路的复位和补偿时段，所述第二个第一电平所在时段对应所述像素驱动电路的数据写入时段。

所述控制电路连接所述上拉节点和所述下拉节点，被配置为根据所述上拉节点的电位下拉所述下拉节点的电位，以及根据所述下拉节点的电位下拉所述上拉节点的电位。

在一些实施例中，所述输出电路包括：第十七晶体管、第十八晶体管、第三电容和第四电容，所述第十七晶体管的栅极连接所述上拉节点，所述第十七晶体管的第一极连接所述电源信号端，所述第十七晶体管的第二极连接所述输出信号端。所述第十八晶体管的栅极连接所述下拉节点，所述第十八晶体管的第一极连接所述参考信号端，所述第十八晶体管的第二极连接所述输出信号端。所述第三电容的第一端连接所述上拉节点，所述第三电容的第二端连接所述输出信号端。所述第四电容的第一端连接所述下拉节点，所述第四电容的第二端连接所述参考信号端。

在一些实施例中，所述控制电路包括：第一控制子电路和第二控制子电路，第一控制子电路连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述上拉节点。第二控制子电路连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述上拉节点的电位的控制下将所述参考信号端的电位提供至所述下拉节点。

在一些实施例中，所述第一控制子电路包括第二十三晶体管和第二十四晶体管，所述第二十三晶体管的栅极连接所述下拉节点，所述第二十三晶体管的第一极连接所述参考信号端。所述第二十四晶体管的栅极连接所述下拉节点，所述第二十四晶体管的第一极连接所述第二十三晶体管的第二极，所述第二十四晶体管的第二极连接所述上拉节点。

在一些实施例中，第二控制子电路包括：第二十五晶体管和第二十六晶体管，所述第二十五晶体管的栅极连接所述上拉节点，所述第二十五晶体管的第一极连接所述参考信号端。所述第二十六晶体管的栅极连接所述上拉节点，所述第二十六晶体管的第一极连接所述第二十五晶体管的第二极，所述第二十六晶体管的第二极连接所述下拉节点。

在一些实施例中，所述第一复位电路的第一复位子电路包括第十九晶体管和第二十晶体管，所述移位寄存器还包括防漏电电路，所述防漏电电路连接所述上拉节点、所述电源信号端和防漏节点，被配置为在所述上拉节点的信号的控制下，将所述电源信号端的电位提供至所述防漏节点。其中，所述防漏节点与所述第十九晶体管的第二极、所述第二十晶体管的第一极连接，所述防漏节点还与所述第二十三晶体管的第二极、所述第二十四晶体管的第一极连接。

在一些实施例中，所述防漏电电路包括第二十七晶体管，所述第二十七晶体管的栅极连接所述上拉节点，所述第二十七晶体管的第一极连接所述电源信号端，所述第二十七晶体管的第二极连接所述第十九晶体管的第二极、所述第二十晶体管的第一极、所述第二十三晶体管的第二极和所述第二十四晶体管的第一极。

在一些实施例中，所述移位寄存器还包括负载电路，所述输出电路通过所述负载电路连接至所述移位寄存器的输出信号端。

本申请的移位寄存器中设置两组输入电路和复位电路，能够分别产生用于补偿和复位的栅极驱动信号和用于数据写入的栅极驱动信号，并且使二者不相互影响，从而可以代替多个移位寄存器来实现SE扫描，减少移位寄存器的晶体管和信号线数量，缩小占用空间。

当然，可以适当调整移位寄存器中设置两组输入电路和复位电路的控制信号，能够实现PE扫描。

本申请的第二方面提供了一种栅极驱动电路，所述栅极驱动电路包括多级级联的移位寄存器。

所述移位寄存器包括第一输入电路，所述第一输入电路连接第一控制信号端、电源信号端和所述移位寄存器的上拉节点，被配置为在所述第一控制信号端的信号控制下将所述电源信号端的电位提供至所述上拉节点。其中，多个所述移位寄存器共用一个所述第一输入电路。

在一些实施例中，所述移位寄存器还包括第三复位电路。所述第三复位电路连接第二控制信号端、参考信号端和所述移位寄存器的上拉节点，被配置为在所述第二控制信号端的信号控制下将所述参考信号端的电位提供至所述上拉节点。其中，多个所述移位寄存器共用一个所述第三复位电路。

在一些实施例中，所述第三复位电路包括第二十八晶体管，所述第二十八晶体管的栅极连接所述第二控制信号端，所述第二十八晶体管的第一极连接所述参考信号端，所述第二十八晶体管的第二极连接所述上拉节点。

在一些实施例中，多级级联的移位寄存器包括上述的移位寄存器。

在一些实施例中，每个移位寄存器的第一控制信号端连接第一控制信号线，第二控制信号端连接第二控制信号线，第三控制信号端连接第三控制信号线，所述第四控制信号端连接第四控制信号线，所述第五控制信号端连接第五控制信号线。

第n级的移位寄存器的第一输入信号端连接第n-x级移位寄存器的输出信号端。第n级的移位寄存器的第二输入信号端连接第n+x级移位寄存器的输出信号端。

第n-x级移位寄存器的第一时钟信号端连接第一时钟信号线，第n-x级移位寄存器的第二时钟信号端连接第二时钟信号线。第n级移位寄存器的第一时钟信号端连接第二时钟信号线，第n级移位寄存器的第二时钟信号端连接第一时钟信号线。第n+x级移位寄存器的第一时钟信号端连接第一时钟信号线，第n+x级移位寄存器的第二时钟信号端连接第二时钟信号线。其中，n为大于1的整数，x为大于或等于1的整数。

本申请实现了栅极驱动信号的正扫和反扫功能，为更多种类的显示产品提供技术支持。并且，通过正扫和反扫功能，提高移位寄存器所连接的像素驱动电路的第一行的晶体管和最后一行的晶体管的老化均一性，延长产品的使用寿命。当然，也可以根据需要选择正扫和反扫功能之一。

本申请的第三方面提供了一种如上所述的移位寄存器的控制方法，所述方法包括：在第一阶段，第一输入电路在第一控制信号端的信号控制下将电源信号端的电位提供至上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第一复位电路在第二控制信号端的信号的控制下将所述电源信号端的电位提供至下拉节点，第一复位电路和第三复位电路将参考信号端的电位提供至所述上拉节点，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位。

在第二阶段，第二输入电路在第三控制信号端、第四控制信号端和第一时钟信号端的控制下将第一输入信号端的电位提供至所述上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第二复位电路在所述第一时钟信号端、第二时钟信号端、所述第一输入信号端和所述电源信号端的信号的控制下上拉所述下拉节点的电位，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位。

或者，在第二阶段，第二输入电路在第三控制信号端、第五控制信号端和第一时钟信号端的控制下将第二输入信号端的电位提供至所述上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第二复位电路在所述第一时钟信号端、第二时钟信号端、所述第二输入信号端和所述电源信号端的信号的控制下上拉所述下拉节点的电位，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位。

上述移位寄存器的控制方法的有益效果与本申请的第一方面所提供的移位寄存器的有益效果相同，此处不再赘述。

本申请的第四方面提供了一种显示装置，包括如上所述栅极驱动电路。

上述显示装置的有益效果与本申请的第一方面所提供的移位寄存器和本申请的第二方面所提供的栅极驱动电路的有益效果相同，此处不再赘述。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1A为根据一些实施例所提供的像素驱动电路的驱动模式结构图；

图1B为根据一些实施例所提供的像素驱动电路的另一种驱动模式结构图；

图2A为根据一些实施例所提供的像素驱动电路的电路图；

图2B为根据一些实施例所提供的像素驱动电路的时序控制图；

图3为根据本申请的一些实施例所提供的移位寄存器的结构图；

图4A为根据本申请的一些实施例所提供的移位寄存器的电路图；

图4B为根据本申请的一些实施例所提供的移位寄存器的另一种电路图；

图4C为根据本申请的一些实施例所提供的移位寄存器的又一种电路图；

图5为根据本申请的一些实施例所提供的栅极驱动电路的结构图；

图6为根据本申请的一些实施例所提供的栅极驱动电路的另一种结构图；

图7为根据本申请的一些实施例所提供的另一种移位寄存器的电路图；

图8为根据本申请的一些实施例所提供的栅极驱动电路的又一种结构图；

图9为根据本申请的一些实施例所提供的移位寄存器的时序控制图；

图10为根据本申请的一些实施例所提供的栅极驱动电路的时序控制仿真图；

图11为根据本申请的一些实施例所提供的栅极驱动电路的另一种时序控制仿真图；

图12为根据本申请的一些实施例所提供的显示装置的结构图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

术语“第一”、“第二”等可以用于描述各种部件，但是部件不受限于该术语。术语仅用于将一个部件与其它部件进行区分。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

另外，在一些实施例中，“电连接”可以表示为直接电连接，也可以表示为间接电连接。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

本申请的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管(例如氧化物薄膜晶体管)或其他特性相同的开关器件，本申请的实施例中均以薄膜晶体管为例进行说明。

在一些实施例中，移位寄存器所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本申请的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本申请的实施例提供的电路中，上拉节点和下拉节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

在本申请的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)。术语“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。

下面，在本申请的实施例提供的电路中，以晶体管均以N型晶体管为例进行说明。

显示装置包括多个子像素，多个子像素排列成多行，子像素包括像素驱动电路和发光器件，在进行像素驱动电路的内部补偿时主要采用两种驱动模式，分别为逐行顺序驱动模式(Progressive emission，PE)与全屏同时驱动模式(Simultaneous emission，SE)，如图1A所示为逐行顺序驱动模式(Progressive emission，PE)，如图1B所示为全屏同时驱动模式(Simultaneous emission，SE)。PE驱动模式为逐行复位+补偿+发光，SE模式为采用全屏复位+补偿，而后逐行写入数据，最后全屏同时发光。该两种驱动模式下，往往需要多个栅极驱动电路来分别产生用于复位、补偿和数据写入的栅极驱动信号，例如第一栅极驱动电路产生用于复位和补偿的栅极驱动信号，第二栅极驱动电路产生用于数据写入的栅极驱动信号，这些栅极驱动电路均包括多个移位寄存器(Gate on Array，GOA)，移位寄存器中的晶体管和信号线数量较多且连线跨线多，占用空间大。

在一些实施例中，子像素的像素驱动电路包括多种，例如“2T1C”、“3T1C”、“6T1C”、“6T2C”、“7T1C”、“7T2C”或“8T1C”等结构。其中，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的个数，“C”表示为电容器，位于“C”前面的数字表示为电容器的个数。示例的，“3T1C”表示3个晶体管和1个电容器。下面示例性的介绍本申请的移位寄存器所连接的一种像素驱动电路20的结构。

在一些示例中，显示装置还包括多条信号线，例如电源信号线VDD，使能信号线EM，数据写入信号线Data、复位信号线VREF和栅极驱动信号线G1。如图2A所示，像素驱动电路20包括发光控制晶体管T201，驱动晶体管T202、写入晶体管T203以及电容器Cst。

发光控制晶体管T201的栅极连接使能信号线EM，发光控制晶体管T201的第一极连接电源信号线VDD，发光控制晶体管T201的第二极连接驱动晶体管T202的第一极。写入晶体管T203的栅极连接栅极驱动信号线G1，写入晶体管T203的第一极连接数据写入信号线Data和复位信号线VREF，写入晶体管T203的第二极连接驱动晶体管T202的栅极，驱动晶体管T202的第二极连接发光器件L的阳极，电容器Cst的第一端连接驱动晶体管T202栅极，电容器Cst的第二端连接驱动晶体管T202的第二极。在一些实施例中，数据写入信号线Data和复位信号线VREF共用，在像素驱动的不同时段传输相应的复位信号或者数据信号。

其中，补偿和数据写入晶体管T203的第二极、驱动晶体管T202的栅极和电容器Cst的第一端连接的汇合点为节点G，驱动晶体管T202的第二极、电容器Cst的第二端和发光器件L的阳极连接的汇合点为节点S。

上述像素驱动电路20在一帧图像显示过程中的时序控制如图2B所示，在一帧图像中，包括第一阶段和第二阶段。

第一阶段包括复位补偿时段，第一阶段中，使能信号线EM传输的信号为高电平，发光控制晶体管T201导通，电源信号线VDD传输的信号为低电平，例如为VDD_L，栅极驱动信号线G1传输的信号为高电平，写入晶体管T203导通，复位信号线VREF将复位信号传输至驱动晶体管T202的栅极，对驱动晶体管T202的栅极进行复位，节点G的电位变为复位信号的电压Vref。

然后，电源信号线VDD传输的信号为高电平，例如为VDD_H，发光控制晶体管T201保持导通状态，栅极驱动信号线G1传输的信号保持高电平，写入晶体管T203保持导通状态，节点G的电位保持为Vref，节点S的电位逐渐升高，直至变为Vref-Vth。

第二阶段包括逐行扫描写数据时段，在第二阶段中，使能信号线EM传输的信号为低电平，发光控制晶体管T201关断，电源信号线VDD传输的信号保持高电平。栅极驱动信号线G1逐行传输数据写入的栅极驱动信号，数据写入信号线Data将数据信号逐行写入驱动晶体管T202，并将数据信号的电压存储在电容器Cst中，节点G的电位为Vdata，根据电容耦合，节点S的电位变为Vref-Vth+ΔV，ΔV＝Vdata-Vref，第一行像素驱动电路20的数据写入完成后，等待最后一行像素驱动电路20的数据写入。

自第一行像素驱动电路20的数据写入至最后一行像素驱动电路20的数据写入完成后，多条使能信号线EM传输的信号均变为高电平，发光控制晶体管T201导通，由于电容器Cst的存在，驱动晶体管T202保持导通状态，将电源信号线VDD传输的信号传输至节点S，节点S的电位升高，多行子像素的发光器件L同时发光。如图2B所示，由于节点S的电位升高，在电容器Cst的耦合作用下，节点G的电位同步抬升。

发明人还发现，在SE模式下，由于是逐行写入数据，在第一行子像素写入完成后，需要等待最后一行子像素即第N行子像素写入数据完成后，然后全屏同时发光。然而，在此过程中，第一行子像素需要长期的处于数据写入后的等待过程中，长期这样，第一行子像素的晶体管(Thin Film Transistor，TFT)容易老化，使得显示装置的寿命缩短。

因此，基于以上问题，本申请的实施例提供一种移位寄存器10、移位寄存器的控制方法、栅极驱动电路1000和显示装置。以下对移位寄存器10、移位寄存器的控制方法、栅极驱动电路1000和显示装置2000分别进行介绍。

在一些实施例中，如图3所示，移位寄存器10包括：第一输入电路100、第一复位电路300、第二输入电路200和第二复位电路400。

第一输入电路100连接第一控制信号端SC1、电源信号端VGH和移位寄存器10的上拉节点Q，被配置为在第一控制信号端SC1的信号控制下将电源信号端VGH的电位提供至上拉节点Q。

示例性的，在第一控制信号端SC1传输的第一控制信号的电平为工作电平的情况下，第一输入电路100可以在第一控制信号的作用下导通，接收并传输电源信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

其中，某个信号的电平为工作电平是指，该信号电平能够使该信号控制的电路导通，开始工作，例如对于第一控制信号端SC1传输的第一控制信号所控制的晶体管为N型晶体管的情况下，第一控制信号端SC1传输的第一控制信号的工作电平为高电平，在第一控制信号端SC1传输的第一控制信号为高电平的情况下，晶体管导通；例如对于第一控制信号端SC1传输的第一控制信号所控制的晶体管为P型晶体管的情况下，第一控制信号端SC1传输的第一控制信号的工作电平为低电平，在第一控制信号端SC1传输的第一控制信号为低电平的情况下，晶体管导通。

第一复位电路300连接第二控制信号端SC2、电源信号端VGH、参考信号端VGL、上拉节点Q和移位寄存器10的下拉节点QB，被配置为在第二控制信号端SC2的信号的控制下将电源信号端VGH的电位提供至下拉节点QB，并将参考信号端VGL的电位提供至上拉节点Q。

示例性的，第一复位电路300可以在第二控制信号端SC2传输的第二控制信号的作用下导通，对上拉节点和下拉节点输入相反的电压，例如，电源信号端VGH的电位和参考信号端VGL的电位相反，分别为一高一低，第一复位电路300对下拉节点输入电源信号端VGH的电位，抬升下拉节点的电位，对上拉节点输入参考信号端VGL的电位，拉低上拉节点的电位。即第一复位电路300导通，接收并传输电源信号至下拉节点QB，对下拉节点QB进行充电，使得下拉节点QB的电压升高。同时，接收并传输参考信号至上拉节点Q。

第二输入电路200连接第一输入信号端STU、第二输入信号端STD、第三控制信号端SC3、第一时钟信号端XCK、第四控制信号端CN、第五控制信号端CNB和上拉节点Q，被配置为在第三控制信号端SC3、第四控制信号端CN和第一时钟信号端XCK的控制下，将第一输入信号端STU的电位提供至上拉节点Q。或者，被配置为在第三控制信号端SC3、第五控制信号端CNB和第一时钟信号端XCK的控制下，将第二输入信号端STD的电位提供至上拉节点Q。

示例性的，在第三控制信号端SC3传输的第三控制信号、第四控制信号端CN传输的第四控制信号且第一时钟信号端XCK传输的时钟信号的作用下，第二输入电路200导通，接收并传输第一输入信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。或者，在第三控制信号端SC3传输的第三控制信号、第五控制信号端CNB传输的第五控制信号且第一时钟信号端XCK传输的时钟信号的作用下导通，第二输入电路200导通，接收并传输第二输入信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

第二输入电路的两种功能为或者关系，即实现在第三控制信号端SC3、第四控制信号端CN和第一时钟信号端XCK的控制下，将第一输入信号端STU的电位提供至上拉节点Q的功能，以及实现在第三控制信号端SC3、第五控制信号端CNB和第一时钟信号端XCK的控制下，将第二输入信号端STD的电位提供至上拉节点Q的功能，二者的区别在于第四控制信号端CN和第五控制信号端CNB，也就是说，第四控制信号端CN所传输的信号和第五控制信号端CNB所传输的信号为电位相反的信号，不同时控制第二输入电路导通。

第二复位电路400连接第二时钟信号端CK、第一输入信号端STU、第二输入信号端STD、第四控制信号端CN、第五控制信号端CNB、电源信号端VGH和下拉节点QB，被配置为在第二时钟信号端CK、第一输入信号端STU和第四控制信号端CN的控制下控制下拉节点QB的电位。或者，被配置为在第二时钟信号端CK、第二输入信号端STD、第五控制信号端CNB的控制下控制下拉节点QB的电位。

移位寄存器10包括还包括输出电路，输出电路被配置为在上拉节点Q的电位的控制下将电源信号端VGH的信号提供至输出信号端OUT，以及在下拉节点QB的电位的控制下将参考信号端VGL的电位提供至输出信号端OUT。

本申请一些实施例提供的移位寄存器中设置两组输入电路和复位电路，能够分别控制输出电路输出用于补偿和复位的栅极驱动信号和用于数据写入的栅极驱动信号，并且使二者不相互影响，也就是说多个上述移位寄存器组成的栅极驱动电路所输出的栅极驱动信号能够对像素驱动电路进行复位、补偿和数据写入，从而无需设置多个栅极驱动电路来分别产生对应的栅极驱动信号，可以代替多个栅极驱动电路实现SE扫描，减少栅极驱动信号的数量，即减少了移位寄存器的晶体管和信号线数量，缩小占用空间。并且，第二输入电路200具有两种条途径传输信号控制上拉节点Q的电位，第二复位电路400具有两条途径传输信号控制下拉节点QB的电位，可以更方便的控制上拉节点Q和下拉节点QB的电位，实现更多技术功能。

在一些实施例中，第二复位电路400还可以在第一时钟信号端XCK、第二时钟信号端CK、第一输入信号端STU和第二输入信号端STD的控制下将电源信号端VGH与下拉节点QB电隔离。

在一些实施例中，如图4A～图4C所示，第二输入电路200包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。

在一些示例中，如图4A～图4C所示，第一晶体管T1的栅极连接第一时钟信号端XCK，第一晶体管T1的第一极连接第一输入信号端STU。第二晶体管T2的栅极连接第三控制信号端SC3，第二晶体管T2的第一极连接第一晶体管T1的第二极。第三晶体管T3的栅极连接第四控制信号端CN，第三晶体管T3的第一极连接第二晶体管T2的第二极，第三晶体管T3的第二极连接上拉节点Q。

需要说明的是，在上述示例中，第一晶体管T1、第二晶体管T2、第三晶体管T3依次串联，在另一些示例中，也可以是第三晶体管T3、第一晶体管T1、第二晶体管T2依次串联，或者，也可以是第三晶体管T3、第二晶体管T2、第一晶体管T1依次串联，等等，对三个晶体管的排列顺序并不设限，只要位于首尾的晶体管分别连第一输入信号端STU和上拉节点即可。以下提到的串联的晶体管同理。

示例性的，在第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第一晶体管T1在此时钟信号的控制下导通，在第三控制信号的电平为高电平的情况下，第二晶体管T2在第三控制信号的控制下导通，在第四控制信号的电平为高电平的情况下，第三晶体管T3在第四控制信号的控制下导通。在第三控制信号的电平为高电平、第四控制信号的电平为高电平且第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第一晶体管T1、第二晶体管T2和第三晶体管T3接收并传输第一输入信号至上拉节点Q对上拉节点Q进行充电，使得上拉节点Q的电压升高。

在一些示例中，如图4A～图4C所示，第四晶体管T4的栅极连接第一时钟信号端XCK，第四晶体管T4的第一极连接第二输入信号端STD。第五晶体管T5的栅极连接第三控制信号端SC3，第五晶体管T5的第一极连接第四晶体管T4的第二极。第六晶体管T6的栅极连接第五控制信号端CNB，第六晶体管T6的第一极连接第五晶体管T5的第二极，第六晶体管T6的第二极连接上拉节点Q。

示例性的，在第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第四晶体管T4在第一时钟信号端XCK的时钟信号的控制下导通，在第三控制信号的电平为高电平的情况下，第五晶体管T5在第三控制信号的控制下导通，在第五控制信号的电平为高电平的情况下第六晶体管T6在第五控制信号的控制下导通。在第三控制信号的电平为高电平、第五控制信号的电平为高电平且第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第四晶体管T4、第五晶体管T5和第六晶体管T6接收并传输第二输入信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

在一些实施例中，如图4A～图4C所示，第二输入电路200还连接第二时钟信号端CK，被配置为在上拉节点Q和第三控制信号端SC3的控制下，通过第二时钟信号端CK的信号，在耦合作用下抬升上拉节点Q的电位。

示例性的，在第二时钟信号端CK传输的时钟信号为高电平的情况下，在耦合作用下抬升上拉节点Q的电位，具体描述见下述内容，此处不再赘述。

在一些实施例中，如图4A～图4C所示，第二输入电路200还包括第十四晶体管T14、第十五晶体管T15和第二电容C2。

在一些示例中，如图4A～图4C所示，第十四晶体管T14的栅极连接上拉节点Q，第十四晶体管T14的第一极连接第二时钟信号端CK。第十五晶体管T15的栅极连接第三控制信号端SC3，第十五晶体管T15的第一极连接第十四晶体管T14的第二极。第二电容C2的第一端连接上拉节点Q，第二电容C2的第二端连接第十五晶体管T15的第二极。

以下称第二电容C2的第二端与第十五晶体管T15的第二极的连接节点为输入节点A。

示例性的，在上拉节点Q的电平为高电平的情况下，第十四晶体管T14在上拉节点Q的电平的控制下导通。在第三控制信号的电平为高电平的情况下，第十五晶体管T15在第三控制信号的控制下导通。在上拉节点Q的电平为高电平且第三控制信号的电平为高电平的情况下，第十四晶体管T14和第十五晶体管T15接收并传输第二时钟信号端CK的时钟信号至输入节点A。

在一些实施例中，如图4A～图4C所示，第二复位电路包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第一电容C1。

在一些示例中，如图4A～图4C所示，第七晶体管T7栅极连接第四控制信号端CN，第七晶体管T7的第一极连接第二时钟信号端CK。第八晶体管T8的栅极连接第一输入信号端STU，第八晶体管T8的第一极连接第七晶体管T7的第二极。第九晶体管T9的栅极连接第二时钟信号端CK，第九晶体管T9的第一极连接电源信号端VGH，第九晶体管T9的第二极连接第八晶体管T8的第二极。

以下称第九晶体管T9的第二极与第八晶体管T8的第二极的连接节点为复位节点M。

示例性的，在第四控制信号的电平为高电平的情况下，第七晶体管T7在第四控制信号的控制下导通，在第一输入信号的电平为高电平的情况下，第八晶体管T8在第一输入信号的控制下导通。在第四控制信号的电平为高电平且第一输入信号的电平为高电平的情况下，第七晶体管T7和第八晶体管T8接收并传输第二时钟信号端CK的时钟信号至复位节点M。

示例性的，在第二时钟信号端CK的时钟信号的电平为高电平的情况下，第九晶体管T9在第二时钟信号端CK的时钟信号的控制下导通，第九晶体管T9接收并传输电源信号至复位节点M，对复位节点M进行充电，使得复位节点M的电压升高。

在一些示例中，如图4A～图4C所示，第十晶体管T10的栅极连接第五控制信号端CNB，第十晶体管T10的第一极连接第二时钟信号端CK。第十一晶体管T11的栅极连接第二输入信号端STD，第十一晶体管T11的第一极连接第十晶体管T10的第二极，第十一晶体管T11的第二极连接第九晶体管T9的第二极，即第十一晶体管T11的第二极连接复位节点M。

示例性的，在第五控制信号的电平为高电平的情况下，第十晶体管T10在第五控制信号的控制下导通，在第二输入信号的电平为高电平的情况下，第十一晶体管T11在第二输入信号的控制下导通。在第五控制信号的电平为高电平且第二输入信号的电平为高电平的情况下，第十晶体管T10和第十一晶体管T11接收并传输第二时钟信号端CK的时钟信号至复位节点M。

在一些示例中，如图4A～图4C所示，第十二晶体管T12的栅极连接第九晶体管T9的第二极，第十二晶体管T12的第一极连接第一时钟信号端XCK。第十三晶体管T13的栅极连接第一时钟信号端XCK，第十三晶体管T13的第一极连接第十二晶体管T12的第二极，第十三晶体管T13的第二极连接下拉节点QB。第一电容C1的第一端连接第十二晶体管T12的栅极，第一电容C1的第二端连接第十二晶体管T12的第二极。

可以理解的是，第十二晶体管T12的栅极连接复位节点M，第一电容C1的第一端连接复位节点M。

示例性的，在复位节点M的电平为高电平的情况下，对第一电容C1进行充电，同时，第十二晶体管T12在复位节点M的电平的控制下导通。在第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第十三晶体管T13在第一时钟信号端XCK的时钟信号的控制下导通。在复位节点M的电平为高电平且在第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第十二晶体管T12和第十三晶体管T13接收并传输第一时钟信号端XCK的时钟信号至下拉节点QB。

在一些实施例中，如图4A～图4C所示，第二复位电路400还包括第十六晶体管T16。第十六晶体管T16的栅极连接第二控制信号端SC2，第十六晶体管T16的第一极连接电源信号端VGH，第十六晶体管T16的第二极连接第九晶体管T9的第二极，即第十六晶体管T16的第二极连接复位节点M。

示例性的，在第二控制信号的电平为高电平的情况下，第十六晶体管T16在第二控制信号的控制下导通，第十六晶体管T16接收并传输电源信号至复位节点M，对复位节点M进行充电，使得复位节点M的电压升高。

在一些实施例中，如图4A～图4C所示，第一复位电路300包括第一复位子电路310和第二复位子电路320。第一复位子电路310连接第二控制信号端SC2、参考信号端VGL和上拉节点Q，被配置为在第二控制信号端SC2的信号的控制下将参考信号端VGL的电位提供至上拉节点Q。第二复位子电路320连接第二控制信号端SC2、电源信号端VGH和下拉节点QB，被配置为在第二控制信号端SC2的信号的控制下将电源信号端VGH的电位提供至下拉节点QB。

示例性的，在第二控制信号的电平为高电平的情况下，第一复位子电路310在第二控制信号的控制下导通，接收并传输参考信号至上拉节点Q。第二复位子电路320在第二控制信号的控制下导通，接收并传输电源信号至下拉节点QB。

需要说明的是，参考信号端VGL被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平)。示例性的，参考信号端VGL接地。

在一些实施例中，如图4A～图4C所示，第一复位子电路310包括第十九晶体管T19和第二十晶体管T20。

在一些示例中，如图4A～图4C所示，第十九晶体管T19的栅极连接第二控制信号端SC2，第十九晶体管T19的第一极连接参考信号端VGL。第二十晶体管T20的栅极连接第二控制信号端SC2，第二十晶体管T20的第一极连接第十九晶体T19管的第二极，第二十晶体管T19的第二极连接上拉节点Q。

示例性的，在第二控制信号的电平为高电平的情况下，第十九晶体管T19和第二十晶体管T20在第二控制信号的控制下导通，接收并传输参考信号至上拉节点Q，对上拉节点Q进行复位。

在一些实施例中，如图4A～图4C所示，第二复位子电路320包括第二十一晶体管T21。

在一些示例中，如图4A～图4C所示，第二十一晶体管T21的栅极连接第二控制信号端SC2，第二十一晶体管T21的第一极连接电源信号端VGH，第二十一晶体管T21的第二极连接下拉节点QB。

示例性的，在第二控制信号的电平为高电平的情况下，第二十一晶体管T21在第二控制信号的控制下导通，接收并传输电源信号至下拉节点QB，对下拉节点QB进行充电，使得下拉节点QB的电压升高。

在一些实施例中，如图4A～图4C所示，第一输入电路100包括第二十二晶体管T22。第二十二晶体管T22的栅极连接第一控制信号端SC1，第二十二晶体管T22的第一极连接电源信号端VGH，第二十二晶体管T22的第二极连接上拉节点Q。

示例性的，在第一控制信号的电平为高电平的情况下，第二十二晶体管T22在第一控制信号的控制下导通，接收并传输电源信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

在一些实施例中，如图3～图4C所示，移位寄存器10还包括输出电路500和控制电路600。

在一些示例中，如图4A～图4C所示，输出电路500连接上拉节点Q、下拉节点QB、电源信号端VGH、参考信号端VGL和输出信号端OUT，被配置为在上拉节点Q的电位的控制下将电源信号端VGH的信号提供至输出信号端OUT，以及在下拉节点QB的电位的控制下将参考信号端VGL的电位提供至输出信号端OUT，以使输出信号端输出栅极驱动信号；其中，如图2B所示，在一帧周期内，所述栅极驱动信号的电平变化依次为第一电平、第二电平、第一电平和第二电平，第一个第一电平的持续时长大于第二个第一电平的持续时长；所述第一电平能够控制所述移位寄存器连接的像素驱动电路中的晶体管导通，所述第一个第一电平所在时段对应所述像素驱动电路的复位和补偿时段，所述第二个第一电平所在时段对应所述像素驱动电路的数据写入时段。

在一些实施例中，如图9所示，在一帧周期内，所述栅极驱动信号的电平变化依次为第一电平、第二电平、第三电平、第一电平和第二电平，第三电平的绝对值小于第一电平的绝对值。

示例性的，在上拉节点Q的电平为高电平的情况下，输出电路500接收并传输电源信号至输出信号端OUT。在下拉节点QB的电平为高电平的情况下，输出电路500接收并传输参考信号至输出信号端OUT。

需要说明的是，如图2A和图2B、图9所示，输出电路500的输出信号端OUT通过栅极驱动信号线G1与像素驱动电路20连接。以栅极驱动电路中的第一个移位寄存器为例，且以扫描模式为正扫模式为例，该移位寄存器输出的栅极驱动信号在第一阶段的第一时段①，也就是第一个第一电平所在时段，栅极驱动信号的电平为第一电平，例如为高电平，第一电平能够控制移位寄存器10连接的像素驱动电路20中的写入晶体管T203导通，复位信号线VREF将复位信号传输至驱动晶体管T202的栅极，对驱动晶体管T202的栅极进行复位。并且，在此阶段，所有移位寄存器输出的栅极驱动信号的电平均为第一电平，使得第一行子像素至最后一行子像素连接的栅极驱动信号线G1同时传输用于复位补偿的栅极驱动信号，实现全屏复位+补偿。

在第一阶段的第二时段②，栅极驱动信号的电平为第二电平，第二电平为低电平，写入晶体管T203关断。

在第二阶段的第三时段③，栅极驱动信号的电平为第三电平，并且第一电平大于第三电平，此时为栅极预充电阶段。

在第二阶段的第四时段④，也就是第二个第一电平所在时段，栅极驱动信号的电平为第一电平，第一电平能够控制移位寄存器10连接的像素驱动电路20中的写入晶体管T203导通，数据写入信号线Data将数据信号逐行写入驱动晶体管T202，并将数据信号的电压存储在电容器Cst中。

在第二阶段的第五时段⑤中，栅极驱动信号的电平为第二电平，第二电平为低电平，写入晶体管T203关断。此时，像素驱动电路20的发光控制晶体管T201导通在使能信号线的控制下导通，由于电容器Cst的存在，驱动晶体管T202保持导通状态，将电源信号线VDD传输的信号传输至节点S，节点S的电位升高，多行子像素的发光器件L同时发光。需要说明的是，使能信号线传输的信号为另一组栅极驱动电路产生的。

通过本申请提供的移位寄存器，在第二阶段产生的栅极驱动信号的波形不同于第一阶段产生的栅极驱动信号的波形，实现兼容多种脉宽可调波形的输出功能。

在一些示例中，如图4A～图4C所示，控制电路600连接上拉节点Q和下拉节点QB，被配置为根据上拉节点Q的电位下拉下拉节点QB的电位，以及根据下拉节点QB的电位下拉上拉节点Q的电位。

示例性的，在上拉节点Q的电平为高电平的情况下，控制电路600根据上拉节点Q的电位下拉下拉节点QB的电位。在下拉节点QB的电平为高电平的情况下，控制电路600根据下拉节点QB的电位下拉上拉节点Q的电位。

在一些实施例中，如图4A～图4C所示，输出电路包括第十七晶体管T17、第十八晶体管T18、第三电容C3和第四电容C4。

在一些示例中，如图4A～图4C所示，第十七晶体管T17的栅极连接上拉节点Q，第十七晶体管T17的第一极连接电源信号端VGH，第十七晶体管T17的第二极连接输出信号端OUT。

示例性的，在上拉节点Q的电平为高电平的情况下，第十七晶体管T17在上拉节点Q的控制下导通，将电源信号端VGH的电源信号从输出信号端OUT输出。其中，在不同的时段导通，输出信号端OUT输出的栅极信号的作用不同，具体可以参照下述一些示例中的说明，此处不再赘述。

在一些示例中，如图4A～图4C所示，第十八晶体管T18的栅极连接下拉节点QB，第十八晶体管T18的第一极连接参考信号端VGL，第十八晶体管T18的第二极连接输出信号端OUT。

示例性的，在下拉节点QB的电平为高电平的情况下，第十八晶体管T18在下拉节点QB的控制下导通，将参考信号端VGL的参考信号从输出信号端OUT输出。

在一些示例中，如图4A～图4C所示，第三电容C3的第一端连接上拉节点Q，第三电容C3的第二端连接输出信号端OUT。

示例性的，在第一输入电路100或者第二输入电路200对上拉节点Q进行充电的过程中，还会对第三电容C3进行充电。在第一输入电路100或者第二输入电路200关断后，第三电容C3可以进行放电，使上拉节点Q的电平保持为高电平。

在一些示例中，如图4A～图4C所示，第四电容C4的第一端连接下拉节点QB，第四电容C4的第二端连接参考信号端VGL。

示例性的，在第二复位子电路320或者第二复位电路400对下拉节点QB进行充电的过程中，还会对第四电容C4进行充电。在第二复位子电路320或者第二复位电路400关断后，第四电容C4可以进行放电，使下拉节点QB保持为高电平。

在一些实施例中，如图4A～图4C所示，控制电路600包括第一控制子电路610和第二控制子电路620。

第一控制子电路610连接上拉节点Q、下拉节点QB和参考信号端VGL，被配置为在下拉节点QB的电位的控制下将参考信号端VGL的电位提供至上拉节点Q。

示例性的，在下拉节点QB的电平为高电平的情况下，第一控制子电路610导通，接收并传输参考信号端VGL的参考信号至上拉节点Q，对上拉节点Q进行复位。

第二控制子电路620连接上拉节点Q、下拉节点QB和参考信号端VGL，被配置为在上拉节点Q的电位的控制下将参考信号端VGL的电位提供至下拉节点QB。

示例性的，在上拉节点Q的电平为高电平的情况下，第二控制子电路620导通，接收并传输参考信号端VGL的参考信号至下拉节点QB，对下拉节点QB进行复位。

在一些实施例中，如图4A～图4C所示，第一控制子电路610包括第二十三晶体管T23和第二十四晶体管T24。

在一些示例中，如图4A～图4C所示，第二十三晶体管T23的栅极连接下拉节点QB，第二十三晶体管T23的第一极连接参考信号端VGL。第二十四晶体管T24的栅极连接下拉节点QB，第二十四晶体管T24的第一极连接第二十三晶体管T23的第二极，第二十四晶体管T24的第二极连接上拉节点Q。

示例性的，在下拉节点QB的电平为高电平的情况下，第二十三晶体管T23和第二十四晶体管T24在下拉节点QB的控制下导通，接收并传输参考信号端VGL的参考信号至上拉节点Q，对上拉节点Q进行复位。

在一些实施例中，如图4A～图4C所示，第二控制子电路620包括第二十五晶体管T25和第二十六晶体管T26。

在一些示例中，如图4A～图4C所示，第二十五晶体管T25的栅极连接上拉节点Q，第二十五晶体管T25的第一极连接参考信号端VGL。第二十六晶体管T26的栅极连接上拉节点Q，第二十六晶体管T26的第一极连接第二十五晶体管T25的第二极，第二十六晶体管T26的第二极连接下拉节点QB。

示例性的，在上拉节点Q的电平为高电平的情况下，第二十五晶体管T25和第二十六晶体管T26在上拉节点Q的控制下导通，接收并传输参考信号端VGL的参考信号至下拉节点QB，对下拉节点QB进行复位。

在一些实施例中，如图4A～图4C所示，第一复位电路300的第一复位子电路310包括第十九晶体管T19和第二十晶体管T20，移位寄存器10还包括防漏电电路900，防漏电电路900连接上拉节点Q、电源信号端VGH和防漏节点off，被配置为在上拉节点Q的信号的控制下，将电源信号端VGH的电位提供至防漏节点off。其中，防漏节点off与第十九晶体管T19的第二极、第二十晶体管T20的第一极连接，防漏节点off还与第二十三晶体管T23的第二极、第二十四晶体管T24的第一极连接。

示例性的，在上拉节点Q传输的高电平的作用下，防漏电电路900导通，接收并传输电源信号端VGH传输的电源信号至防漏节点off，使得防漏节点off的电压升高。

需要说明的是，防漏电电路900所连接的电源信号端VGH可以置换为第一电源信号端VD，第一电源信号端VD接收电源信号线VDD传输的高电平。

在一些实施例中，如图4A所示，防漏电电路900包括：第二十七晶体管T27，第二十七晶体管T27的栅极连接上拉节点Q，第二十七晶体管T27的第一极连接电源信号端VGH，第二十七晶体管T27的第二极连接第十九晶体管T19的第二极、第二十晶体管T20的第一极、第二十三晶体管T23的第二极和第二十四晶体管T24的第一极。

示例性的，在上拉节点Q的电平为高电平的情况下，第二十七晶体管T27在上拉节点Q的控制下导通，接收并传输电源信号至防漏节点off，对防漏节点off进行充电，使得防漏节点off的电压升高。通过将第一复位子电路310和第一控制子电路610与防漏节点off电连接，可以减少防漏节点off与上拉节点Q之间的压差，避免上拉节点Q通过第一复位子电路310或者第一控制子电路610漏电，进而可以使得上拉节点Q能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图4B所示，防漏电电路900包括第二十七晶体管T27，第二十七晶体管T27的栅极和第一极连接上拉节点Q，第二十七晶体管T27的第二极连接防漏节点off。防漏节点off连接第十九晶体管T19的第二极、第二十晶体管T20的第一极、第二十三晶体管T23的第二极和第二十四晶体管T24的第一极。

示例性的，在上拉节点Q的电平为高电平的情况下，第二十七晶体管T27在上拉节点Q的控制下导通，接收并传输上拉节点Q的电位信号至防漏节点off，对防漏节点off进行充电，使得防漏节点off的电压升高，从而使得上拉节点Q能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图4C所示，防漏电电路900包括：第二七一晶体管T271和第二七二晶体管T272，第二七一晶体管T271的栅极连接上拉节点Q，第二七一晶体管T271的栅极连接上拉节点Q的第一极连接电源信号端VGH，第二七一晶体管T271的第二极连接第二七二晶体管T272的第一极，第二七二晶体管T272的栅极连接上拉节点Q，第二七二晶体管T272的第二极连接防漏节点off。

示例性的，在上拉节点Q的电平为高电平的情况下，第二七一晶体管T271和第二七二晶体管T272在上拉节点Q的控制下导通，接收并传输电源信号端VGH传输的电源信号至防漏节点off，使得防漏节点off的电压升高。

需要说明的是，对于防漏电电路900所连接的可以输出为高电平的信号端和防漏电电路900所包含的晶体管的个数不作具体限制，防漏电电路900可以抬升防漏节点off的电位即可。

在一些实施例中，如图4A～图4C所示，移位寄存器10还包括负载电路700，输出电路500通过负载电路700连接至移位寄存器10的输出信号端OUT。

示例性的，如图4A～图4C所示，负载电路700可以包括多个负载单元，每个负载单元包括电阻R和电容C。在一个负载单元700中，电阻R的第一端作为负载单元700的输入端，电阻R的第二端作为负载单元700的输出端，电容C的第一端与电阻R的第二端连接，电容C的第二端接地。每一级负载单元700的输出端与下一级负载单元700的输入端连接，从而实现各个负载单元700的串联，其中第一级负载单元700的输入端与第十七晶体管T17的第二极和第十八晶体管T18的第二极连接于节点G，最后一级负载单元700的输出端作为整个移位寄存器10的输出信号端OUT。

本申请的第二方面提供一种栅极驱动电路1000，如图5和图6所示，栅极驱动电路1000包括多级级联的移位寄存器10。移位寄存器10包括第一输入电路100，第一输入电路100连接第一控制信号端SC1、电源信号端VGH和移位寄存器10的上拉节点Q，被配置为在第一控制信号端SC1的信号控制下将电源信号端VGH的电位提供至上拉节点Q。其中，多个移位寄存器10共用一个第一输入电路100。

在一些示例中，如图5和图6所示，多级级联的移位寄存器10使用同一个第一输入电路100，多级级联的移位寄存器10的上拉节点Q均连接至共用节点Q_S，通过共用节点Q_S的共用，进一步减少晶体管的使用以及信号线的布线，使产品更容易实现窄边框化。

示例性的，第一输入电路100包括第二十二晶体管T22。第二十二晶体管T22的栅极连接第一控制信号端SC1，第二十二晶体管T22的第一极连接电源信号端VGH，第二十二晶体管T22的第二极连接上拉节点Q。具体如上所述，此处不再赘述。即第二十二晶体管T22的第二极与共用节点Q_S连接，每一级的移位寄存器10的上拉节点Q都与共用节点Q_S连接，减少了栅极驱动电路1000中多级级联的移位寄存器10的第一输入电路100的晶体管的使用以及信号线的布线。

在一些实施例中，如图5和图6所示，移位寄存器10还包括第三复位电路800，第三复位电路800连接第二控制信号端SC2、参考信号端VGL和移位寄存器10的上拉节点Q，被配置为在第二控制信号端SC2的信号控制下将参考信号端VGL的电位提供至上拉节点Q。其中，多个移位寄存器10共用一个第三复位电路800。

也就是说，第三复位电路800连接第二控制信号端SC2、参考信号端VGL和上述的共用节点Q_S。

示例性的，在第二控制信号的电平为高电平的情况下，第三复位电路800导通，接收并传输参考信号至共用节点Q_S，即将参考信号传输至多级级联的移位寄存器10的上拉节点Q。

多级级联的移位寄存器10使用同一个第三复位电路800，多级级联的移位寄存器10的上拉节点Q均连接至共用节点Q_S，通过共用节点Q_S的共用，进一步减少晶体管的使用以及信号线的布线，使产品更容易实现窄边框化。

在一些实施例中，如图5所示，第三复位电路800包括第二十八晶体管T28，第二十八晶体管T28的栅极连接第二控制信号端SC2，第二十八晶体管T28的第一极连接参考信号端VGL，第二十八晶体管T28的第二极连接上拉节点，第二十八晶体管T28的第二极连接共用节点Q_S。

示例性的，在第二控制信号的电平为高电平的情况下，第二十八晶体管T28在第二控制信号的控制下导通，接收并传输参考信号端VGL的参考信号至共用节点Q_S，以及多级级联的移位寄存器10的上拉节点Q，对上拉节点Q进行复位。

在一些实施例中，如图5所示，多级级联的移位寄存器10包括如上所述的移位寄存器10，即移位寄存器10包括第一输入电路100，还包括第一复位电路300、第二输入电路200、第二复位电路400、输出电路500、控制电路600以及负载电路700，具体如上所述，此处不再赘述。

在另一些实施例中，如图6所示，示出了本申请又一个实施例的栅极驱动电路1000。栅极驱动电路1000包括多级级联的移位寄存器10，如图7所示，移位寄存器10包括：第一输入电路100、第一复位电路300、第二输入电路200’，第二复位电路400’，输出电路500以及控制电路600’。

在一些示例中，如图7所示，第一输入电路100、第一复位电路300和输出电路500如上所述，此处不再赘述。

在一些示例中，如图7所示，第二输入电路200’包括第三十晶体管T30和第三十一晶体管T31。第三十晶体管T30的栅极连接第一时钟信号端XCK，第三十晶体管T30的第一极连接第一输入信号端STU，第三十一晶体管T31的栅极连接第三控制信号端SC3，第三十一晶体管T31的第一极连接第三十晶体管T30的第二极，第三十一晶体管T31的第二极连接上拉节点Q。

示例性的，在第一时钟信号端XCK的时钟信号的电平为高电平的情况下，第三十晶体管T30在第一时钟信号端XCK的时钟信号的控制下导通，在第三控制信号的电平为高电平的情况下，第三十一晶体管T31导通，在第一时钟信号端XCK的时钟信号的电平为高电平且第三控制信号的电平为高电平的情况下，第三十晶体管T30和第三十一晶体管T31接收并传输第一输入信号至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

在一些示例中，如图7所示，第二输入电路200’还包括第十四晶体管T14、第十五晶体管T15和第二电容C2，具体如上所述，此处不再赘述。

在一些示例中，如图7所示，第二复位电路400’包括第三十二晶体管T32，第三十二晶体管T32的栅极连接第一输入信号端STU，第三十二晶体管T32的第一极连接第二时钟信号端CK，第三十二晶体管T32的第二极连接复位节点M。

第二复位电路400’还包括：第九晶体管T9、第十二晶体管T12、第十三晶体管T13和第一电容C1，具体如上所述，此处不在赘述。

在一些示例中，如图7所示，控制电路600’包括第一控制子电路610和第二控制子电路620’，第一控制子电路610如上所述，此处不再赘述。

第二控制子电路620’包括第三十三晶体管T33，第三十三晶体管T33的栅极连接上拉节点Q，第三十三晶体管T33的第一极连接参考信号端VGL，第三十三晶体管T33的第二极连接下拉节点QB。

示例性的，在上拉节点Q的电平为高电平的情况下，第三十三晶体管T33在上拉节点Q的控制下导通，接收并传输参考信号端VGL的参考信号至下拉节点QB，对下拉节点QB进行复位。

在一些示例中，如图7所示，移位寄存器10还包括第二十七晶体管T27，具体如上所述，此处不再赘述。

在一些示例中，如图7所示，移位寄存器10还包括第二十九晶体管T29，第二十九晶体管T29的栅极和第一极连接共用节点Q_S，第二十九晶体管T29的第二极连接上拉节点Q。

示例性的，在共用节点Q_S的电平为高电平的情况下，第二十九晶体管T29在共用节点Q_S的的控制下导通，接收并传输共用节点Q_S的电位至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电压升高。

在一些实施例中，以移位寄存器10为图4A所示的结构为例，栅极驱动电路的级联结构如图8所示，每个移位寄存器10的第一控制信号端SC1连接第一控制信号线Sc1，第二控制信号端SC2连接第二控制信号线Sc2，第三控制信号端SC3连接第三控制信号线Sc3，第四控制信号端CN连接第四控制信号线Sc4，第五控制信号端CNB连接第五控制信号线Sc5，第一控制信号线Sc1、第二控制信号线Sc2、第三控制信号线Sc3、第四控制信号线Sc4和第五控制信号线Sc5对移位寄存器10的控制如上所述，此处不再赘述。

在一些实施例中，如图8所示，第n级的移位寄存器10的第一输入信号端STU连接第n-x级移位寄存器10的输出信号端OUT<n-x>，第n级的移位寄存器10的第二输入信号端STD连接第n+x级移位寄存器10的输出信号端OUT<n+x>。第n-x级移位寄存器10的第一时钟信号端XCK连接第一时钟信号线XCk，第n-x级移位寄存器10的第二时钟信号端CK连接第二时钟信号线Ck。第n级移位寄存器10的第一时钟信号端XCK连接第二时钟信号线Ck，第n级移位寄存器10的第二时钟信号端CK连接第一时钟信号线XCk。第n+x级移位寄存器的第一时钟信号端XCK连接第一时钟信号线XCk，第n+x级移位寄存器10的第二时钟信号端CK连接第二时钟信号线Ck。

其中，n为大于1的整数，x为大于或等于1的整数。

在一些示例中，如图8所示，x＝1，第1级移位寄存器10(GOA_1)的第一输入信号端STU连接启动信号线ST，第2级移位寄存器10(GOA_2)的第一输入信号端STU连接第1级移位寄存器10(GOA_1)的输出信号端OUT<1>，第3级移位寄存器10(GOA_3)的第一输入信号端STU连接第2级移位寄存器10(GOA_2)的输出信号端OUT<2>，依次类推。

第N级移位寄存器10(GOA_N)的第二输入信号端STD连接第N+1级移位寄存器10(GOA_N-1)的输出信号端OUT<N+1>，第N-1级移位寄存器10(GOA_N-1)的第二输入信号端STD连接第N级移位寄存器10(GOA_N)的输出信号端OUT<N>，第N-2级移位寄存器10(GOA_N-2)的第二输入信号端STD连接第N-1级移位寄存器10(GOA_N-1)的输出信号端OUT<N-1>，依次类推。

示例性的，第1级移位寄存器10(GOA_1)的第一输入信号端STU连接启动信号线ST，最后一级即第n级移位寄存器10(GOA_n)第二输入信号端STD连接启动信号线ST，其中，第一输入信号端STU的启动信号线ST和第二输入信号端STD的启动信号线ST可以合并。

在一些示例中，如图8所示，x＝1，第1级移位寄存器10(GOA_1)的第一时钟信号端XCK连接第一时钟信号线XCk，第1级移位寄存器10(GOA_1)的第二时钟信号端CK连接第二时钟信号线Ck。第2级移位寄存器10(GOA_2)的第一时钟信号端XCK连接第二时钟信号线Ck，第2级移位寄存器10(GOA_2)的第二时钟信号端CK连接第一时钟信号线XCk。第3级移位寄存器10(GOA_3)的第一时钟信号端XCK连接第一时钟信号线XCk，第3级移位寄存器10(GOA_3)的第二时钟信号端CK连接第二时钟信号线Ck，以此类推。

本申请的实施例中，每个移位寄存器10的电源信号端VGH连接电源信号线Vgh，每个移位寄存器10的参考信号端VGL连接参考信号线Vgl。

上述以x＝1为例对本申请实施例的栅极驱动电路1000进行了描述，然而本申请的实施例不限于此。在一些实施例中x可以根据需要设置为其他值，在这种情况下可以适应性调整时钟信号端处的信号波形和/或时钟信号端的数量，以使其实现与上述栅极驱动电路1000相同或相似的功能，这里不再赘述。

本申请的实施例还提供了如上图4A所述的移位寄存器10的控制方法，如图9所示，移位寄存器10的驱动过程包括第一阶段和第二阶段。

在第一阶段，第一输入电路100在第一控制信号端SC1的信号控制下将电源信号端VGH的电位提供至上拉节点Q，上拉节点Q的电位使输出电路500将电源信号端VGH的信号提供至输出信号端OUT并使控制电路600将下拉节点QB的电位下拉，第一复位电路300在第二控制信号端SC2的信号的控制下将电源信号端VGH的电位提供至下拉节点QB，第一复位电路300和第三复位电路800将参考信号端VGL的电位提供至上拉节点Q，下拉节点QB的电位使输出电路500将参考信号端VGL的信号提供至输出信号端OUT并使控制电路600下拉上拉节点Q的电位。

在第二阶段，第二输入电路200在第三控制信号端SC3、第四控制信号端CN和第一时钟信号端XCK的控制下将第一输入信号端STU的电位提供至上拉节点Q，上拉节点Q的电位使输出电路500将电源信号端VGH的信号提供至输出信号端OUT并使控制电路600将下拉节点QB的电位下拉，第二复位电路400在第一时钟信号端XCK、第二时钟信号端CK、第一输入信号端STU和电源信号端VGH的信号的控制下上拉下拉节点QB的电位，下拉节点QB的电位使输出电路500将参考信号端VGL的信号提供至输出信号端OUT并使控制电路600下拉上拉节点Q的电位。

由于第n级的移位寄存器10的第一输入信号端STU连接第n-x级移位寄存器10的输出信号端OUT<n-x>，例如，x＝1，第1级移位寄存器10(GOA_1)的第一输入信号端STU连接启动信号线ST，第2级移位寄存器10(GOA_2)的第一输入信号端STU连接第1级移位寄存器10(GOA_1)的输出信号端OUT<1>，第3级移位寄存器10(GOA_3)的第一输入信号端STU连接第2级移位寄存器10(GOA_2)的输出信号端OUT<2>。在此级联方式下，栅极驱动电路1000由第1级移位寄存器10(GOA_1)扫描至最后一级移位寄存器10，上述过程称为正扫模式。

在第二阶段，还可以选择下述反扫模式。

在第二阶段，第二输入电路200在第三控制信号端SC3、第五控制信号端CNB和第一时钟信号端XCK的控制下将第二输入信号端STD的电位提供至上拉节点Q，上拉节点Q的电位使输出电路500将电源信号端VGH的信号提供至输出信号端OUT并使控制电路600将下拉节点QB的电位下拉，第二复位电路400在第一时钟信号端XCK、第二时钟信号端CK、第二输入信号端STD和电源信号端VGH的信号的控制下上拉下拉节点QB的电位，下拉节点QB的电位使输出电路500将参考信号端VGL的信号提供至输出信号端OUT并使控制电路600下拉上拉节点Q的电位。

由于第n级的移位寄存器10的第二输入信号端STD连接第n+x级移位寄存器10的输出信号端OUT<n+x>，例如，x＝1，第N级移位寄存器10(GOA_N)的第二输入信号端STD连接第N+1级移位寄存器10(GOA_N-1)的输出信号端OUT<N+1>，第N-1级移位寄存器10(GOA_N-1)的第二输入信号端STD连接第N级移位寄存器10(GOA_N)的输出信号端OUT<N>，第N-2级移位寄存器10(GOA_N-2)的第二输入信号端STD连接第N-1级移位寄存器10(GOA_N-1)的输出信号端OUT<N-1>。在此级联方式下，栅极驱动电路1000由最后一级移位寄存器10扫描至第1级移位寄存器10(GOA_1)，从而实现栅极驱动电路1000的反扫模式。

图9示出了本申请一个实施例的移位寄存器10的信号时序图。下面结合图4A的移位寄存器10对图9的信号时序进行详细说明。

在栅极驱动电路1000的正扫模式下，第四控制信号端CN传输的信号保持高电平，第五控制信号端CNB传输的信号保持低电平，第二输入信号端STD传输的信号保持低电平，具体内容如下。

要说明的是，图9中信号时序中第一时段①至第五时段⑤的划分为以栅极驱动路中的第一级移位寄存器输出的栅极驱动信号的波形变化为准，可参见OUT<1>对应的信号波形，每个时段对应一种电平，其他级移位寄存器输出的栅极驱动信号的第一时段①至第五时段⑤的划分以该信号的波形变化为准。

并且，在栅极驱动电路1000的正扫模式下，从第一级移位寄存器输出的栅极驱动信号至最后一级移位寄存器输出的栅极驱动信号，每个栅极驱动信号的波形图中，第二个第一电平的出现时间(即第四时段④)依次后移。

第一阶段包括第一时段①至第二时段②。

在第一时段①中，如图9所示，第一控制信号端SC1为高电平，第二控制信号端SC2及第三控制信号端SC3为低电平，第一输入信号端STU为高电平，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平。第一控制信号端SC1的高电平使第二十二晶体管T22导通，给上拉节点Q充电至高电平。上拉节点Q的高电平使第十七晶体管T17导通，将电源信号端VGH的高电平提供至节点G，从而在输出信号端OUT输出高电平。第四控制信号端CN的高电平使第七晶体管T7导通，第一输入信号端STU的高电平使第八晶体管T8导通，从而M点被拉至第二时钟信号端CK的低电平。M点的低电平使得第十二晶体管T12关断。此时虽然第一时钟信号端XCK的高电平使第十三晶体管T13导通，但是由于第十二晶体管T12的关断，使得电源信号端VGH与下拉节点QB电隔离，从而避免对下拉节点QB的低电平造成影响。上拉节点Q的高电平还使第二十五晶体管T25和第二十六晶体管T26导通，从而将下拉节点QB点拉至低电平。下拉节点QB的低电平使第十八晶体管T18关断，以免影响输出信号端OUT的高电平。此处由于电阻分压，输出信号端OUT的电压上升要慢于上拉节点Q点的电压上升，所以输出信号端OUT与上拉节点Q点在充电过程中产生自举，上拉节点Q点电位要高于电源信号端VGH，进而保证输出信号端OUT无损输出。

然后，第二时钟信号端CK变为高电平，第一时钟信号端XCK变为低电平，第一输入信号端STU保持高电平。第二时钟信号端CK变为高电平使第九晶体管T9导通，第四控制信号端CN的高电平使第七晶体管T7导通，第一输入信号端STU的高电平使第八晶体管T8导通，从而使M点为高电平。M点的高电平使第十二晶体管T12导通，第一时钟信号端XCK的低电平使第十三晶体管T13关断，依然能够使电源信号端VGH与下拉节点QB电隔离，从而使下拉节点QB保持为低电平。第二电容C2的存在使上拉节点Q点保持在高电平，输出信号端OUT继续输出高电平。

然后，第二时钟信号端CK变为低电平，第一时钟信号端XCK变为高电平，第一输入信号端STU保持高电平。第四控制信号端CN的高电平使第七晶体管T7导通，第一输入信号端STU的高电平使第八晶体管T8导通，从而将M点下拉至第二时钟信号端CK的低电平。第二时钟信号端CK的低电平使第九晶体管T9关断，M点的低电平使第十二晶体管T12关断，第一时钟信号端XCK的高电平使第十三晶体管T13导通。这使得电源信号端VGH的高电平依然与下拉节点QB电隔离，从而使下拉节点QB能够继续保持低电平。第二电容C2使上拉节点Q保持高电平，从而输出信号端OUT持续输出高电平。

此后，重复上述第二时钟信号端CK变为高电平、第一时钟信号端XCK变为低电平的操作，上拉节点Q持续为高电平，下拉节点QB持续为低电平，由此使输出信号端OUT持续输出高电平。

在第二时段②中，第二控制信号端SC2为高电平，第一输入信号端STU变为低电平。第二控制信号端SC2的高电平使第二十一晶体管T21导通，从而将电源信号端VGH的高电平提供至下拉节点QB。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，从而将上拉节点Q点放电至参考信号端VGL的低电平。上拉节点Q的低电平使第二十五晶体管T25和第二十六晶体管T26关断。上拉节点Q的低电平还使第十七晶体管T17关断，下拉节点QB的高电平使第十八晶体管T18导通，使节点G被拉低至参考信号端VGL的低电平，进而使输出信号端OUT被拉至低电平。

然后，第二时钟信号端CK、第三控制信号端SC3为高电平，第四控制信号端CN保持高电平，第一时钟信号端XCK、第一输入信号端STU为低电平。第三控制信号端SC3的高电平使第二晶体管T2导通，第四控制信号端CN为高电平使第三晶体管T3导通。此时由于第一时钟信号端XCK为低电平，所以第一晶体管T1关断，上拉节点Q保持低电平。第二时钟信号端CK的高电平使第九晶体管T9导通，从而将电源信号端VGH的高电平提供至M点，进而使第十二晶体管T12导通。虽然第十二晶体管T12导通，但是第一时钟信号端XCK的低电平使第十三晶体管T13关断，因此下拉节点QB维持在高电平。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，从而使上拉节点Q维持在低电平。下拉节点QB的高电平使第十八晶体管T18导通，上拉节点Q的低电平使第十七晶体管T17关断，从而使输出信号端OUT持续为低电平。

在执行完第一时段①至第二时段②的操作后，全屏复位即补偿时间段结束，从功能上可看出其全屏复位及补偿时间通过第二控制信号端SC2可调，通过设置第十九晶体管T19、第二十晶体管T20、第二十三晶体管T23、第二十四晶体管T24和第十二晶体管T12，实现了防漏电设计。在第一时段①至第二时段②上拉节点Q点高电位需要保持较长的时间，通过这种防漏电设计可以防止上拉节点Q漏电，从而可以缓解由于上拉节点Q的电压不稳造成电路输出异常的情况。

第二阶段包括第三时段③至第五时段⑤。

在第三时段③中，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平，第三控制信号端SC3、第一输入信号端STU为高电平。第一时钟信号端XCK的高电平使第一晶体管T1导通，第三控制信号端SC3的高电平使第二晶体管T2导通，第四控制信号端CN的高电平使第三晶体管T3导通，从而将上拉节点Q充电至高电平。上拉节点Q的高电平使第十七晶体管T17导通，从而使输出信号端OUT输出高电平。上拉节点Q的高电平还使下拉节点QB通过第二十五晶体管T25和第二十六晶体管T26放电至低电平，输出信号端OUT输出高电平，此阶段为栅极预充电阶段。在此过程中，第一输入信号端STU的高电平使第八晶体管T8导通，第四控制信号端CN的高电平使第七晶体管T7导通，第二时钟信号端CK的低电平使第九晶体管T9关断，从而使M点放电至低电平。M点的低电平使第十二晶体管T12关断，第一时钟信号端XCK的高电平使第十三晶体管T13导通，以免影响下拉节点QB的电位。

在第四时段④中，第二时钟信号端CK为高电平，第一时钟信号端XCK为低电平，第三控制信号端SC3保持高电平，第一输入信号端STU为低电平。由于第三控制信号端SC3和上拉节点Q均为高电平，第十四晶体管T14和第十五晶体管T15为导通状态，从而将第二时钟信号端CK的高电平提供至节点A。此时由于第二电容C2的自举效应，上拉节点Q的电位被进一步提高，并且由于第三电容C3的自举效应，节点G的电位也被进一步抬高，输出信号端OUT产生无损输出。第二时钟信号端CK为高电平使第九晶体管T9导通，从而使M点为高电平，使得第十二晶体管T12导通，并对第一电容C1进行充电。

在第五时段⑤中，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平，第一输入信号端STU为低电平。第一电容C1的存在使M点仍为高电平，从而第十二晶体管T12、第十三晶体管T13导通，使下拉节点QB充电至第一时钟信号端XCK的高电平。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，上拉节点Q点通过第二十三晶体管T23和第二十四晶体管T24拉低至低电平。由于上拉节点Q为低电平且下拉节点Q为高电平，第十七晶体管T17关断，第十八晶体管T18导通，输出信号端OUT放电至低电平。

然后，第二时钟信号端CK接收为高电平，第一时钟端XCK接收为低电平。第十三晶体管T13关断，使下拉节点QB维持在高电平，上拉节点Q维持在低电平，输出信号端OUT继续维持低电平。

之后，重复上述第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平的操作，输出信号端OUT持续维持在低电平状态。

在第一阶段，包括复位和补偿阶段，响应于第一控制信号端SC1为高电平，移位寄存器10产生持续高电平的输出信号并在输出信号端OUT输出；响应于第二控制信号端SC2的高电平，移位寄存器10的第一复位电路300将下拉节点QB复位至高电平并将上拉节点Q复位至低电平，从而使输出信号端OUT的输出信号变为低电平。通过这种方式，移位寄存器10在第一阶段产生用于补偿和复位的栅极驱动信号。

第二阶段，包括数据写入阶段，第三控制信号端SC3的高电平，移位寄存器10基于第一输入信号端STU的输入信号将上拉节点Q上拉至高电平，从而在输出信号端OUT产生高电平的输出信号。响应于第一时钟信号端XCK的高电平和第二时钟信号端CK的低电平首次到来，移位寄存器10的第二复位电路400将下拉节点QB复位至高电平，控制电路将上拉节点Q下拉至低电平，从而在输出信号端OUT产生低电平的输出信号。通过这种方式，移位寄存器在第二阶段产生用于数据写入的栅极驱动信号。可以看出第二阶段产生的栅极驱动信号的波形不同于第一阶段产生的栅极驱动信号的波形。

在栅极驱动电路1000的反扫模式下，第四控制信号端CN传输的信号保持低电平，第五控制信号端CNB传输的信号保持高电平，第一输入信号端STU传输的信号保持低电平，具体内容如下。

要说明的是，图9中信号时序中第六时段⑥至第十时段⑩的划分为以栅极驱动路中的第一级移位寄存器输出的栅极驱动信号的波形变化为准，可参见OUT<N>对应的信号波形，每个时段对应一种电平，其他级移位寄存器输出的栅极驱动信号的第六时段⑥至第十时段⑩的划分以该信号的波形变化为准。

在栅极驱动电路1000的反扫模式下，从最后一级移位寄存器输出的栅极驱动信号至第一级移位寄存器输出的栅极驱动信号，每个栅极驱动信号的波形图中，第二个第一电平的出现时间(即第九时段⑨)依次后移。

第一阶段包括第六时段⑥至第七时段⑦。

在第六时段⑥中，如图9所示，第一控制信号端SC1为高电平，第二控制信号端SC2及第三控制信号端SC3为低电平，第二输入信号端STD为高电平，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平。第一控制信号端SC1的高电平使第二十二晶体管T22导通，给上拉节点Q充电至高电平。上拉节点Q的高电平使第十七晶体管T17导通，将电源信号端VGH的高电平提供至节点G，从而在输出信号端OUT输出高电平。第五控制信号端CNB的高电平使第十晶体管T10导通，第二输入信号端STD的高电平使第十一晶体管T11导通，从而M点被拉至第二时钟信号端CK的低电平。M点的低电平使得第十二晶体管T12关断。此时虽然第一时钟信号端XCK的高电平使第十三晶体管T13导通，但是由于第十二晶体管T12的关断，使得电源信号端VGH与下拉节点QB电隔离，从而避免对下拉节点QB的低电平造成影响。上拉节点Q的高电平还使第二十五晶体管T25和第二十六晶体管T26导通，从而将下拉节点QB点拉至低电平。下拉节点QB的低电平使第十八晶体管T18关断，以免影响输出信号端OUT的高电平。此处由于电阻分压，输出信号端OUT的电压上升要慢于上拉节点Q点的电压上升，所以输出信号端OUT与上拉节点Q点在充电过程中产生自举，上拉节点Q点电位要高于电源信号端VGH，进而保证输出信号端OUT无损输出。

然后，第二时钟信号端CK变为高电平，第一时钟信号端XCK变为低电平，第二输入信号端STD保持高电平。第二时钟信号端CK变为高电平使第九晶体管T9导通，第五控制信号端CNB的高电平使第十晶体管T10导通，第二输入信号端STD的高电平使第十一晶体管T11导通，从而使M点为高电平。M点的高电平使第十二晶体管T12导通，第一时钟信号端XCK的低电平使第十三晶体管T13关断，依然能够使电源信号端VGH与下拉节点QB电隔离，从而使下拉节点QB保持为低电平。第二电容C2的存在使上拉节点Q点保持在高电平，输出信号端OUT继续输出高电平。

然后，第二时钟信号端CK变为低电平，第一时钟信号端XCK变为高电平，第二输入信号端STD保持高电平。第五控制信号端CNB的高电平使第十晶体管T10导通，第二输入信号端STD的高电平使第十一晶体管T11导通，从而将M点下拉至第二时钟信号端CK的低电平。第二时钟信号端CK的低电平使第九晶体管T9关断，M点的低电平使第十二晶体管T12关断，第一时钟信号端XCK的高电平使第十三晶体管T13导通。这使得电源信号端VGH的高电平依然与下拉节点QB电隔离，从而使下拉节点QB能够继续保持低电平。第二电容C2使上拉节点Q保持高电平，从而输出信号端OUT持续输出高电平。

此后，重复上述第二时钟信号端CK变为高电平、第一时钟信号端XCK变为低电平的操作，上拉节点Q持续为高电平，下拉节点QB持续为低电平，由此使输出信号端OUT持续输出高电平。

在第七时段⑦中，第二控制信号端SC2为高电平，第二输入信号端STD变为低电平。第二控制信号端SC2的高电平使第二十一晶体管T21导通，从而将电源信号端VGH的高电平提供至下拉节点QB。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，从而将上拉节点Q点放电至参考信号端VGL的低电平。上拉节点Q的低电平使第二十五晶体管T25和第二十六晶体管T26关断。上拉节点Q的低电平还使第十七晶体管T17关断，下拉节点QB的高电平使第十八晶体管T18导通，使节点G被拉低至参考信号端VGL的低电平，进而使输出信号端OUT被拉至低电平。

然后，第二时钟信号端CK、第三控制信号端SC3为高电平，第一时钟信号端XCK变为低电平。第三控制信号端SC3的高电平使第五晶体管T5导通，第五控制信号端CNB为高电平使第六晶体管T6导通。由于第二输入信号端STD为低电平，上拉节点Q保持低电平。第二时钟信号端CK的高电平使第九晶体管T9导通，从而将电源信号端VGH的高电平提供至M点，进而使第十二晶体管T12导通。虽然第十二晶体管T12导通，但是第一时钟信号端XCK的低电平使第十三晶体管T13关断，因此下拉节点QB维持在高电平。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，从而使上拉节点Q维持在低电平。下拉节点QB的高电平使第十八晶体管T18导通，上拉节点Q的低电平使第十七晶体管T17关断，从而使输出信号端OUT持续为低电平。

在执行完第六时段⑥至第七时段⑦的操作后，全屏复位即补偿时间段结束，从功能上可看出其全屏复位及补偿时间通过第二控制信号端SC2可调。

第二阶段包括第八时段⑧至第十时段⑩。

在第八时段⑧中，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平，第三控制信号端SC3、第二输入信号端STD为高电平。第一时钟信号端XCK的高电平使第四晶体管T4导通，第三控制信号端SC3的高电平使第五晶体管T5导通，第五控制信号端CNB的高电平使第六晶体管T6导通，从而将上拉节点Q充电至高电平。上拉节点Q的高电平使第十七晶体管T17导通，从而使输出信号端OUT输出高电平。上拉节点Q的高电平还使下拉节点QB通过第二十五晶体管T25和第二十六晶体管T26放电至低电平，输出信号端OUT输出高电平，此阶段为栅极预充电阶段。在此过程中，第二输入信号端STD的高电平使第十一晶体管T11导通，第五控制信号端CNB的高电平使第十晶体管T10导通，第二时钟信号端CK的低电平使第九晶体管T9关断，从而使M点放电至低电平。M点的低电平使第十二晶体管T12关断，第一时钟信号端XCK的高电平使第十三晶体管T13导通，以免影响下拉节点QB的电位。

在第九时段⑨中，第二时钟信号端CK为高电平，第一时钟信号端XCK为低电平，第三控制信号端SC3保持高电平，第二输入信号端STD为低电平。由于第三控制信号端SC3和上拉节点Q均为高电平，第十四晶体管T14和第十五晶体管T15为导通状态，从而将第二时钟信号端CK的高电平提供至节点A。此时由于第二电容C2的自举效应，上拉节点Q的电位被进一步提高，并且由于第三电容C3的自举效应，节点G的电位也被进一步抬高，输出信号端OUT产生无损输出。第二时钟信号端CK为高电平使第九晶体管T9导通，从而使M点为高电平，使得第十二晶体管T12导通，并对第一电容C1进行充电。

在第十时段⑩中，第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平，第二输入信号端STD为低电平。第一电容C1的存在使M点仍为高电平，从而第十二晶体管T12、第十三晶体管T13导通，使下拉节点QB充电至第一时钟信号端XCK的高电平。下拉节点QB的高电平使第二十三晶体管T23和第二十四晶体管T24导通，上拉节点Q点通过第二十三晶体管T23和第二十四晶体管T24拉低至低电平。由于上拉节点Q为低电平且下拉节点Q为高电平，第十七晶体管T17关断，第十八晶体管T18导通，输出信号端OUT放电至低电平。

然后，第二时钟信号端CK接收为高电平，第一时钟端XCK接收为低电平。第十三晶体管T13关断，使下拉节点QB维持在高电平，上拉节点Q维持在低电平，输出信号端OUT继续维持低电平。

之后，重复上述第二时钟信号端CK为低电平，第一时钟信号端XCK为高电平的操作，输出信号端OUT持续维持在低电平状态。

在反扫模式的第一阶段，包括复位和补偿阶段，响应于第一控制信号端SC1为高电平，移位寄存器10产生持续高电平的输出信号并在输出信号端OUT输出；响应于第二控制信号端SC2的高电平，移位寄存器10的第一复位电路300将下拉节点QB复位至高电平并将上拉节点Q复位至低电平，从而使输出信号端OUT的输出信号变为低电平。通过这种方式，移位寄存器10在第一阶段产生用于补偿和复位的栅极驱动信号。

在反扫模式的第二阶段，包括数据写入阶段，第三控制信号端SC3的高电平，移位寄存器10基于第二输入信号端STD的输入信号将上拉节点Q上拉至高电平，从而在输出信号端OUT产生高电平的输出信号。响应于第一时钟信号端XCK的高电平和第二时钟信号端CK的低电平首次到来，移位寄存器10的第二复位电路400将下拉节点QB复位至高电平，控制电路将上拉节点Q下拉至低电平，从而在输出信号端OUT产生低电平的输出信号。通过这种方式，移位寄存器在第二阶段产生用于数据写入的栅极驱动信号。同样，可以看出第二阶段产生的栅极驱动信号的波形不同于第一阶段产生的栅极驱动信号的波形。

需要说明的是，从以上对第六时段⑥至第十时段⑩的介绍可以看出，第六时段⑥为输出第一个第一电平的时段，波形对应正扫模式下的第一时段①。第七时段⑦为输出第二电平的时段，波形对应正扫模式下的第二时段②。第八时段⑧为输出第三电平的时段，波形对应正扫模式下的第三时段③。第九时段⑨为输出第二个第一电平的时段，波形对应正扫模式下的第四时段④。第十时段⑩为输出第二电平的时段，波形对应正扫模式下的第五时段⑤。

图10和图11示出了本申请一个实施例的移位寄存器10的信号时序的仿真图以及栅极驱动电路1000的信号时序的仿真图。在图10仅示出了第一级至第三级移位寄存器以及第52级至第54级移位寄存器的输出信号OUT<1>、OUT<2>、OUT<3>、OUT<52>、OUT<53>、OUT<54>，图11中仅示出了第一级至第三级移位寄存器、第28级至第30级移位寄存器以及第52级至第54级移位寄存器的输出信号OUT<1>、OUT<2>、OUT<3>、OUT<28>、OUT<29>、OUT<30>、OUT<52>、OUT<53>、OUT<54>。

在正扫模式下：

在第一阶段，各级移位寄存器在第一控制信号线Sc1、第二控制信号线Sc2、第三控制信号线Sc2和第四控制信号线Sc4的控制下执行如上所述的第一阶段的操作。例如第1级移位寄存器10(GOA_1)采用如图9所示的第一阶段的信号时序产生输出信号OUT<1>。由于下一级的移位寄存器10(GOA_2)的第一输入信号端STU连接上一级移位寄存器10(GOA_1)的输出信号端OUT并且两个时钟信号端的时钟信号与上一级移位寄存器10(GOA_1)互为反相，所以将上一级输出信号端OUT的输出信号OUT<1>作为下一级第一输入信号端STU的输入信号，产生与第一级输出信号OUT<1>波形相同的第二级输出信号OUT<2>。以此类推，各级移位寄存器在第一阶段产生同步的输出信号。如图11中的第一阶段所示，输出OUT<1>、OUT<2>、OUT<3>……OUT<28>、OUT<29>、OUT<30>……OUT<52>、OUT<53>、OUT<54>在相同的时段持续高电平。

在第二阶段，各级移位寄存器在第一控制信号线Sc1、第二控制信号线Sc2、第三控制信号线Sc2和第四控制信号线Sc4的控制下执行如上所述的第二阶段的操作。例如第1级移位寄存器10(GOA_1)采用如图9所示的第二阶段的信号时序产生输出信号OUT<1>。由于下一级的移位寄存器10(GOA_2)的第一输入信号端STU连接上一级移位寄存器10(GOA_1)的输出信号端OUT并且两个时钟信号端的时钟信号与上一级移位寄存器10(GOA_1)互为反相，所以将上一级输出信号端OUT的输出信号OUT<1>作为下一级第一输入信号端STU的输入信号，产生相对于第一级输出信号OUT<1>而移位的第二级输出信号OUT<2>。以此类推，各级移位寄存器在第一阶段产生顺次移位的输出信号。如图11中的第二阶段所示，输出OUT<1>、OUT<2>、OUT<3>……OUT<28>、OUT<29>、OUT<30>……OUT<52>、OUT<53>、OUT<54>为顺次移位的脉冲信号。

在反扫模式下：

在第一阶段，各级移位寄存器在第一控制信号线Sc1、第二控制信号线Sc2、第三控制信号线Sc2和第五控制信号线Sc5的控制下执行如上所述的第一阶段的操作。例如第N级移位寄存器10(GOA_N)采用如图9所示的第一阶段的信号时序产生输出信号OUT<N>。由于上一级的移位寄存器10(GOA_N-1)的第二输入信号端STD连接下一级移位寄存器10(GOA_N)的输出信号端OUT并且两个时钟信号端的时钟信号与下一级移位寄存器10(GOA_N)互为反相，所以将下一级输出信号端OUT的输出信号OUT<N>作为上一级第二输入信号端STD的输入信号，产生与第N级输出信号OUT<N>波形相同的第N-1级输出信号OUT<N-1>。以此类推，各级移位寄存器在第一阶段产生同步的输出信号。如图11中的第二阶段所示，输出OUT<54>、OUT<53>OUT<52>、……OUT<30>、OUT<29>、OUT<28>……OUT<3>、OUT<2>、OUT<1>在相同的时段持续高电平。

在第二阶段，各级移位寄存器在第一控制信号线Sc1、第二控制信号线Sc2、第三控制信号线Sc2和第五控制信号线Sc5的控制下执行如上所述的第二阶段的操作。例如第N级移位寄存器10(GOA_N)采用如图9所示的第二阶段的信号时序产生输出信号OUT<N>。由于上一级的移位寄存器10(GOA_N-1)的第二输入信号端STD连接下一级移位寄存器10(GOA_N)的输出信号端OUT并且两个时钟信号端的时钟信号与下一级移位寄存器10(GOA_N)互为反相，所以将下一级输出信号端OUT的输出信号OUT<N>作为上一级第二输入信号端STD的输入信号，产生相对于第N级输出信号OUT<N>而移位的第N-1级输出信号OUT<N-1>。以此类推，各级移位寄存器在第二阶段产生顺次移位的输出信号。如图11中的第二阶段所示，输出OUT<54>、OUT<53>OUT<52>、……OUT<30>、OUT<29>、OUT<28>……OUT<3>、OUT<2>、OUT<1>为顺次移位的脉冲信号。

本申请的移位寄存器10的第二输入电路200设置有两个子电路，包括第一晶体管T1、第二晶体管T2和第三晶体管T3形成的子电路，以及第四晶体管T4、第五晶体管T5和第六晶体管T6形成的子电路，在不同的模式下传输信号控制上拉节点Q的电位。第二复位电路400设置有两个子电路，包括第七晶体管T7和第八晶体管T8形成的子电路，以及第十晶体管T10和第十一晶体管T11形成的子电路，在不同的模式下传输信号控制复位节点M的电位。

在栅极驱动电路1000的正扫模式下，在第二阶段的第三时段③中，通过第一时钟信号端XCK、第三控制信号端SC3和第四控制信号端CN的电平控制的第一晶体管T1、第二晶体管T2和第三晶体管T3形成的子电路，将第一输入信号端STU的高电平传输至上拉节点Q，可以将上拉节点Q充电至高电平。通过第一输入信号端STU和第四控制信号端CN的电平控制第七晶体管T7和第八晶体管T8形成的子电路，传输第二时钟信号端CK的电平至复位节点M，控制复位节点M的电位。由于第n级的移位寄存器10的第一输入信号端STU连接第n-x级移位寄存器10的输出信号端OUT<n-x>，例如n＝1，使得栅极驱动电路1000对用于显示的像素驱动电路从第一行至最后一行输入栅极驱动信号，用于像素驱动电路数据写入，在此正扫模式下，第一行的像素驱动电路等待最后一行像素驱动电路数据写入完成后，全屏同时发光。

在栅极驱动电路1000的反扫模式下，在第二阶段的时段⑧中，通过第一时钟信号端XCK、第三控制信号端SC3和第五控制信号端CNB的电平控制的第四晶体管T4、第五晶体管T5和第六晶体管T6形成的子电路，将第二输入信号端STD的高电平传输至上拉节点Q，可以将上拉节点Q充电至高电平。通过第二输入信号端STD和第五控制信号端CNB的电平控制第十晶体管T10和第十一晶体管T11形成的子电路，传输第二时钟信号端CK的电平至复位节点M，控制复位节点M的电位。由于第n级的移位寄存器10的第二输入信号端STD连接第n+x级移位寄存器10的输出信号端OUT<n+x>，例如n＝1，使得栅极驱动电路1000对用于显示的像素驱动电路从最后一行至第一行输入栅极驱动信号，用于像素驱动电路数据写入，在反扫模式下，最后一行的像素驱动电路等待第一行的像素驱动电路数据写入完成后，全屏同时发光。

需要说明的是，可以选择在第一帧图像进行正扫模式，在第二帧图像进行反扫模式，即采用相邻帧图像交替正反扫的模式。也可以在第一帧图像和第二帧图像进行正扫模式，在第三帧图像和第四帧图像进行反扫的模式，即采用每两帧图像为一组，相邻组交替正反扫的模式。或者，每三帧图像为一组，相邻组交替正反扫的模式等，此处并不设限。

因此，本申请提供的栅极驱动电路，在图像显示中实现了对像素驱动电路进行驱动时的正扫和反扫功能，为更多种类的显示产品提供技术支持。并且，通过正扫和反扫功能，提高每个移位寄存器所连接的像素驱动电路的第一行的晶体管和最后一行的晶体管的老化均一性，延长产品的使用寿命。

本申请的实施例还提供一种显示装置2000，显示装置2000包括如上所述的栅极驱动电路，如图12所示，显示装置2000可以为手机。

需要说明的是，显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

以上所述仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (23)

1.一种移位寄存器，其特征在于，包括：

第一输入电路，连接第一控制信号端、电源信号端和所述移位寄存器的上拉节点，被配置为在所述第一控制信号端的信号控制下将所述电源信号端的电位提供至所述上拉节点；

第一复位电路，连接第二控制信号端、所述电源信号端、参考信号端、所述上拉节点和所述移位寄存器的下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点，并将所述参考信号端的电位提供至所述上拉节点；

第二输入电路，连接第一输入信号端、第二输入信号端、第三控制信号端、第一时钟信号端、第四控制信号端、第五控制信号端和所述上拉节点，被配置为在所述第三控制信号端、所述第四控制信号端和所述第一时钟信号端的控制下，将所述第一输入信号端的电位提供至所述上拉节点；或者，被配置为在所述第三控制信号端、所述第五控制信号端和所述第一时钟信号端的控制下，将所述第二输入信号端的电位提供至所述上拉节点；

第二复位电路，连接第二时钟信号端、所述第一输入信号端、所述第二输入信号端、所述第四控制信号端、所述第五控制信号端、所述电源信号端和所述下拉节点，被配置为在所述第二时钟信号端、所述第一输入信号端和所述第四控制信号端的控制下控制所述下拉节点的电位；或者，被配置为在所述第二时钟信号端、所述第二输入信号端、所述第五控制信号端的控制下控制所述下拉节点的电位。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入电路包括：

第一晶体管，所述第一晶体管的栅极连接所述第一时钟信号端，所述第一晶体管的第一极连接所述第一输入信号端；

第二晶体管，所述第二晶体管的栅极连接所述第三控制信号端，所述第二晶体管的第一极连接所述第一晶体管的第二极；

第三晶体管，所述第三晶体管的栅极连接所述第四控制信号端，所述第三晶体管的第一极连接所述第二晶体管的第二极，所述第三晶体管的第二极连接所述上拉节点；

第四晶体管，所述第四晶体管的栅极连接所述第一时钟信号端，所述第四晶体管的第一极连接所述第二输入信号端；

第五晶体管，所述第五晶体管的栅极连接所述第三控制信号端，所述第五晶体管的第一极连接所述第四晶体管的第二极；

第六晶体管，所述第六晶体管的栅极连接所述第五控制信号端，所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第六晶体管的第二极连接所述上拉节点。

3.根据权利要求1或2所述的移位寄存器，其特征在于，所述第二输入电路还连接所述第二时钟信号端，被配置为在所述上拉节点和所述第三控制信号端的控制下，通过所述第二时钟信号端的信号，在耦合作用下抬升所述上拉节点的电位。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第二输入电路还包括：

第十四晶体管，所述第十四晶体管的栅极连接所述上拉节点，所述第十四晶体管的第一极连接所述第二时钟信号端；

第十五晶体管，所述第十五晶体管的栅极连接所述第三控制信号端，所述第十五晶体管的第一极连接所述第十四晶体管的第二极；

第二电容，所述第二电容的第一端连接所述上拉节点，所述第二电容的第二端连接所述第十五晶体管的第二极。

5.根据权利要求1或2所述的移位寄存器，其特征在于，所述第二复位电路包括：

第七晶体管，所述第七晶体管的栅极连接所述第四控制信号端，所述第七晶体管的第一极连接所述第二时钟信号端；

第八晶体管，所述第八晶体管的栅极连接所述第一输入信号端，所述第八晶体管的第一极连接所述第七晶体管的第二极；

第九晶体管，所述第九晶体管的栅极连接所述第二时钟信号端，所述第九晶体管的第一极连接所述电源信号端，所述第九晶体管的第二极连接所述第八晶体管的第二极；

第十晶体管，所述第十晶体管的栅极连接所述第五控制信号端，所述第十晶体管的第一极连接所述第二时钟信号端；

第十一晶体管，所述第十一晶体管的栅极连接所述第二输入信号端，所述第十一晶体管的第一极连接所述第十晶体管的第二极，所述第十一晶体管的第二极连接所述第九晶体管的第二极；

第十二晶体管，所述第十二晶体管的栅极连接所述第九晶体管的第二极，所述第十二晶体管的第一极连接所述第一时钟信号端；

第十三晶体管，所述第十三晶体管的栅极连接所述第一时钟信号端，所述第十三晶体管的第一极连接所述第十二晶体管的第二极，所述第十三晶体管的第二极连接所述下拉节点；

第一电容，所述第一电容的第一端连接所述第十二晶体管的栅极，所述第一电容的第二端连接所述第十二晶体管的第二极。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第二复位电路还包括：

第十六晶体管，所述第十六晶体管的栅极连接所述第二控制信号端，所述第十六晶体管的第一极连接所述电源信号端，所述第十六晶体管的第二极连接所述第九晶体管的第二极。

7.根据权利要求1或6所述的移位寄存器，其特征在于，所述第一复位电路包括：

第一复位子电路，连接所述第二控制信号端、所述参考信号端和所述上拉节点，被配置为在所述第二控制信号端的信号的控制下将所述参考信号端的电位提供至所述上拉节点；

第二复位子电路，连接所述第二控制信号端、所述电源信号端和所述下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第一复位子电路包括：

第十九晶体管，所述第十九晶体管的栅极连接所述第二控制信号端，所述第十九晶体管的第一极连接所述参考信号端；

第二十晶体管，所述第二十晶体管的栅极连接所述第二控制信号端，所述第二十晶体管的第一极连接所述第十九晶体管的第二极，所述第二十晶体管的第二极连接所述上拉节点；

所述第二复位子电路包括：

第二十一晶体管，所述第二十一晶体管的栅极连接所述第二控制信号端，所述第二十一晶体管的第一极连接所述电源信号端，所述第二十一晶体管的第二极连接所述下拉节点。

9.根据权利要求1或8所述的移位寄存器，其特征在于，所述第一输入电路包括：

第二十二晶体管，所述第二十二晶体管的栅极连接所述第一控制信号端，所述第二十二晶体管的第一极连接所述电源信号端，所述第二十二晶体管的第二极连接所述上拉节点。

10.根据权利要求1所述的移位寄存器，其特征在于，还包括：

输出电路，连接所述上拉节点、所述下拉节点、所述电源信号端、所述参考信号端和所述输出信号端，被配置为在所述上拉节点的电位的控制下将所述电源信号端的信号提供至所述输出信号端，以及在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述输出信号端，以使输出信号端输出栅极驱动信号；其中，在一帧周期内，所述栅极驱动信号的电平变化依次为第一电平、第二电平、第三电平、第一电平和第二电平，所述第一电平的绝对值大于所述第三电平的绝对值，第一个第一电平的持续时长大于第二个第一电平的持续时长；所述第一电平能够控制所述移位寄存器连接的像素驱动电路中的晶体管导通，所述第一个第一电平所在时段对应所述像素驱动电路的复位和补偿时段，所述第二个第一电平所在时段对应所述像素驱动电路的数据写入时段；

控制电路，连接所述上拉节点和所述下拉节点，被配置为根据所述上拉节点的电位下拉所述下拉节点的电位，以及根据所述下拉节点的电位下拉所述上拉节点的电位。

11.根据权利要求10所述的移位寄存器，其特征在于，所述输出电路包括：

第十七晶体管，所述第十七晶体管的栅极连接所述上拉节点，所述第十七晶体管的第一极连接所述电源信号端，所述第十七晶体管的第二极连接所述输出信号端；

第十八晶体管，所述第十八晶体管的栅极连接所述下拉节点，所述第十八晶体管的第一极连接所述参考信号端，所述第十八晶体管的第二极连接所述输出信号端；

第三电容，所述第三电容的第一端连接所述上拉节点，所述第三电容的第二端连接所述输出信号端；

第四电容，所述第四电容的第一端连接所述下拉节点，所述第四电容的第二端连接所述参考信号端。

12.根据权利要求10或11所述的移位寄存器，其特征在于，所述控制电路包括：

第一控制子电路，连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述上拉节点；

第二控制子电路，连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述上拉节点的电位的控制下将所述参考信号端的电位提供至所述下拉节点。

13.根据权利要求12所述的移位寄存器，其特征在于，所述第一控制子电路包括：

第二十三晶体管，所述第二十三晶体管的栅极连接所述下拉节点，所述第二十三晶体管的第一极连接所述参考信号端；

第二十四晶体管，所述第二十四晶体管的栅极连接所述下拉节点，所述第二十四晶体管的第一极连接所述第二十三晶体管的第二极，所述第二十四晶体管的第二极连接所述上拉节点；

所述第二控制子电路包括：

第二十五晶体管，所述第二十五晶体管的栅极连接所述上拉节点，所述第二十五晶体管的第一极连接所述参考信号端；

第二十六晶体管，所述第二十六晶体管的栅极连接所述上拉节点，所述第二十六晶体管的第一极连接所述第二十五晶体管的第二极，所述第二十六晶体管的第二极连接所述下拉节点。

14.根据权利要求13所述的移位寄存器，其特征在于，所述第一复位电路的第一复位子电路包括第十九晶体管和第二十晶体管，所述移位寄存器还包括：

防漏电电路，连接所述上拉节点、所述电源信号端和防漏节点，被配置为在所述上拉节点的信号的控制下，将所述电源信号端的电位提供至所述防漏节点；

其中，所述防漏节点与所述第十九晶体管的第二极、所述第二十晶体管的第一极连接，所述防漏节点还与所述第二十三晶体管的第二极、所述第二十四晶体管的第一极连接。

15.根据权利要求14所述的移位寄存器，其特征在于，所述防漏电电路包括：

第二十七晶体管，所述第二十七晶体管的栅极连接所述上拉节点，所述第二十七晶体管的第一极连接所述电源信号端，所述第二十七晶体管的第二极连接所述第十九晶体管的第二极、所述第二十晶体管的第一极、所述第二十三晶体管的第二极和所述第二十四晶体管的第一极。

16.根据权利要求1或10所述的移位寄存器，其特征在于，还包括：负载电路，所述输出电路通过所述负载电路连接至所述移位寄存器的输出信号端。

17.一种栅极驱动电路，其特征在于，包括多级级联的移位寄存器；

所述移位寄存器包括第一输入电路，所述第一输入电路连接第一控制信号端、电源信号端和所述移位寄存器的上拉节点，被配置为在所述第一控制信号端的信号控制下将所述电源信号端的电位提供至所述上拉节点；

其中，多个所述移位寄存器共用一个所述第一输入电路。

18.根据权利要求17所述的栅极驱动电路，其特征在于，所述移位寄存器还包括第三复位电路；

所述第三复位电路连接第二控制信号端、参考信号端和所述移位寄存器的上拉节点，被配置为在所述第二控制信号端的信号控制下将所述参考信号端的电位提供至所述上拉节点；

其中，多个所述移位寄存器共用一个所述第三复位电路。

19.根据权利要求18所述的栅极驱动电路，其特征在于，所述第三复位电路包括：

第二十八晶体管，所述第二十八晶体管的栅极连接所述第二控制信号端，所述第二十八晶体管的第一极连接所述参考信号端，所述第二十八晶体管的第二极连接所述上拉节点。

20.根据权利要求19所述的栅极驱动电路，其特征在于，多级级联的移位寄存器包括如权利要求1至16任一项所述的移位寄存器。

21.根据权利要求20所述的栅极驱动电路，其特征在于，

每个移位寄存器的第一控制信号端连接第一控制信号线，第二控制信号端连接第二控制信号线，第三控制信号端连接第三控制信号线，所述第四控制信号端连接第四控制信号线，所述第五控制信号端连接第五控制信号线；

第n级的移位寄存器的第一输入信号端连接第n-x级移位寄存器的输出信号端；

第n级的移位寄存器的第二输入信号端连接第n+x级移位寄存器的输出信号端；

第n-x级移位寄存器的第一时钟信号端连接第一时钟信号线，第n-x级移位寄存器的第二时钟信号端连接第二时钟信号线；

第n级移位寄存器的第一时钟信号端连接第二时钟信号线，第n级移位寄存器的第二时钟信号端连接第一时钟信号线；

第n+x级移位寄存器的第一时钟信号端连接第一时钟信号线，第n+x级移位寄存器的第二时钟信号端连接第二时钟信号线；

其中，n为大于1的整数，x为大于或等于1的整数。

22.一种如权利要求1至16中任一项所述的移位寄存器的控制方法，包括：

在第一阶段，第一输入电路在第一控制信号端的信号控制下将电源信号端的电位提供至上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第一复位电路在第二控制信号端的信号的控制下将所述电源信号端的电位提供至下拉节点，第一复位电路和第三复位电路将参考信号端的电位提供至所述上拉节点，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位；

在第二阶段，第二输入电路在第三控制信号端、第四控制信号端和第一时钟信号端的控制下将第一输入信号端的电位提供至所述上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第二复位电路在所述第一时钟信号端、第二时钟信号端、所述第一输入信号端和所述电源信号端的信号的控制下上拉所述下拉节点的电位，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位；或者，

在第二阶段，第二输入电路在第三控制信号端、第五控制信号端和第一时钟信号端的控制下将第二输入信号端的电位提供至所述上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第二复位电路在所述第一时钟信号端、第二时钟信号端、所述第二输入信号端和所述电源信号端的信号的控制下上拉所述下拉节点的电位，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位。

23.一种显示装置，包括：如权利要求17至21任一项所述栅极驱动电路。

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