CN110880304B - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元，包括输入电路、输出电路和第一节点控制电路。输入电路与第一节点连接，且配置为响应于输入信号对第一节点进行充电；输出电路与第一节点连接，且配置为在第一节点的电平信号的控制下，将输出信号在输出端输出；第一节点控制电路分别与第一节点和预充控制端连接，且配置为从预充控制端接收预充控制信号且响应于预充控制信号，在输出端将输出信号输出之前，对第一节点进行充电。该移位寄存器单元可以提高上拉节点的充电能力，以解决在高刷新频率下由于晶体管的特性漂移导致的上拉节点充电不足的问题。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、输出电路和第一节点控制电路。所述输入电路与第一节点连接，且配置为响应于输入信号对所述第一节点进行充电；所述输出电路与所述第一节点连接，且配置为在所述第一节点的电平信号的控制下，将输出信号在输出端输出；所述第一节点控制电路分别与所述第一节点和预充控制端连接，且配置为从所述预充控制端接收预充控制信号且响应于所述预充控制信号，在所述输出端输出所述输出信号之前，对所述第一节点进行充电。
例如，本公开一实施例提供的移位寄存器单元，还包括输出控制电路。所述输出控制电路分别与所述输出端和所述预充控制端连接，且配置为从所述预充控制端接收所述预充控制信号且响应于所述预充控制信号，将所述输出端在非输出期间控制在无效输出电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一节点控制电路包括第一电容。所述第一电容的第一极与所述第一节点连接，所述第一电容的第二极与所述预充控制端连接以接收所述预充控制信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出控制电路包括第一晶体管。所述第一晶体管的栅极与所述预充控制端连接以接收所述预充控制信号，所述第一晶体管的第一极与所述输出端连接，所述第一晶体管的第二极与第一电压端连接以接收第一电压。
例如，本公开一实施例提供的移位寄存器单元，还包括第一节点复位电路。所述第一节点复位电路与所述第一节点连接，配置为响应于复位信号对所述第一节点进行复位。
例如，本公开一实施例提供的移位寄存器单元，还包括第二节点控制电路、第一节点降噪电路和输出降噪电路。所述第二节点控制电路分别与所述第一节点以及第二节点连接，且配置为在所述第一节点的电平信号的控制下，对所述第二节点的电平进行控制；所述第一节点降噪电路与所述第一节点以及所述第二节点连接，且配置为在所述第二节点的电平信号的控制下，对所述第一节点进行降噪；所述输出降噪电路与所述第二节点以及所述输出端连接，且配置为在所述第二节点的电平信号的控制下，对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出端包括移位输出端和至少一个扫描信号输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述至少一个扫描信号输出端包括一个扫描信号输出端，所述输出电路包括第二晶体管、第三晶体管和第二电容。所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和时钟信号端连接以接收时钟信号，所述第二晶体管的第二极和所述移位输出端连接；所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述扫描信号输出端连接；所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述扫描信号输出端连接，所述时钟信号被传输至所述输出端作为所述输出信号。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元。
例如，在本公开一实施例提供的栅极驱动电路中，除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的预充控制端和与其相隔至少m级的上级移位寄存器单元的输出端连接；除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔m-1级的上级移位寄存器单元的输出端连接；除最后m级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔m-1级的下级移位寄存器单元的输出端连接；其中，m为大于2的整数。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述第一节点控制电路响应于所述预充控制信号对所述第一节点进行充电；第二阶段，所述输入电路响应于输入信号对所述第一节点进行充电；第三阶段，所述输出电路在所述第一节点的电平信号的控制下，将所述输出信号在所述输出端输出。
例如，在本公开一实施例提供的驱动方法中，所述移位寄存器单元还包括输出控制电路，所述驱动方法的所述第一阶段还包括：所述输出控制电路响应于所述预充控制信号，将所述输出端控制在无效输出电平。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意图；
图3为本公开一实施例提供的又一种移位寄存器单元的示意图；
图4为本公开一实施例提供的再一种移位寄存器单元的示意图；
图5为图4中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图6为图4中所示的移位寄存器单元的另一种具体实现示例的电路示意图；
图7为本公开一实施例提供的一种栅极驱动电路的示意图；
图8A为对应于图7中所示的栅极驱动电路工作时的一种示例的信号时序图；
图8B为对应于图7中所示的栅极驱动电路工作时的另一种示例的信号时序图；以及
图9为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本公开实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同或类似的参考标号表示。
在目前的显示技术中，例如在3D显示技术中，为了满足3D游戏的需求，显示屏的刷新频率被不断提高，例如，提高至144Hz。与刷新频率为60Hz的显示屏相比，刷新频率为144Hz的显示屏可以显示更加流畅的游戏场景，尤其是能够消除在3D模式下显示面板由于刷新频率太低造成的拖影现象。显示屏的高刷新率意味着在每帧图像的显示过程中对GOA的充电时间缩短，因此，为了满足充电率，通常采用较高的电源电压对GOA进行充电。但是，较高的电源电压会加速导致晶体管的特性(例如，阈值电压)的漂移，使得通过输入电路写入到上拉节点的高电平低于预定值，因此难以通过上拉节点控制下拉节点的电平，并进一步影响输出端的输出信号；同时，还会加速显示器的老化，影响显示器的使用寿命。为解决上述问题，需要提升GOA中的上拉节点的充电能力。
本公开一实施例提供了一种移位寄存器单元，包括输入电路、输出电路和第一节点控制电路。输入电路与第一节点连接，且配置为响应于输入信号对第一节点进行充电；输出电路与第一节点连接，且配置为在第一节点的电平信号的控制下，将输出信号在输出端输出；第一节点控制电路分别与第一节点和预充控制端连接，且配置为从预充控制端接收预充控制信号且响应于预充控制信号，在输出端将输出信号输出之前，对第一节点进行充电。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开上述实施例提供的移位寄存器单元，采用双自举电容的设计，可以提高上拉节点的充电能力，以解决在高刷新频率下由于晶体管的特性漂移导致的上拉节点充电不足的问题，提升了移位寄存器单元的电路结构的稳定性，延长了显示面板的使用寿命。
下面结合附图对本公开的实施例及其示例进行详细说明。
图1为本公开一实施例提供的一种移位寄存器单元的示意图。如图1所示，该移位寄存器单元100包括输入电路110、输出电路120、第一节点N1和第一节点控制电路130。通过级联多个该移位寄存器单元100可以得到栅极驱动电路，该栅极驱动电路用于驱动显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
如图1所示，输入电路110与第一节点N1(例如，这里为上拉节点)连接，且配置为响应于输入信号对第一节点N1进行充电。例如，在一些示例中，输入电路110与输入信号端INT和第一节点N1连接，配置为在输入信号端INT提供的输入信号的控制下导通，使输入信号端INT和第一节点N1连接，从而使输入信号端INT提供的输入信号被输入到第一节点N1，将第一节点N1的电位充电(例如上拉)到工作电位。
输出电路120包括输出端OUT，与第一节点N1连接，且配置为在第一节点N1的电平信号的控制下，将输出信号在输出端OUT输出。例如，在一些示例中，输出电路120与时钟信号端CLK、第一节点N1以及输出端OUT连接，且配置为在第一节点N1的电平信号的控制下导通，将时钟信号端CLK提供的时钟信号传输至输出端OUT，并作为输出信号在输出端OUT输出。或者，在另一个示例中，输出电路120还与一个电压端连接，使用时钟信号端CLK提供的时钟信号作为控制信号以控制是否将该电压端与输出端OUT连接，从而控制是否将该电压端的电压信号传输至输出端OUT并作为输出信号在输出端OUT输出。
例如，输出端OUT可以包括多个输出端，例如包括移位输出端和至少一个扫描信号输出端，从而将输出信号例如时钟信号端CLK提供的时钟信号输出至移位输出端和扫描信号输出端，以提高该移位寄存器单元100的驱动能力。例如，在本公开的至少一个实施例提供的移位寄存器单元中，至少一个扫描信号输出端包括一个扫描信号输出端。例如，移位输出端用于为下一级移位寄存器单元100提供预充控制信号、输入信号以及复位信号，扫描信号输出端用于为显示面板中一行像素单元的像素电路提供驱动信号。这样可以减少像素区中的负载和信号对级联的移位寄存器单元的影响。例如，移位输出端和扫描信号输出端输出相同的输出信号。需要注意的是，在其他示例中，当包括多个扫描信号输出端时，各个扫描信号输出端也可以输出不同的输出信号，具体的设置根据实际情况而定，本公开的实施例对此不作限制。
第一节点控制电路130分别与第一节点N1和预充控制端Ctr连接，且配置为从预充控制端Ctr接收预充控制信号，且响应于预充控制信号，在输出端OUT输出时钟信号之前对第一节点N1进行充电。例如，预充控制端Ctr提供的预充控制信号的时序早于输入信号(如图8A和图8B所示)，在输入信号对第一节点N1进行充电之前，通过第一节点控制电路130可以提前对第一节点N1进行充电，同时在第一节点N1的电平信号的控制下，对第二节点(例如，这里为下拉节点)进行控制操作(例如下拉)，因此，可以提高电路中第一节点N1的充电能力。
本公开上述实施例提供的移位寄存器单元，可以提高上拉节点(即第一节点N1)的充电能力，以解决在高刷新频率下由于晶体管的特性漂移导致的上拉节点充电不足的问题，提升了移位寄存器单元的电路结构的稳定性，延长了显示面板的使用寿命。
图2为本公开一实施例提供的另一种移位寄存器单元的示意框图。如图2所示，该移位寄存器单元100还包括输出控制电路140。需要说明的是，图2所示的移位寄存器单元100的其他电路结构与图1中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
输出控制电路140与输出端OUT和预充控制端Ctr连接，且配置为从预充控制端Ctr接收预充控制信号，且响应于预充控制信号在非输出期间控制输出端OUT保持在无效输出电平。例如，输出控制电路140与预充控制端Ctr、输出端OUT和第一电压端VGL1(例如，提供低电平)或另行提供的电压端(例如，低电压端)连接，且配置为响应于预充控制端Ctr接收的预充控制信号，将输出端OUT与第一电压端VGL1连接，实现对输出端OUT下拉，以避免在通过第一节点控制电路130对第一节点N1进行预充电的阶段造成输出端OUT的误输出。
请注意，本公开实施例中提供的移位寄存器单元的“有效输出电平”指的是能够使得与之连接的显示面板的像素电路中的开关晶体管被导通从而可以向像素电路中写入数据信号的电平，相应地“无效输出电平”指的是不能使得与之连接的像素电路中的开关晶体管被导通(即，该开关晶体管被截止)的电平。根据像素电路中的开关晶体管的类型(N型或P型)等因素，有效输出电平可以比无效输出电平高或者低。通常，移位寄存器单元在工作期间于输出端输出方波脉冲信号，有效输出电平对应于该方波脉冲信号的方波脉冲部分的电平，而无效输出电平则对应于非方波脉冲部分的电平。
如图1和图2所示的移位寄存器单元所包括的输入电路和输出电路(以及第一节点N1)可以通过各种形式实现，例如4T1C的基本结构，而且在不同的实现方式中，这些移位寄存器单元还可以进一步包括其他功能模块，例如参见下面的描述，然而本公开的实施例并不限于这些具体形式。
图3为本公开一实施例提供的又一种移位寄存器单元的示意框图。如图3所示，该移位寄存器单元100还包括第一节点复位电路150。需要说明的是，图3所示的移位寄存器单元100的其他电路结构与图2中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
第一节点复位电路150与第一节点N1连接，配置为响应于复位信号对第一节点N1进行复位。例如，该第一节点复位电路150可以配置为和第一节点N1、第二电压端VGL2(例如，提供低电平)或另行提供的电压端(例如，低电压端)以及复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得第一节点N1和第二电压端VGL2或低电压端电连接，以对第一节点N1进行下拉复位。
图4为本公开一实施例提供的再一种移位寄存器单元的示意框图。如图4所示，在一个示例中，该移位寄存器单元100还包括第二节点控制电路160、第一节点降噪电路170和输出降噪电路180。需要说明的是，图4所示的移位寄存器单元100的其他电路结构与图3中所示的移位寄存器单元100基本上相同，在此重复之处不再赘述。
第二节点控制电路160与第一节点N1以及第二节点N2连接，且配置为在第一节点N1的电平信号的控制下，对第二节点N2的电平进行控制。例如，在一个示例中，第二节点控制电路160与第一节点N1、第二节点N2、第二电压端VGL2、第三电压端VGH1以及第四电压端VGH2或另行提供的电压端(例如，高电压端)连接，从而将第二节点N2下拉为低电平；在第一节点N1为低电平时，使得第二节点N2与第三电压端VGH1或第四电压端VGH2其中一个连接，且配置为在第一节点N1例如为高电平时，使得第二节点N2与第二电压端VGL2或另行提供的电压端(例如，低电压端)连接，从而将第二节点N2下拉为低电平。
例如，在另一个示例中，第二节点控制电路160还可以包括第三节点(图中未示出)，例如，在该示例中，第二节点N2的电平受第一节点N1的电平和第三电压端VGH1提供的第三电压控制，第三节点N3的电平受第一节点N1的电平和第四电压端VGH2提供的第四电压控制，具体的连接方式将在下面进行详细地介绍。
例如，在一个示例中，该第三电压端VGH1和第四电压端VGH2可以被设置为交替输入高电平，即第三电压端VGH1输入高电平时，第四电压端VGH1输入低电平，而第三电压端VGH1输入低电平时，第四电压端VGH2输入高电平，从而，第二节点N2和第三节点N3交替工作，以使得与其相连的晶体管可以交替工作，延长这些晶体管的使用寿命。例如，在另一个示例中，该第三电压端VGH1和第四电压端VGH2也可以用交替提供高电平(在实现的晶体管为P型时，则为直流低电平)的时钟信号端代替，本公开的实施例对此不作限制。
第一节点降噪电路170与第一节点N1以及第二节点N2连接，且配置为在第二节点N2的电平的控制下，对第一节点N1进行降噪。例如，第一节点降噪电路170与第一节点N1、第二节点N2以及第二电压端VGL2连接，且配置为在第二节点N2例如为高电平时导通，使得第一节点N1与第二电压端VGL2或另行提供的电压端(例如，低电压端)连接，将第一节N1的电位下拉至非工作电位，以实现对第一节点N1降噪。
输出降噪电路180与第二节点N2以及输出端OUT连接，且配置为在第二节点N2的电平的控制下，对输出端OUT进行降噪。例如，输出降噪电路180与第二节点N2、第二电压端VGL2以及输出端OUT连接，且配置为在第二节点N2例如为高电平时导通，使得输出端OUT与第二电压端VGL2或另行提供的电压端(例如，低电压端)连接，以实现对输出端OUT降噪。
如图4所示，在另一个示例中，移位寄存器单元100还包括总复位电路190。
例如，总复位电路190与第一节点N1连接，配置为响应于总复位信号对第一节点N1进行复位。例如，该总复位电路190可以配置为和第一节点N1、第二电压端VGL2(例如，提供低电平)或另行提供的电压端(例如，低电压端)以及总复位端TRST连接，从而可以在总复位端TRST输入的总复位信号的控制下，使得第一节点N1和第二电压端VGL2或低电压端电连接，以对第一节点N1进行下拉复位。
例如，第一电压端VGL1配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，这里将该直流低电平信号称为第一电压，例如，以下各实施例与此相同，不再赘述。
例如，第二电压端VGL2配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，这里将该直流低电平信号称为第二电压，例如，该第二电压可以小于或等于第一电压，以下各实施例与此相同，不再赘述。
例如，第三电压端VGH1配置为提供直流高电平信号，将其提供的信号称为第三电压，第四电压端VGH2也配置为提供直流高电平信号，将其提供的信号称为第四电压，例如，第三电压和第四电压可以是相同的电压，且均大于第一电压和第二电压，以下各实施例与此相同，不再赘述。
图5为图4中所示的移位寄存器单元的一种具体实现示例的电路图。如图5所示，该移位寄存器单元100包括第二晶体管至第二十九晶体管T2-T29，以及还包括第一电容C1至第二电容C2。图6为图4中所示的移位寄存器单元的另一种具体实现示例的电路图。需要注意的是，在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。
输入电路110可以实现为第四晶体管T4。第四晶体管T4的栅极和第一极彼此电连接，且配置为都和输入端INT连接以接收输入信号，第二极配置为和第一节点N1连接，从而当第四晶体管T4由于输入端INT接收到的导通信号(例如，高电平信号)导通时，使用该导通信号以对第一节点N1进行充电，使其处于高电平。例如，第四晶体管T4的栅极和第一极也可以分别和输入端INT或其他的高电压端(例如第三电压端VGH1或第四电压端VGH2)连接，本公开的实施例对此不作限制。
输出电路120可以实现为包括第二晶体管T2、第三晶体管T3和第二电容C2。第二晶体管T2的栅极和第一节点N1连接，第二晶体管T2的第一极和时钟信号端CLK连接以接收时钟信号，第二晶体管T2的第二极和移位输出端CR连接。第三晶体管T3的栅极和第一节点N1连接，第三晶体管T3的第一极和时钟信号端CLK连接以接收时钟信号，第三晶体管T3的第二极和扫描信号输出端OUT1连接。第二电容C2的第一极和第一节点N1连接，第二电容C2的第二极和扫描信号输出端OUT1连接。需要注意的是，不限于此，移位寄存器单元还可以包括更多的输出信号，以及与其对应的扫描信号输出端。
第一节点控制电路130可以实现为第一电容C1。第一电容C1的第一极与第一节点N1连接，第一电容C1的第二极与预充控制端Ctr连接以接收预充控制信号。根据电容两端的电压不能突变的特性，使得第一电容C1第一极(即第一节点N1)的电压根据第一电容C1的第二极接收的预充控制信号的电压而自举，以实现对第一节点N1预充电，解决了在高刷新频率下由于晶体管的特性漂移导致的上拉节点充电不足的问题，提升了移位寄存器单元的电路结构的稳定性，延长了显示面板的使用寿命。
第一节点复位电路150可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和复位端RST连接以接收复位信号，第一极和第一节点N1连接，第二极和第二电压端VGL2连接以接收第二电压。第五晶体管T5响应于复位信号而导通时，将第一节点N1和第二电压端VGL2电连接，从而可以对第一节点N1进行复位。例如，复位端RST和与其级联的移位寄存器的输出端连接，以实现在栅极扫描信号的移位输出的过程中对该级移位寄存器单元的第一节点N1进行实时复位，以避免输出端的误输出。
总复位电路190可以实现为第六晶体管T6。第六晶体管T6的栅极和总复位端TRST连接以接收总复位信号，第一极和第一节点N1连接，第二极和第二电压端VGL2连接以接收第二电压。第六晶体管T6响应于总复位信号而导通时，将第一节点N1和第二电压端VGL2电连接，从而可以对第一节点N1进行复位。例如，该总复位电路190配置为在一帧图像的显示阶段的起始阶段或一帧图像的显示阶段的结束阶段，对所有级联的移位寄存器单元进行全局复位。例如，该总复位信号的时序早于控制一帧图像的显示阶段的起始时的触发信号(将在后面进行详细地介绍)，从而可以在一帧图像的显示阶段的起始阶段对所有的移位寄存器单元的第一节点N1进行复位，以避免显示画面出现异常。
例如，在一个示例中，第二节点控制电路160可以实现为第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10。第七晶体管T7的栅极和第一控制节点CN1连接，第一极和第三电压端VGH1连接以接收第三电压，第二极和第二节点N2连接；第八晶体管T8的栅极和第一节点N1连接，第一极和第二节点N2连接，第二极和第二电压端VGL2连接以接收第二电压。第九晶体管T9的栅极和其自身的第一极彼此电连接，且配置为都和第三电压端VGH1连接以接收第三电压，第二极和第一控制节点CN1连接；第十晶体管T10的栅极和第一节点N1连接，第一极和第一控制节点CN1连接，第二极和第二电压端VGL2连接以接收第二电压。
例如，在另一个示例中，第二节点控制电路160还包括第二十七晶体管T27、第二十八晶体管T28、第二十九晶体管T29和第二十晶体管T20。第二十七晶体管T27的栅极和第二控制节点CN2连接，第一极和第四电压端VGH2连接以接收第四电压，第二极和第三节点N3连接；第二十八晶体管T28的栅极和第一节点N1连接，第一极和第三节点N3连接，第二极和第二电压端VGL2连接以接收第二电压。第二十九晶体管T29的栅极和其自身的第一极彼此电连接，且配置为都和第四电压端VGH2连接以接收第四电压，第二极和第二控制节点CN2连接；第二十晶体管T20的栅极和第一节点N1连接，第一极和第二控制节点CN2连接，第二极和第二电压端VGL2连接以接收第二电压。
第一节点降噪电路170可以实现为第十一晶体管T11和第二十一晶体管T21。第十一晶体管T11的栅极和第二节点N2连接，第一极和第一节点N1连接，第二极和第二电压端VGL2连接以接收第二电压。第十一晶体管T11在第二节点N2为高电位时导通，将第一节点N1和第二电压端VGL2连接，从而可以对第一节点N1下拉以实现降噪。第二十一晶体管T21的栅极和第三节点N3连接，第一极和第一节点N1连接，第二极和第二电压端VGL2连接以接收第二电压。第二十一晶体管T21在第三节点N3为高电位时导通，将第一节点N1和第二电压端VGL2连接，从而可以对第一节点N1下拉以实现降噪。例如，第十一晶体管T11和第二十一晶体管T21分别在第二节点N2和第三节点N3的电平的控制下交替工作，以延长这些晶体管的使用寿命。
例如，在一个示例中，输出端OUT包括移位输出端CR和一个扫描信号输出端OUT1，输出降噪电路180可以实现为第十二晶体管T12、第二十二晶体管T22、第十三晶体管T13和第二十三晶体管T23。第十二晶体管T12和第二十二晶体管T22用于对移位输出端CR降噪，第十三晶体管T13和第二十三晶体管T23用于对扫描信号输出端OUT1降噪。当包括更多的扫描信号输出端时，该输出降噪电路180还可以包括更多的晶体管以实现对扫描信号输出端的降噪。
第十二晶体管T12的栅极和第二节点N2连接，第一极和移位输出端CR连接，第二极和第二电压端VGL2连接以接收第二电压。第十二晶体管T12在第二节点N2为高电位时导通，将移位输出端CR和第二电压端VGL2连接，从而可以对移位输出端CR降噪。第二十二晶体管T22的栅极和第三节点N3连接，第一极和移位输出端CR连接，第二极和第二电压端VGL2连接以接收第二电压。第二十二晶体管T22在第三节点N3为高电位时导通，将移位输出端CR和第二电压端VGL2连接，从而可以对移位输出端CR降噪。例如，第十二晶体管T12和第二十二晶体管T22分别在第二节点N2和第三节点N3的电平的控制下交替工作，以延长这些晶体管的使用寿命。
第十三晶体管T13的栅极和第二节点N2连接，第一极和扫描信号输出端OUT1连接，第二极和第一电压端VGL1连接以接收第一电压。第十三晶体管T13在第二节点N2为高电位时导通，将扫描信号输出端OUT1和第一电压端VGL1连接，从而可以对扫描信号输出端OUT1降噪。第二十三晶体管T23的栅极和第三节点N3连接，第一极和扫描信号输出端OUT1连接，第二极和第一电压端VGL1连接以接收第一电压。第二十三晶体管T23在第三节点N3为高电位时导通，将扫描信号输出端OUT1和第一电压端VGL1连接，从而可以对扫描信号输出端OUT1降噪。例如，第十三晶体管T13和第二十三晶体管T23分别在第二节点N2和第三节点N3的电平的控制下交替工作，以延长这些晶体管的使用寿命。
如图6所示，该移位寄存器单元100的电路结构与图5中所示的电路结构基本相同，区别在于：该移位寄存器单元100还包括第一晶体管T1，在此重复之处不再赘述。
如图6所示，输出控制电路140可以实现为第一晶体管T1。第一晶体管T1的栅极与预充控制端Ctr连接以接收预充控制信号，第一晶体管T1的第一极与输出端OUT(例如，移位输出端CR和/或扫描信号输出端OUT1)连接，第一晶体管T1的第二极与第一电压端VGL1连接以接收第一电压。例如，第一晶体管T1响应于预充控制端Ctr接收预充控制信号导通，将移位输出端CR和/或扫描信号输出端OUT1分别与第一电压端VGL1连接，实现对移位输出端CR以及扫描信号输出端OUT1下拉，以避免在通过第一节点控制电路130对第一节点N1进行预充电的阶段造成移位输出端CR以及扫描信号输出端OUT1的误输出。
在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
需要注意的是，在本公开的各个实施例的说明中，第一节点N1、第二节点N2、第三节点N3、第一控制节点CN1和第二控制节点CN2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元100中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
本公开一个实施例还提供一种栅极驱动电路。图7为本公开一实施例提供的一种栅极驱动电路的示意图。如图7所示，该栅极驱动电路10包括多个级联的移位寄存器单元100，其中任意一个或多个移位寄存器单元100可以采用本公开任一实施例提供的移位寄存器单元100的结构或其变型，例如，可以采用图5中所示的移位寄存器单元100，也可以采用图6中所示的移位寄存器单元100。例如，该栅极驱动电路10可以采用与薄膜晶体管同样半导体制程的工艺直接集成在显示装置的阵列基板上，以实现逐行或隔行扫描驱动功能。
例如，除第1级至第m(m为大于2的整数)级移位寄存器单元外，其余各级移位寄存器单元的预充控制端Ctr和与其相隔至少m级的上级移位寄存器单元的输出端OUT连接；除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的输入端INT和与其相隔m-1级的上级移位寄存器单元的输出端OUT连接；除最后m级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔m-1级的下级移位寄存器单元的输出端OUT连接。
如图7所示，栅极驱动电路10还包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6。
例如，如图7所示，第一时钟信号线CLK1例如和第6n-5(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接；第二时钟信号线CLK2例如和第6n-4级移位寄存器单元的时钟信号端CLK连接；第三时钟信号线CLK3例如和第6n-3级移位寄存器单元的时钟信号端CLK连接；第四时钟信号线CLK4例如和第6n-2级移位寄存器单元的第时钟信号端CLK连接；第五时钟信号线CLK5例如和第6n-1级移位寄存器单元的时钟信号端CLK连接；第六时钟信号线CLK6例如和第6n级移位寄存器单元的时钟信号端连接。需要注意的是，本公开的实施例还可以包括其他的连接方式，本公开的实施例对此不作限制。
需要说明的是，图7中所示的N-6_CR(N为大于0的整数)表示第N-6级移位寄存器单元的移位输出端，N-5_CR表示第N-5级移位寄存器单元的移位输出端，N-4_CR表示第N-4级移位寄存器单元的移位输出端，N-3_CR表示第N-3级移位寄存器单元的移位输出端，N-2_CR表示第N-2级移位寄存器单元的移位输出端，N-1_CR表示第N-1级移位寄存器单元的移位输出端，N_CR表示第N级移位寄存器单元的移位输出端……。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图7所示，除最后三级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔两级的下级移位寄存器单元的移位输出端CR连接。除第一级、第二级和第三级移位寄存器单元外，其余各级移位寄存器单元的输入端INT和与其相隔两级的上级移位寄存器单元的移位输出端CR连接。
例如，该栅极驱动电路10的第N级移位寄存器单元100的预充控制端Ctr(即第一电容C1的第二极)和与其相隔三级的上级移位寄存器单元的移位输出端CR连接，即和第N-4级移位寄存器单元的移位输出端CR连接，该栅极驱动电路10的第N-1级移位寄存器单元100的预充控制端Ctr和第N-5级移位寄存器单元的移位输出端CR连接，该栅极驱动电路10的第N-2级移位寄存器单元100的预充控制端Ctr和第N-6级移位寄存器单元的移位输出端CR连接。例如，各级移位寄存器单元100的预充控制端Ctr还可以和与其相隔四级、五级以及更多级的上级移位寄存器单元的移位输出端CR连接，本公开的实施例对此不作限制。但是，从第一电容的存储能力的角度的出发，还是选择与该移位寄存器单元相隔级数较少的移位输出端连接较好，以避免因电容的存储能力影响对第一节点N1的充电。
例如，第一级、第二级和第三级移位寄存器单元的输入端INT可以被配置为接收触发信号STV，最后三级移位寄存器单元的复位端RST可以被配置为接收复位信号，为简洁起见触发信号STV和复位信号在图7中未示出。
例如，该栅极驱动电路10还包括第一电压线、第二电压线、第三电压线和第四电压线(图中未示出)。例如，第一电压线与第一电压端VGL1连接，且配置为提供第一电压；第二电压线与第二电压端VGL2连接，且配置为提供第二电压；第三电压线与第三电压端VGH1连接，且配置为提供第三电压；第四电压线与第四电压端VGH2连接，且配置为提供第四电压。
例如，如图7所示，该栅极驱动电路10还可以包括时序控制器300。例如，该时序控制器300可以被配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6连接，以向各移位寄存器单元提供时钟信号；该栅极驱动电路10还可以被配置为与第一电压线、第二电压线、第三电压线和第四电压线连接，以向各移位寄存器单元100分别提供第一电压至第四电压。例如，时序控制器300还可以被配置为提供触发信号STV以及复位信号。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6上提供的时钟信号时序可以采用图8A或图8B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。例如，图8A所示的时钟信号的占空比为40％；图8B所示的时钟信号的占空比为50％。需要说明的是，图8A和图8B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
例如，在一个示例中，下面结合图8A所示的信号时序图，对图7中所示的栅极驱动电路10的第N级移位寄存器单元的工作原理进行说明。例如，第N级移位寄存器单元可以采用图5所示的电路结构，也可以采用图6所示的电路结构。该移位寄存器单元100的工作原理为：
在第一阶段1，第三时钟信号线CLK3提供高电平，由于第N-4级移位寄存器单元的时钟信号端CLK与第三时钟信号线CLK3连接，因此，在此阶段，第N-4级移位寄存器单元的移位输出端N-4_CR输出有效输出电平(例如，高电平)，由于第N级移位寄存器单元的第一电容的第二极与第N-4级移位寄存器单元的移位输出端N-4_CR连接，所以，第一电容C1的第二极由低电平变为高电平，且根据电容两端的电压不能突变这一特性，第一电容C1第一极(即第一节点N1)的电压被自举，因此，在此阶段，第一节点N1被充电至高电平；同时，第一时钟信号线CLK1提供低电平，由于第N级移位寄存器单元的时钟信号端CLK与第一时钟信号线CLK1连接，因此，在此阶段，第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1输出低电平。
在采用图6中的电路结构时，该电路结构还包括第一晶体管T1。在此阶段，第一晶体管T1的栅极也与第N-4级移位寄存器单元的移位输出端N-4_CR连接，所以，第一晶体管T1响应于第N-4级移位寄存器单元的移位输出端N-4_CR输出的高电平而开启，使得第一电压端VGL1与第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1连接，进一步避免了第N级移位寄存器单元的输出端在此阶段输出高电平，保证了显示面板的显示质量。
在第二阶段2，第四时钟信号线CLK4提供高电平，由于第N-3级移位寄存器单元的时钟信号端CLK与第四时钟信号线CLK4连接，因此，在此阶段，第N-3级移位寄存器单元的移位输出端N-3_CR输出有效输出电平(例如，高电平)，又由于第N级移位寄存器单元的输入端INT与第N-3级移位寄存器单元的移位输出端N-3_CR连接，因此，在此阶段，第N级移位寄存器单元的第一节点N1继续被充电至高电平；同时，由于第一时钟信号线CLK1提供低电平，所以，在此阶段，第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1输出低电平。
由于，在第二阶段2开始之前，第一阶段1中提前对第一节点N1进行预充电，即提前补偿了晶体管的特性(例如，阈值电压)的漂移带来的影响，同时对提前对第二节点N2进行下拉，避免了在第二阶段2中对第一节点N1进行充电后，其电压通过与其相连的晶体管漏电，从而提高了第一节点N1的充电能力，因此，解决了在高刷新频率下由于晶体管的特性漂移导致的上拉节点充电不足的问题，提升了移位寄存器单元的电路结构的稳定性，延长了显示面板的使用寿命。
在第三阶段3，第一时钟信号线CLK1提供高电平，由于第N级移位寄存器单元100的时钟信号端CLK和第一时钟信号线CLK1连接，因此，在此阶段，第一节点N1的电平被充电至第二高电平，同时，第N级移位寄存器单元100的输出电路120在第一节点N1的高电平的控制下导通，将第一时钟信号线CLK1提供的高电平输出至第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1。
例如，在另一个示例中，下面结合图8B所示的信号时序图，对图7中所示的栅极驱动电路10的第N级移位寄存器单元的工作原理进行说明。例如，在该示例中，第N级移位寄存器单元可以采用图6所示的电路结构，不能采用图5所示的电路结构，该移位寄存器单元的工作原理的具体介绍如下：
在第一阶段1，第三时钟信号线CLK3提供高电平，由于第N-4级移位寄存器单元的时钟信号端CLK与第三时钟信号线CLK3连接，因此，在此阶段，第N-4级移位寄存器单元的移位输出端N-4_CR输出有效输出电平(例如，高电平)，由于第N级移位寄存器单元的第一电容的第二极与第N-4级移位寄存器单元的移位输出端N-4_CR连接，所以，第一电容C1的第二极由低电平变为高电平，且根据电容两端的电压不能突变这一特性，第一电容C1第一极(即第一节点N1)的电压被自举，因此，在此阶段，第一节点N1被充电至高电平；同时，在此阶段，第一时钟信号线CLK1提供一部分的高电平，第N级移位寄存器单元的时钟信号端CLK与第一时钟信号线CLK1连接，由于第一晶体管T1的栅极也与第N-4级移位寄存器单元的移位输出端N-4_CR连接，所以，第一晶体管T1响应于第N-4级移位寄存器单元的移位输出端N-4_CR输出的高电平而开启，使得第一电压端VGL1与第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1连接，避免了第N级移位寄存器单元的输出端在此阶段输出第一时钟信号线CLK1提供的高电平，保证了显示面板的显示质量。
在第二阶段2，第四时钟信号线CLK4提供高电平，由于第N-3级移位寄存器单元的时钟信号端CLK与第四时钟信号线CLK4连接，因此，在此阶段，第N-3级移位寄存器单元的移位输出端CR输出有效输出电平(例如，高电平)，又由于第N级移位寄存器单元的输入端INT与第N-3级移位寄存器单元的移位输出端N-3_CR连接，因此，在此阶段，第N级移位寄存器单元的第一节点N1继续被充电至高电平；同时，由于第一时钟信号线CLK1提供低电平，所以，在此阶段，第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1输出低电平。
在第三阶段3，第一时钟信号线CLK1提供高电平，由于第N级移位寄存器单元100的时钟信号端CLK和第一时钟信号线CLK1连接，因此，在此阶段，第一节点N1的电平被充电至第二高电平，同时，第N级移位寄存器单元100的输出电路120在第一节点N1的高电平的控制下导通，将第一时钟信号线CLK1提供的高电平输出至第N级移位寄存器单元的移位输出端N_CR和扫描信号输出端N_OUT1。
需要注意的是，该栅极驱动电路10还可以包括八条、十条或十二条以及更多的时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级电压转换电路的第二输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。
本公开的实施例还提供一种显示装置1，如图9所示，该显示装置1包括本公开实施例提供的栅极驱动电路10。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路10用于提供驱动信号给像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路10通过栅线GL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本公开的实施例对此不做限制。
本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元100，例如，在一个示例中，该驱动方法包括如下操作。
第一阶段，第一节点控制电路130响应于预充控制信号对第一节点N1进行充电。
第二阶段，输入电路110响应于输入信号对第一节点N1进行充电。
第三阶段，输出电路120在第一节点N1的电平信号的控制下，将输出信号在输出端OUT输出。
例如，在另一个示例中，移位寄存器单元100包括输出控制电路140，该驱动方法还包括：
输出控制电路140响应于预充控制信号，在非输出期间将输出端OUT控制在无效输出电平。
本公开的实施例提供的栅极驱动电路10的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (12)

1.一种移位寄存器单元，包括输入电路、输出电路和第一节点控制电路；其中，
所述输入电路与第一节点连接，且配置为响应于输入信号对所述第一节点进行充电；
所述输出电路与所述第一节点连接，且配置为在所述第一节点的电平信号的控制下，将输出信号在输出端输出；
所述第一节点控制电路分别与所述第一节点和预充控制端连接，且配置为从所述预充控制端接收预充控制信号且响应于所述预充控制信号，在所述输出端输出所述输出信号之前，对所述第一节点进行充电；
其中，所述第一节点控制电路包括：
第一电容，其中，所述第一电容的第一极与所述第一节点连接，所述第一电容的第二极与所述预充控制端连接以接收所述预充控制信号。
2.根据权利要求1所述的移位寄存器单元，还包括输出控制电路，其中，所述输出控制电路分别与所述输出端和所述预充控制端连接，且配置为从所述预充控制端接收所述预充控制信号且响应于所述预充控制信号，将所述输出端在非输出期间控制在无效输出电平。
3.根据权利要求2所述的移位寄存器单元，其中，所述输出控制电路包括：
第一晶体管，其中，所述第一晶体管的栅极与所述预充控制端连接以接收所述预充控制信号，所述第一晶体管的第一极与所述输出端连接，所述第一晶体管的第二极与第一电压端连接以接收第一电压。
4.根据权利要求1或2所述的移位寄存器单元，还包括第一节点复位电路，
其中，所述第一节点复位电路与所述第一节点连接，配置为响应于复位信号对所述第一节点进行复位。
5.根据权利要求1或2所述的移位寄存器单元，还包括第二节点控制电路、第一节点降噪电路和输出降噪电路；其中，
所述第二节点控制电路分别与所述第一节点以及第二节点连接，且配置为在所述第一节点的电平信号的控制下，对所述第二节点的电平进行控制；
所述第一节点降噪电路与所述第一节点以及所述第二节点连接，且配置为在所述第二节点的电平信号的控制下，对所述第一节点进行降噪；
所述输出降噪电路与所述第二节点以及所述输出端连接，且配置为在所述第二节点的电平信号的控制下，对所述输出端进行降噪。
6.根据权利要求1或2所述的移位寄存器单元，其中，所述输出端包括移位输出端和至少一个扫描信号输出端。
7.根据权利要求6所述的移位寄存器单元，所述至少一个扫描信号输出端包括一个扫描信号输出端，其中，所述输出电路包括第二晶体管、第三晶体管和第二电容；其中，
所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和时钟信号端连接以接收时钟信号，所述第二晶体管的第二极和所述移位输出端连接；
所述第三晶体管的栅极和所述第一节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述扫描信号输出端连接；
所述第二电容的第一极和所述第一节点连接，所述第二电容的第二极和所述扫描信号输出端连接；
所述时钟信号被传输至所述输出端作为所述输出信号。
8.一种栅极驱动电路，包括多个级联的如权利要求1-7任一所述的移位寄存器单元。
9.根据权利要求8所述的栅极驱动电路，其中，
除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的预充控制端和与其相隔至少m级的上级移位寄存器单元的输出端连接；
除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔m-1级的上级移位寄存器单元的输出端连接；
除最后m级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔m-1级的下级移位寄存器单元的输出端连接；
其中，m为大于2的整数。
10.一种显示装置，包括如权利要求8或9所述的栅极驱动电路。
11.一种如权利要求1所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述第一节点控制电路响应于所述预充控制信号对所述第一节点进行充电；
第二阶段，所述输入电路响应于输入信号对所述第一节点进行充电；
第三阶段，所述输出电路在所述第一节点的电平信号的控制下，将所述输出信号在所述输出端输出。
12.根据权利要求11所述的驱动方法，所述移位寄存器单元还包括输出控制电路，其中，所述驱动方法的所述第一阶段还包括：
所述输出控制电路响应于所述预充控制信号，将所述输出端控制在无效输出电平。
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