CN110808015B - 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 - Google Patents

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。该移位寄存器单元包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路。输入电路被配置为响应于输入信号对上拉节点进行充电；第一上拉节点复位电路被配置为响应于第一复位信号对上拉节点进行复位；输出电路被配置为在上拉节点的电平的控制下，将时钟信号输出至输出端；以及下拉节点控制电路被配置为响应于时钟信号对下拉节点的电平进行控制。该移位寄存器单元可以避免下拉节点的电平影响上拉节点的充电过程。

Description

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
本申请是申请日为2018年03月30日、申请号为201810276380.X、发明名称为“移位寄存器单元、栅极驱动电路、显示装置以及驱动方法”的发明专利申请的分案申请。
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
背景技术
在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。
例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路。所述输入电路被配置为响应于输入信号对上拉节点进行充电；所述第一上拉节点复位电路被配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路被配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；以及所述下拉节点控制电路被配置为响应于所述时钟信号对下拉节点的电平进行控制。
例如，本公开一实施例提供的移位寄存器单元还包括上拉节点降噪电路、第一输出降噪电路。所述上拉节点降噪电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；以及所述第一输出降噪电路被配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管。所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和所述下拉节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；以及所述第三晶体管的栅极以及第一极和所述下拉节点连接，所述第三晶体管的第二极和所述时钟信号端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和下拉控制节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉控制节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；所述第三晶体管的栅极和所述下拉控制节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述下拉节点连接；以及所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述下拉节点连接，所述第四晶体管的第二极和所述第一电压端连接以接收所述第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管。所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括第六晶体管。所述第六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和存储电容。所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；以及所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点降噪电路包括第八晶体管。所述第八晶体管的栅极和所述下拉节点连接，所述第八晶体管的第一极和所述上拉节点连接，所述第八晶体管的第二极和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输出降噪电路包括第九晶体管。所述第九晶体管的栅极和所述下拉节点连接，所述第九晶体管的第一极和所述输出端连接，所述第九晶体管的第二极和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括位于所述输入电路对所述上拉节点的充电路径中的第一节点，且所述输入电路还被配置为对所述第一节点进行放电。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路被配置为在所述下拉节点的电平的控制下使得所述第一节点和第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管。所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和所述第一电压端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路被配置为在所述第一节点的电平的控制下使得所述第一节点和输入端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管。所述第五晶体管的栅极和所述输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极以及第一极和所述第一节点连接，所述第十一晶体管的第二极和所述输入端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路和所述输入电路对称配置以允许实现双向扫描。
例如，本公开一实施例提供的移位寄存器单元还包括第二上拉节点复位电路和第二输出降噪电路。所述第二上拉节点复位电路被配置为响应于第二复位信号对所述上拉节点进行复位；所述第二输出降噪电路被配置为响应于所述第二复位信号对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括第十四晶体管；所述第十四晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十四晶体管的第一极和所述上拉节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压。所述第二输出降噪电路包括第十五晶体管；所述第十五晶体管的栅极和所述第二复位端连接以接收所述第二复位信号，所述第十五晶体管的第一极和所述输出端连接，所述第十五晶体管的第二极和所述第一电压端连接以接收所述第一电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的移位寄存器单元。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的栅极驱动电路。
本公开至少一实施例还提供上述任意一种移位寄存器单元的驱动方法，包括：所述下拉节点控制电路响应于所述时钟信号对所述下拉节点交替进行放电和充电。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种移位寄存器单元的电路示意图；
图2为对应于图1中所示的移位寄存器单元工作时的信号时序图；
图3为本公开一实施例提供的一种移位寄存器单元的示意框图；
图4为图3中所示的移位寄存器单元的一种实现示例的电路示意图；
图5为图3中所示的移位寄存器单元的另一种实现示例的电路示意图；
图6为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图7为图6中所示的移位寄存器单元的一种实现示例的电路示意图；
图8为本公开一实施例提供的又一种移位寄存器单元的示意框图；
图9为图8中所示的移位寄存器单元的一种实现示例的电路示意图；
图10为对应于图9中所示的移位寄存器单元工作时的信号时序图；
图11为本公开一实施例提供的一种栅极驱动电路的示意图；
图12为对应于图11中所示的栅极驱动电路工作时的信号时序图；以及
图13为本公开一实施例提供的一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板或有机发光二极管(OLED)显示面板。
图1示出了一种移位寄存器单元的电路结构，该移位寄存器单元可以被级联以形成栅极驱动电路。如图1所示，该移位寄存器单元包括十个晶体管(T1至T10)和存储电容(C1)。
第一晶体管T1，其栅极以及第一极和第四电压端VGH(例如保持输入直流高电平信号)连接，第二极和下拉控制节点PD_CN连接。
第二晶体管T2，其栅极和上拉节点PU连接，第一极和下拉控制节点PD_CN连接，第二极和第一电压端VGL(例如保持输入直流低电平信号)连接。
第三晶体管T3，其栅极和下拉控制节点PD_CN连接，第一极和第四电压端VGH连接，第二极和下拉节点PD连接。
第四晶体管T4，其栅极和上拉节点PU连接，第一极和下拉节点PD连接，第二极和第一电压端VGL连接。
第五晶体管T5，其栅极和输入端INPUT连接，第一极和第二电压端VFD连接，第二极和上拉节点PU连接。
第六晶体管T6，其栅极和第一复位端RST1连接，第一极和上拉节点PU连接，第二极和第三电压端VBD连接。
第七晶体管T7，其栅极和上拉节点PU连接，第一极和时钟信号端CLK连接，第二极和输出端OUT连接。
第八晶体管T8，其栅极和下拉节点PD连接，第一极和上拉节点PU连接，第二极和第一电压端VGL连接。
第九晶体管T9，其栅极和下拉节点PD连接，第一极和输出端OUT连接，第二极和第一电压端VGL连接。
第十晶体管T10，其栅极和第二复位端RST2连接，第一极和输出端OUT连接，第二极和第一电压端VGL连接。
存储电容C1，其第一极和上拉节点PU连接，第二极和输出端OUT连接。
例如上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形，例如这些晶体管中至少部分可以替换为P型晶体管。
图1中所示的移位寄存器单元可以实现双向扫描，例如当第二电压端VFD保持输入直流高电平信号且第三电压端VBD保持输出直流低电平信号时，可以实现正向扫描；当第二电压端VFD保持输入直流低电平信号且第三电压端VBD保持输出直流高电平信号时，可以实现反向扫描。需要说明的是，本公开中的正向扫描和反向扫描是相对而言的。
下面以正向扫描为例并结合图2所示的信号时序来说明图1所示的移位寄存器单元的工作原理，在图2所示的输入阶段A、输出阶段B以及复位阶段C共三个阶段中，该移位寄存器单元进行如下操作。
在输入阶段A，时钟信号端CLK输入低电平信号，输入端INPUT输入高电平信号。由于输入端INPUT输入高电平信号，第三晶体管T5导通，使得输入端INPUT输入的高电平对存储电容C1进行充电，上拉节点PU的电位被上拉至第一高电平。
例如第四电压端VGH可以设置为保持输入直流高电平信号，第一晶体管T1保持导通，第四电压端VGH输入的高电平对下拉控制节点PD_CN进行充电。又由于上拉节点PU的电位为第一高电平，第二晶体管T2导通，从而使得下拉控制节点PD_CN和第一电压端VGL电连接。这里，例如第一电压端VGL可以设置为保持输入直流低电平信号。在晶体管的设计上，可以将第一晶体管T1和第二晶体管T2配置为(例如对二者的尺寸比、阈值电压等配置)在T1和T2均导通时，下拉控制节点PD_CN的电位被下拉到一个较低的电平，该低电平不会使第三晶体管T3完全开启。又由于上拉节点PU的电位为第一高电平，第四晶体管T4导通，使得下拉节点PD的电位被下拉至低电平。需要说明的是，图2中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。
由于上拉节点PU处于第一高电平，第七晶体管T7导通，此时时钟信号端CLK输入低电平，所以在此阶段，输出端OUT输出该低电平信号。
在输出阶段B，时钟信号端CLK输入高电平信号，输入端INPUT输入低电平信号。由于输入端INPUT输入低电平信号，第五晶体管T5截止，上拉节点PU保持上一阶段的第一高电平，从而使得第七晶体管T7保持导通，由于在此阶段时钟信号端CLK输入高电平，所以输出端OUT输出该高电平信号。
同时，由于时钟信号端CLK以及输出端OUT为高电平，该高电平可以通过第七晶体管T7的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)和存储电容C1将上拉节点PU的电位耦合升高至第二高电平，使得第七晶体管T7的导通更充分。由于上拉节点PU的电位为高电平，第二晶体管T2和第四晶体管T4继续导通，使得下拉节点PD的电位继续保持在低电平。
在复位阶段C，由于第一复位端RST1输入高电平信号，第六晶体管T6导通，上拉节点PU与第一电压端VGL电连接，上拉节点PU的电位被下拉到低电平，从而第七晶体管T7截止。
由于上拉节点PU的电位处于低电平，第二晶体管T2和第四晶体管T4截止，下拉控制节点PD_CN和下拉节点PD的放电路径被截止，下拉节点PD的电位被充电至高电平，由此使得第八晶体管T8和第九晶体管T9导通，分别将上拉节点PU以及输出端OU1的电位下拉到第一电压端VGL输入的低电平，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点PU处可能产生的噪声。
上述移位寄存器单元在工作时，在输入阶段A中，下拉控制节点PD_CN的电位可能无法将第三晶体管T3完全关闭，此时第四电压端VGH的高电平信号就会对下拉节点PD进行充电，从而造成第八晶体管T8部分开启，这将会影响上拉节点PU的充电过程，严重时可能会影响输出端OUT的正常输出。在复位阶段C以及以后的阶段中，由于下拉节点PD一直保持高电平，使得第八晶体管T8和第九晶体管T9在一帧显示的大部分时间内都受到应力(stress)，会影响第八晶体管T8和第九晶体管T9的寿命。
另外，上述移位寄存器单元在正向扫描时，第二电压端VFD保持输入直流高电平信号，第五晶体管T5因长时间受负偏压热应力(Negative Bias Thermal Stress,NBTS)而可能会发生阈值电压负向偏移。此时如果切换为反向扫描，第五晶体管T5变为复位晶体管，那么在输入阶段上拉节点PU可能通过第五晶体管T5漏电而无法保持，严重时可能会影响输出端OUT的正常输出。
本公开至少一实施例提供一种移位寄存器单元，其包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路。输入电路被配置为响应于输入信号对上拉节点进行充电；第一上拉节点复位电路被配置为响应于第一复位信号对上拉节点进行复位；输出电路被配置为在上拉节点的电平的控制下，将时钟信号输出至输出端；以及下拉节点控制电路被配置为响应于时钟信号对下拉节点的电平进行控制。
本公开至少一实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置以及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，可以通过下拉节点控制电路对下拉节点PD的电平进行控制，使其在输入阶段保持低电平，从而可以使上拉节点PU的充电更充分；同时可以使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平，从而可以延长和下拉节点PD直接连接的晶体管的使用寿命。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的实施例的一个示例提供一种移位寄存器单元100，如图3所示，该移位寄存器单元100包括输入电路110、第一上拉节点复位电路120、输出电路130和下拉节点控制电路140。
该输入电路110被配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路110配置为使上拉节点PU和第二电压端VFD电连接，从而可以使第二电压端VFD输入的高电平信号对上拉节点PU进行充电。需要说明的是，第二电压端VFD例如可以配置为保持输入直流高电平信号，以下各实施例与此相同，不再赘述。
该第一上拉节点复位电路120被配置为响应于第一复位信号对上拉节点PU进行复位。例如，该第一上拉节点复位电路120配置为和第一复位端RST1连接，从而可以在第一复位端RST1输入的第一复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，以下各实施例与此相同，不再赘述。
该输出电路130被配置为在上拉节点PU的电平的控制下，将时钟信号输出至输出端OUT。例如，该输出电路130配置为在上拉节点PU的电平的控制下，使时钟信号端CLK和输出端OUT电连接，从而可以将时钟信号端CLK输入的时钟信号输出至输出端OUT。
该下拉节点控制电路140被配置为响应于时钟信号对下拉节点PD的电平进行控制。例如，该下拉节点控制电路140和时钟信号端CLK连接，从而在时钟信号端CLK输入的时钟信号为低电平时(例如在输入阶段时)，下拉节点PD可以通过时钟信号端CLK放电；又例如，在一帧显示中复位阶段以后的后续阶段中，下拉节点PD的电位可以保持跟随时钟信号变化，从而使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平。
在本公开的实施例提供的移位寄存器单元100中，通过设置和时钟信号端CLK连接的下拉节点控制电路140可以使得下拉节点PD的电位在输入阶段保持低电平，从而可以使上拉节点PU的充电更充分；同时可以使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平，从而可以延长和下拉节点PD直接连接的晶体管的使用寿命。
例如，如图3所示，在本实施例的另一个示例中，该移位寄存器单元100还包括上拉节点降噪电路150和第一输出降噪电路160。
该上拉节点降噪电路150被配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路150和第一电压端VGL连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
该第一输出降噪电路160被配置为在下拉节点PD的电平的控制下，对输出端OUT进行降噪。例如，该第一输出降噪电路160在下拉节点PD的电平的控制下，使输出端OUT和第一电压端VGL电连接，从而对输出端OUT进行下拉降噪。
例如，图3中所示的移位寄存器单元100可以实现为图4和图5所示的电路结构。
如图4所示，在一个示例中，下拉节点控制电路140可以实现为包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1的栅极以及第一极和时钟信号端CLK连接以接收时钟信号，第一晶体管T1的第二极和下拉节点PD连接；第二晶体管T2的栅极和上拉节点PU连接，第二晶体管T2的第一极和下拉节点PD连接，第二晶体管T2的第二极和第一电压端VGL连接以接收第一电压；第三晶体管T3的栅极以及第一极和下拉节点PD连接，第三晶体管T3的第二极和时钟信号端CLK连接。
在图4所示的示例中，例如在输入阶段中，时钟信号端CLK输入低电平的时钟信号，第一晶体管T1关闭，第三晶体管T3由于采用二极管连接方式，所以下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平，从而不影响输入电路110对上拉节点PU的充电过程，使得上拉节点PU的充电更充分。同时由于下拉节点PD不再仅通过第二晶体管T2进行放电，所以可以使得第二晶体管T2有较大的阈值电压偏移设计余量，从而可以降低工艺难度。
又例如，在复位阶段以后的后续阶段中，当时钟信号端CLK输入高电平的时钟信号时，该时钟信号可以通过第一晶体管T1对下拉节点PD进行充电，从而使下拉节点PD的电位变为高电平；当时钟信号端CLK输入低电平的时钟信号时，下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平。也就是说，在复位阶段以后的后续阶段中，下拉节点PD的电位可以跟随时钟信号变化，使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平，从而可以使和下拉节点PD直接连接的晶体管(例如第八晶体管T8和第九晶体管T9)在一帧显示中的约50％的时间内不受应力(stress)，进而可以延长和下拉节点PD直接连接的晶体管的使用寿命。
如图5所示，在另一个示例中，下拉节点控制电路140可以实现为包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1的栅极以及第一极和时钟信号端CLK连接以接收时钟信号，第一晶体管T1的第二极和下拉控制节点PD_CN连接；第二晶体管T2的栅极和上拉节点PU连接，第二晶体管T2的第一极和下拉控制节点PD_CN连接，第二晶体管T2的第二极和第一电压端VGL连接以接收第一电压；第三晶体管T3的栅极和下拉控制节点PD_CN连接，第三晶体管T3的第一极和时钟信号端CLK连接以接收时钟信号，第三晶体管T3的第二极和下拉节点PD连接；第四晶体管T4的栅极和上拉节点PU连接，第四晶体管T4的第一极和下拉节点PD连接，第四晶体管T4的第二极和第一电压端VGL连接以接收第一电压。
在图5所示的示例中，例如在输入阶段前的阶段中，时钟信号端CLK输入高电平的时钟信号，该时钟信号可以通过第一晶体管T1对下拉控制节点PD_CN进行充电，使下拉控制节点PD_CN的电位变为高电平。随后在输入阶段开始时，时钟信号端CLK输入低电平的时钟信号，又由于下拉控制节点PD_CN可以保持上一阶段的高电平，所以第三晶体管T3开启，下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平，从而不影响输入电路110对上拉节点PU的充电过程，使得上拉节点PU的充电更充分。同时由于下拉节点PD不再仅通过第四晶体管T4进行放电，所以可以使得第四晶体管T4有较大的阈值电压偏移设计余量，从而可以降低工艺难度。
又例如，在复位阶段以后的后续阶段中，由于上拉节点PU保持低电平，所以第二晶体管T2和第四晶体管T4保持关闭。当时钟信号端CLK输入高电平的时钟信号时，该时钟信号可以通过第一晶体管T1对下拉控制节点PD_CN进行充电，从而使下拉控制节点PD_CN的电位变为高电平，第三晶体管T3开启，时钟信号可以通过第三晶体管T3对下拉节点PD进行充电，使得下拉节点PD的电位变为高电平；当时钟信号端CLK输入低电平的时钟信号时，由于下拉控制节点PD_CN可以保持高电平，第三晶体管T3保持开启，所以下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平。也就是说，在复位阶段以后的后续阶段中，下拉节点PD的电位可以跟随时钟信号变化，使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平，从而可以使和下拉节点PD直接连接的晶体管(例如第八晶体管T8和第九晶体管T9)在一帧显示中的约50％的时间内不受应力(stress)，进而可以延长和下拉节点PD直接连接的晶体管的使用寿命。
在图4和图5所示的示例中，输入电路110可以实现为第五晶体管T5。第五晶体管T5的栅极和输入端INPUT连接以接收输入信号，第五晶体管T5的第一极和第二电压端VFD连接以接收第二电压，第五晶体管T5的第二极和上拉节点PU连接。
在图4和图5所示的示例中，第一上拉节点复位电路120可以实现为第六晶体管T6。第六晶体管T6的栅极和第一复位端RST1连接以接收第一复位信号，第六晶体管T6的第一极和第三电压端VBD连接以接收第三电压，第六晶体管T6的第二极和上拉节点PU连接。
在上述示例中，可以认为第一上拉节点复位电路120与输入电路110是对称设置的，所以该移位寄存器单元100可以用于双向扫描。当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行正向扫描时，对输入端INPUT提供输入信号，第一复位端RST1提供第一复位信号；而当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行反向扫描时，需要对第一复位端RST1提供输入信号，而对输入端INPUT提供第一复位信号。
在图4和图5所示的示例中，输出电路130可以实现为包括第七晶体管T7和存储电容C1。第七晶体管T7的栅极和上拉节点PU连接，第七晶体管T7的第一极和时钟信号端CLK连接以接收时钟信号，第七晶体管T7的第二极和输出端OUT连接；存储电容C1的第一极和上拉节点PU连接，存储电容C1的第二极和输出端OUT连接。
在图4和图5所示的示例中，上拉节点降噪电路150可以实现为第八晶体管T8。第八晶体管T8的栅极和下拉节点PD连接，第八晶体管T8的第一极和上拉节点PU连接，第八晶体管T8的第二极和第一电压端VGL连接以接收第一电压。
在图4和图5所示的示例中，第一输出降噪电路160可以实现为第九晶体管T9。第九晶体管T9的栅极和下拉节点PD连接，第九晶体管T9的第一极和输出端OUT连接，第九晶体管T9的第二极和第一电压端VGL连接以接收第一电压。
需要说明的是，在本公开的实施例提供的移位寄存器单元100中，第一电压端VGL输出信号的电平称为第一电压，例如保持输出直流低电平信号；第二电压端VFD输出信号的电平称为第二电压，例如在该移位寄存器单元100用于正向扫描时，第二电压端VFD保持输入直流高电平信号，又例如在该移位寄存器单元100用于反向扫描时，第二电压端VFD保持输入直流低电平信号；第三电压端VBD输出信号的电平称为第三电压，例如在该移位寄存器单元100用于正向扫描时，第三电压端VBD保持输入直流低电平信号，又例如在该移位寄存器单元100用于反向扫描时，第三电压端VBD保持输入直流高电平信号。以下各实施例与此相同，不再赘述。
在本公开的实施例提供的移位寄存器单元100中，如图6所示，该移位寄存器单元100还包括第二上拉节点复位电路170和第二输出降噪电路180。
该第二上拉节点复位电路170被配置为响应于第二复位信号对上拉节点PU进行复位。例如，该第二上拉节点复位电路170配置为和第二复位端RST2连接，从而可以在第二复位端RST2输入的第二复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。例如，参考如图10所示的时序图，可以在显示帧与帧之间的间隔时间(blanking time)提供第二复位信号，以对栅极驱动电路中的所有移位寄存器单元的上拉节点PU同时进行复位操作。需要说明的是，在图10所示的时序图中，是在blanking time的开始阶段提供第二复位信号，本公开的实施例对提供第二复位信号的具体时间阶段不作限制，例如还可以在blanking time的其他任意阶段提供第二复位信号。同时，第二复位端RST2提供的第二复位信号的脉冲宽度是可调的。以下各实施例与此相同，不再赘述。
该第二输出降噪电路180被配置为响应于第二复位信号对输出端OUT进行降噪。例如，该第二输出降噪电路180配置为和第二复位端RST2连接，从而可以在第二复位端RST2输入的第二复位信号的控制下，使输出端OUT和第一电压端VGL电连接，从而对输出端OUT进行下拉降噪。例如，参考如图10所示的时序图，可以在显示帧与帧之间的间隔时间(blankingtime)提供第二复位信号，以对栅极驱动电路中的所有移位寄存器单元的输出端OUT同时进行下拉降噪。
例如，在图7和图9所示的示例中，第二上拉节点复位电路170可以实现为第十四晶体管T14。第十四晶体管T14的栅极和第二复位端RST2连接以接收第二复位信号，第十四晶体管T14的第一极和上拉节点PU连接，第十四晶体管T14的第二极和第一电压端VGL连接以接收第一电压。
例如，在图7和图9所示的示例中，第二输出降噪电路180可以实现为第十五晶体管T15。第十五晶体管T15的栅极和第二复位端RST2连接以接收第二复位信号，第十五晶体管T15的第一极和输出端OUT连接，第十五晶体管T15的第二极和第一电压端VGL连接以接收第一电压。
在本公开的一个实施例提供的移位寄存器单元100中，输入电路110还可以包括位于输入电路110对上拉节点PU的充电路径中的第一节点N1，且输入电路110还被配置为对第一节点N1进行放电。采用这种方式可以使得输入电路110中与第一节点N1以及上拉节点PU电连接的晶体管维持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
例如，在如图6所示的示例中，输入电路110被配置为在第一节点N1的电平的控制下使得第一节点N1和输入端INPUT连接(图6中未示出第一节点N1)。例如，当输入端INPUT提供的输入信号为低电平时，第一节点N1可以通过输入端INPUT进行放电。
例如，在一个示例中，图6中所示的移位寄存器单元100可以实现为图7所示的电路结构。该移位寄存器单元100中的输入电路110可以实现为包括第五晶体管T5、第十晶体管T10和第十一晶体管T11。第五晶体管T5的栅极和输入端INPUT连接以接收输入信号，第五晶体管T5的第一极和第二电压端VFD连接以接收第二电压，第五晶体管T5的第二极和第一节点N1连接；第十晶体管T10的栅极和输入端INPUT连接以接收输入信号，第十晶体管T10的第一极和第一节点N1连接，第十晶体管T10的第二极和上拉节点PU连接；第十一晶体管T11的栅极以及第一极和第一节点N1连接，第十一晶体管T11的第二极和输入端INPUT连接。
在图7所示的示例中，例如在输入阶段中，输入端INPUT提供的输入信号为高电平，第五晶体管T5和第十晶体管T10均开启，以使第二电压端VFD的第二电压对上拉节点PU进行充电，使得上拉节点PU的电位以及第一节点N1的电位被充电至高电平。在输出阶段中，输入端INPUT提供的输入信号变为低电平，第一节点N1可以通过第十一晶体管T11和输入端INPUT放电至低电平，同时第一节点N1的电位还会因为耦合作用而降低，例如因为晶体管的寄生电容耦合作用而降低。同时，在后续的阶段中，由于第二电压端VFD保持输入高电平，第五晶体管T5存在负向偏移风险，第一节点N1的电位可能会被充电至高电平，在这种情形下，第一节点N1也可以通过第十一晶体管T11和输入端INPUT放电至低电平。在复位阶段中，上拉节点PU的电位也被下拉至低电平。采用这种方式可以使得第十晶体管T10在一帧显示的大部分时间内都保持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
在图7所示的示例中，第一上拉节点复位电路120与输入电路110是对称设置的，所以该移位寄存器单元100可以用于双向扫描。相应地，第一上拉节点复位电路120可以实现为包括第六晶体管T6、第十二晶体管T12和第十三晶体管T13。第一上拉节点复位电路120中各晶体管的连接关系如图7所示，这里不再赘述。当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行正向扫描时(即对输入端INPUT提供输入信号，第一复位端RST1提供第一复位信号)，其操作如上所述，而当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行反向扫描时(即对第一复位端RST1提供输入信号，对输入端INPUT提供第一复位信号)，第二节点N2可以通过第十三晶体管T13和第一复位端RST1放电至低电平，这样可以使得第十二晶体管T12在一帧显示的大部分时间内都保持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
需要说明的是，在图6所示的移位寄存器单元100中的下拉节点控制电路140也可以采用图4所示的移位寄存器单元100中的下拉节点控制电路140，本公开对此不作限定。
例如，在如图8所示的示例中，输入电路110被配置为在下拉节点PD的电平的控制下使得第一节点N1和第一电压端VGL连接(图8中未示出第一节点N1)。例如，当下拉节点PD为高电平时，第一节点N1可以通过第一电压端VGL进行放电。
例如，在一个示例中，图8中所示的移位寄存器单元100可以实现为图9所示的电路结构。该移位寄存器单元100中的输入电路110可以实现为包括第五晶体管T5、第十晶体管T10和第十一晶体管T11。第五晶体管T5的栅极和输入端INPUT连接以接收输入信号，第五晶体管T5的第一极和第二电压端VFD连接以接收第二电压，第五晶体管T5的第二极和第一节点N1连接；第十晶体管T10的栅极和输入端INPUT连接以接收输入信号，第十晶体管T10的第一极和第一节点N1连接，第十晶体管T10的第二极和上拉节点PU连接；第十一晶体管T11的栅极和下拉节点PD连接，第十一晶体管T11的第一极和第一节点N1连接，第十一晶体管T11的第二极和第一电压端VGL连接。
在图9所示的示例中，例如在输入阶段中，输入端INPUT提供的输入信号为高电平，第五晶体管T5和第十晶体管T10均开启，以使第二电压端VFD的第二电压对上拉节点PU进行充电，使得上拉节点PU的电位以及第一节点N1的电位被充电至高电平。在输出阶段中，输入端INPUT提供的输入信号变为低电平，第五晶体管T5和第十晶体管T10关闭，第一节点N1的电位因为耦合作用降为低电平，例如因为晶体管的寄生电容耦合作用降为低电平。在复位阶段中，上拉节点PU的电位被下拉至低电平。在复位阶段之后的后续阶段中，当下拉节点PD的电位为高电平时，第十一晶体管T11开启，从而可以对第一节点N1进一步放电。采用这种方式可以使得第十晶体管T10在一帧显示的大部分时间内都保持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
在图9所示的示例中，第一上拉节点复位电路120与输入电路110是对称设置的，所以该移位寄存器单元100可以用于双向扫描。相应地，第一上拉节点复位电路120可以实现为包括第六晶体管T6、第十二晶体管T12和第十三晶体管T13。第一上拉节点复位电路120中各晶体管的连接关系如图9所示，这里不再赘述。当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行正向扫描时(即对输入端INPUT提供输入信号，第一复位端RST1提供第一复位信号)，其操作如上所述，而当采用该移位寄存器单元100的栅极驱动电路驱动一显示面板进行反向扫描时(即对第一复位端RST1提供输入信号，对输入端INPUT提供第一复位信号)，第二节点N2可以通过第十三晶体管T13放电至低电平，这样可以使得第十二晶体管T12在一帧显示的大部分时间内都保持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
需要说明的是，在图8所示的移位寄存器单元100中的下拉节点控制电路140也可以采用图5所示的移位寄存器单元100中的下拉节点控制电路140，本公开对此不作限定。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
例如，如图9所示，该移位寄存器单元100中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VFD保持输入直流高电平的第二电压，第三电压端VBD保持输入直流低电平的第三电压，时钟信号端CLK输入时钟信号。
下面结合图10所示的信号时序图，对图9所示的移位寄存器单元100的工作原理进行说明(以正向扫描为例进行说明)，在图10所示的输入阶段A、输出阶段B以及复位阶段C中，该移位寄存器单元100进行如下操作。
在输入阶段A中，时钟信号端CLK输入低电平的时钟信号，输入端INPUT输入高电平信号。由于输入端INTPUT输入高电平信号，第五晶体管T5和第十晶体管T10均开启，以使第二电压端VFD的第二电压对上拉节点PU进行充电，使得上拉节点PU的电位被充电至第一高电平，同时第一节点N1的电位被充电至高电平。
由于时钟信号端CLK输入低电平的时钟信号，第一晶体管T1关闭，第三晶体管T3由于采用二极管连接方式，所以下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平，从而不影响输入电路110对上拉节点PU的充电过程，使得上拉节点PU的充电更充分。
由于上拉节点PU处于第一高电平，第七晶体管T7导通，此时时钟信号端CLK输入低电平的时钟信号，所以在此阶段，输出端OUT输出低电平信号。
在输出阶段B，时钟信号端CLK输入高电平的时钟信号，输入端INPUT输入低电平信号。第五晶体管T5和第十晶体管T10关闭，第一节点N1的电位因为耦合作用降为低电平，例如因为晶体管的寄生电容耦合作用降为低电平。由于上拉节点PU保持上一阶段的高电平，从而使得第七晶体管T7保持导通，所以在此阶段输出端OUT将时钟信号端CLK输入的高电平信号输出。
由于时钟信号端CLK以及输出端OUT为高电平，该高电平可以通过第七晶体管T7的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)和存储电容C1将上拉节点PU的电位耦合升高至第二高电平，使得第七晶体管T7的导通更充分。
时钟信号端CLK输入的高电平的时钟信号可以使得第一晶体管T1导通，该时钟信号对下拉节点PD进行充电，同时上拉节点PU的高电平使得第二晶体管T2导通，从而可以对下拉节点PD进行下拉。例如在晶体管的设计上，可以将第一晶体管T1和第二晶体管T2配置为(例如对二者的尺寸比、阈值电压等配置)在T1和T2均导通时，下拉节点PD的电位被下拉到一个较低的电平，该低电平不会使第八晶体管T8和第九晶体管T9开启。
在复位阶段C，由于第一复位端RST1输入高电平的第一复位信号，第六晶体管T6和第十二晶体管T12导通，上拉节点PU与第三电压端VBD电连接，上拉节点PU的电位被下拉到低电平，从而第二晶体管T2和第七晶体管T7截止。
由于在此阶段时钟信号端CLK输入低电平的时钟信号，和输入阶段类似地，下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平。由于下拉节点PD为低电平，所以第八晶体管T8、第九晶体管T9、第十一晶体管T11以及第十三晶体管T13截止。
在复位阶段C以后的后续阶段中，当时钟信号端CLK输入高电平的时钟信号时，该时钟信号可以通过第一晶体管T1对下拉节点PD进行充电，从而使下拉节点PD的电位变为高电平；当时钟信号端CLK输入低电平的时钟信号时，下拉节点PD可以通过第三晶体管T3以及时钟信号端CLK放电至低电平。也就是说，在复位阶段以后的后续阶段中，下拉节点PD的电位可以跟随时钟信号变化。同时当下拉节点PD的电位为高电平时，第十一晶体管T11开启，从而可以对第一节点N1进一步放电。
另外，在显示帧与帧之间的间隔时间(blanking time)中可以通过第二复位端RST2提供高电平的第二复位信号，第十四晶体管T14和第十五晶体管T15响应于该第二复位信号而开启，从而可以对栅极驱动电路中的所有移位寄存器单元的上拉节点PU同时进行复位操作，以及对栅极驱动电路中的所有移位寄存器单元的输出端OUT同时进行下拉降噪。
采用图9所示的移位寄存器单元100，在输入阶段可以使下拉节点PD的电位保持低电平，从而不影响输入电路110对上拉节点PU的充电过程，使得上拉节点PU的充电更充分。同时可以在复位阶段以后的后续阶段中，使下拉节点PD的电位可以跟随时钟信号变化，使得下拉节点PD的电位在一帧显示中约50％的时间内保持低电平，从而可以使和下拉节点PD直接连接的晶体管在一帧显示中的约50％的时间内不受应力(stress)，进而可以延长和下拉节点PD直接连接的晶体管的使用寿命。
另外采用图9所示的移位寄存器单元100还可以使得第十晶体管T10在一帧显示的大部分时间内都保持零偏压状态，从而可以消除阈值电压负向偏移风险，防止切换扫描方向后上拉节点PU形成漏电通路，以避免输出端OUT无正常输出，增强了电路的信赖性。
例如，图9所示的移位寄存器单元100在进行反向扫描时，将输入信号和第一复位信号彼此交换即可，即输入端INPUT提供第一复位信号，而第一复位端RST1提供输入信号。此时，第二电压端VFD提供直流低电平信号，而第三电压端VBD提供直流高电平信号。反向扫描时，移位寄存器单元100的工作原理与正向扫描时类似，不再赘述。
本公开的至少一实施例还提供一种栅极驱动电路10，如图11所示，该栅极驱动电路10包括多个级联的移位寄存器单元100，例如移位寄存器单元100可以采用上述实施例中提供的移位寄存器单元。该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，实现逐行扫描驱动功能。
例如，如图11所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的第一复位端RST1和下一级移位寄存器单元的输出端OUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的第一复位端RST1可以被配置为接收复位信号RESET。当然，上述为正向扫描的情形，当反向扫描时，将上述用于第一级的触发信号STV替换为复位信号RESET，而将上述用于最后一级的复位信号RESET替换为触发信号STV。
例如，该栅极驱动电路10还可以包括第一时钟信号线CLK1和第二时钟信号线CLK2。例如，第一时钟信号线CLK1可以配置为和奇数级移位寄存器单元100的时钟信号端CLK连接，第二时钟信号线CLK2可以配置为和偶数级移位寄存器单元100的时钟信号端CLK连接。
需要说明的是，本公开的实施例包括但不限于此，例如第一时钟信号线CLK1还可以配置为和偶数级移位寄存器单元100的时钟信号端CLK连接，同时第二时钟信号线CLK2还可以配置为和奇数级移位寄存器单元100的时钟信号端CLK连接。
例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图12中所示的信号时序，二者彼此互补。
需要说明的是，在不同的示例中，根据不同的配置，还可以采用更多条时钟信号线以提供更多时钟信号，例如4个、6个等。
例如，该栅极驱动电路10还可以包括帧复位信号线TT_RST，该帧复位信号线TT_RST配置为和各级移位寄存器100的第二复位端RST2连接。
例如，如图11所示，栅极驱动电路10还可以包括时序控制器200。该时序控制器200例如被配置为向各级移位寄存器单元100提供时钟信号，时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。
本公开的实施例提供的栅极驱动电路10的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种显示装置1，如图13所示，该显示装置1包括本公开的实施例提供的任一栅极驱动电路10。该显示装置1包括由多个像素单元30构成的阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。
本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元100，在该方法中，下拉节点控制电路响应于时钟信号对下拉节点交替进行放电和充电。例如，在一个具体示例中，该驱动方法包括如下操作。
在第一阶段(例如输入阶段)，输入电路110响应于输入信号对上拉节点PU进行充电，输出电路130将时钟信号的低电平输出至输出端OUT，下拉节点控制电路140响应于时钟信号的低电平对下拉节点PD进行放电，使得下拉节点PD的电位保持低电平。
在第二阶段(例如输出阶段)，输出电路130在上拉节点PU的电平的控制下，将时钟信号的高电平输出至输出端OUT；下拉节点控制电路140响应于时钟信号的高电平对下拉节点PD进行充电，但同时下拉节点控制电路140存在下拉节点PD的放电路径，使得下拉节点PD的电位在本阶段保持低电平。
在第三阶段(例如复位阶段)，第一上拉节点复位电路120响应于第一复位信号对上拉节点PU进行复位，下拉节点控制电路140响应于时钟信号的低电平对下拉节点PD进行放电，使得下拉节点PD的电位保持低电平。
在第四阶段(例如复位阶段以后的后续阶段)，下拉节点控制电路140响应于时钟信号对下拉节点PD交替进行放电和充电，使得下拉节点PD的电位在低电平和高电平之间交替变化。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路；其中，
所述输入电路被配置为响应于输入信号对上拉节点进行充电；
所述第一上拉节点复位电路被配置为响应于第一复位信号对所述上拉节点进行复位；
所述输出电路和时钟信号端连接以接收时钟信号，且被配置为在所述上拉节点的电平的控制下，将所述时钟信号输出至输出端；
所述下拉节点控制电路被配置为响应于所述时钟信号对下拉节点的电平进行控制，
所述下拉节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极以及第一极和所述时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和下拉控制节点连接；
所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉控制节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；
所述第三晶体管的栅极和所述下拉控制节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述下拉节点连接；以及
所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述下拉节点连接，所述第四晶体管的第二极和所述第一电压端连接以接收所述第一电压。
2.根据权利要求1所述的移位寄存器单元，还包括上拉节点降噪电路、第一输出降噪电路；其中，
所述上拉节点降噪电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；以及
所述第一输出降噪电路被配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
3.根据权利要求1或2所述的移位寄存器单元，其中，所述输入电路包括第五晶体管；
所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述上拉节点连接。
4.根据权利要求1或2所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括第六晶体管；
所述第六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述上拉节点连接。
5.根据权利要求1或2所述的移位寄存器单元，其中，所述输出电路包括第七晶体管和存储电容；
所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；以及
所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。
6.根据权利要求2所述的移位寄存器单元，其中，所述上拉节点降噪电路包括第八晶体管；
所述第八晶体管的栅极和所述下拉节点连接，所述第八晶体管的第一极和所述上拉节点连接，所述第八晶体管的第二极和所述第一电压端连接以接收第一电压。
7.根据权利要求2所述的移位寄存器单元，其中，所述第一输出降噪电路包括第九晶体管；
所述第九晶体管的栅极和所述下拉节点连接，所述第九晶体管的第一极和所述输出端连接，所述第九晶体管的第二极和所述第一电压端连接以接收所述第一电压。
8.根据权利要求1所述的移位寄存器单元，其中，
所述输入电路包括位于所述输入电路对所述上拉节点的充电路径中的第一节点，且所述输入电路还被配置为对所述第一节点进行放电。
9.根据权利要求8所述的移位寄存器单元，其中，
所述输入电路被配置为在所述下拉节点的电平的控制下使得所述第一节点和第一电压端连接。
10.根据权利要求9所述的移位寄存器单元，其中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管；
其中，所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和所述第一电压端连接。
11.根据权利要求8所述的移位寄存器单元，其中，
所述输入电路被配置为在所述第一节点的电平的控制下使得所述第一节点和输入端连接。
12.根据权利要求11所述的移位寄存器单元，其中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管；
其中，所述第五晶体管的栅极和所述输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极以及第一极和所述第一节点连接，所述第十一晶体管的第二极和所述输入端连接。
13.根据权利要求8-12任一所述的移位寄存器单元，其中，所述第一上拉节点复位电路和所述输入电路对称配置以允许实现双向扫描。
14.根据权利要求1或2所述的移位寄存器单元，还包括第二上拉节点复位电路和第二输出降噪电路，其中，
所述第二上拉节点复位电路被配置为响应于第二复位信号对所述上拉节点进行复位；
所述第二输出降噪电路被配置为响应于所述第二复位信号对所述输出端进行降噪。
15.根据权利要求14所述的移位寄存器单元，其中，
所述第二上拉节点复位电路包括第十四晶体管；
其中，所述第十四晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十四晶体管的第一极和所述上拉节点连接，所述第十四晶体管的第二极和所述第一电压端连接以接收所述第一电压；
所述第二输出降噪电路包括第十五晶体管；
其中，所述第十五晶体管的栅极和所述第二复位端连接以接收所述第二复位信号，所述第十五晶体管的第一极和所述输出端连接，所述第十五晶体管的第二极和所述第一电压端连接以接收所述第一电压。
16.一种栅极驱动电路，包括多个级联的如权利要求1-15任一所述的移位寄存器单元。
17.一种显示装置，包括如权利要求16所述的栅极驱动电路。
18.一种如权利要求1-15任一所述的移位寄存器单元的驱动方法，包括：所述下拉节点控制电路响应于所述时钟信号对所述下拉节点交替进行放电和充电。
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