CN109326259B - 栅极驱动电路、栅极驱动系统和显示面板 - Google Patents

栅极驱动电路、栅极驱动系统和显示面板 Download PDF

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Abstract

本发明公开了一种栅极驱动电路、栅极驱动系统和显示面板，所述电路包括：第一输入端和第二输入端，用于分别输入第一单脉冲垂直同步信号和第二单脉冲垂直同步信号；生成模块，用于生成多脉冲垂直同步信号，多脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，结束时刻的第二设定时间内为高电平；信号输出端，用于将多脉冲垂直同步信号分别输出至首行栅极驱动单元的输入信号端和末行栅极驱动单元的复位信号端。该电路可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。

Description

栅极驱动电路、栅极驱动系统和显示面板
技术领域
本发明涉及显示屏技术领域，特别涉及一种像素电路、一种显示面板和一种显示器。
背景技术
GOA(Gate on Array))技术是指将TFT-LCD的栅极驱动器(Gate Driver)集成在阵列基板上，形成对面板的扫描驱动。由于其在窄边框适用以及成本上具有无可比拟的优势，目前已经在Mobile(手机)、NB(NoteBook，笔记本)类产品上广泛使用。
目前，一般采用如图1所示的栅极驱动电路，其中A1为输入TFT(input-TFT)，用来对上拉节点PU进行充电；A3为上拉TFT(Pull up-TFT)，用来对GOA输出端G(N)进行充电；A4和A7为下拉TFT(Pull down-TFT)，用来对上拉节点PU和G(N)进行放电。A1-A7 为TFT(ThinFilm Transistor，薄膜晶体管)，PD为下拉节点。该栅极驱动电路的信号时序示意图可参照图2所示。
然而，在该栅极驱动电路中，非末行的PU点通过下一行的Gate output即G(N+1)来进行复位(reset)去噪，而末行的PU点需通过下一帧的STV信号来进行reset放噪，故末行GOA和非末行GOA的PU点电位分布存在明显的差异。其中，末行GOA的驱动时序示意图可参照图3所示。
非末行PU点置高的时间一般为一个CLK的周期，但末行PU点置高时间为一个CLK的周期加上空白(Blank)区的时间，如图3所示。在TDDI(Touch and Display DriverIntegration，触控与显示驱动集成)产品中，blank区一般用来进行Touch(触控)的检测，故TDDI产品的blank区时间较长，可占到一帧时间的1/5。以8CLK驱动的HD(High Definition高解析度)级别的TDDI产品为例，非末行的PU点置高时间在一帧内为8行时间，约为0.082ms，而非末行PU点置高的时间在一帧内为8行时间加blank区时间，约为 3.4ms，末行PU点置高的时间明显要远大于非末行。
当PU点常时间置高时会导致T3和T2的特性发生变化：对于T3而言，PU点为其栅极电压，其长时间置高将导致栅源电压Vgs长时间处于正向偏压状态，T3的门坎电压Vth 将向正向改变，导致T3的开启时间Ion变小；对于T2而言，PU点为其源级电压，其长时间置高将导致栅源电压Vgs长时间处于负向偏压状态，T2的门坎电压Vth将向负向改变，导致T2的关断时间Ioff变大。T3的Ion变小及T2的Ioff变大都会导致末行的GOA输出产生异常，发生末端黑线不良。该不良在高温信赖性环境下较容易发生，特别地，当信赖性后的样品切换到反扫时，末行变为首行，致末行的GOA输出异常将导致黑屏等不良现象的发生。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种栅极驱动电路，该电路可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
本发明的第二个目的在于提出一种栅极驱动系统。
本发明的第三个目的在于提出一种显示面板。
为达到上述目的，本发明的第一方面实施例提出了一种栅极驱动电路，包括：第一输入端，用于输入第一单脉冲垂直同步信号，所述第一单脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平；第二输入端，用于输入第二单脉冲垂直同步信号，所述第二单脉冲垂直同步信号在每个所述空白区结束时刻的第二设定时间内为高电平；生成模块，用于根据所述第一单脉冲垂直同步信号和所述第二单脉冲垂直同步信号，生成多脉冲垂直同步信号，所述多脉冲垂直同步信号在每个所述空白区开始时刻的所述第一设定时间内为高电平，且在每个所述空白区结束时刻的所述第二设定时间内为高电平；信号输出端，用于将所述多脉冲垂直同步信号分别输出至首行栅极驱动单元的输入信号端和末行栅极驱动单元的复位信号端。
根据本发明实施例的栅极驱动电路，通过第一输入端输入第一单脉冲垂直同步信号，第一单脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，第二输入端输入第二单脉冲垂直同步信号，第二单脉冲垂直同步信号在每个空白区结束时刻的第二设定时间内为高电平，生成模块根据第一单脉冲垂直同步信号和第二单脉冲垂直同步信号，生成多脉冲垂直同步信号，多脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，且在每个空白区结束时刻的第二设定时间内为高电平，信号输出端将多脉冲垂直同步信号分别输出至首行栅极驱动单元的输入信号端和末行栅极驱动单元的复位信号端。由此，该电路可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
另外，根据本发明上述实施例的栅极驱动电路还可以具有如下附加的技术特征：
根据本发明的一个实施例，所述生成模块包括：第一晶体管组，所述第一晶体管组的第一端与高电平信号端连接，所述第一晶体管组的第二端与所述信号输出端连接，所述第一晶体管组用于在所述第一单脉冲垂直同步信号或所述第二单脉冲垂直同步信号为高电平时打开；第二晶体管组，所述第二晶体管组的第一端与低电平信号端连接，所述第二晶体管组用于在所述第一单脉冲垂直同步信号或所述第二单脉冲垂直同步信号为高电平时打开；第一晶体管，所述第一晶体管的第一端和控制端分别与所述高电平信号端连接，所述第一晶体管的第二端与所述述第二晶体管组的第二端连接；第二晶体管，所述第二晶体管的控制端与所述第一晶体管的第二端连接，所述第二晶体管的第一端与所述信号输出端连接，所述第二晶体管的第二端与所述低电平信号端连接。
根据本发明的一个实施例，所述第一晶体管组包括：第三晶体管，所述第三晶体管的控制端与所述第一输入端连接，所述第三晶体管的第一端与所述高电平信号端连接，所述第三晶体管的第二端与所述信号输出端连接；第四晶体管，所述第四晶体管的控制端与所述第二输入端连接，所述第四晶体管的第一端与所述高电平信号端连接，所述第四晶体管的第二端与所述信号输出端连接。
根据本发明的一个实施例，所述第二晶体管组包括：第五晶体管，所述第五晶体管的控制端与所述第一输入端连接，所述第五晶体管的第一端与所述低电平信号端连接，所述第五晶体管的第二端与所述第一晶体管的第二端连接；第六晶体管，所述第六晶体管的控制端与所述第二输入端连接，所述第六晶体管的第一端与所述低电平信号端连接，所述第六晶体管的第二端与所述第一晶体管的第二端连接。
根据本发明的一个实施例，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和第六晶体管为薄膜晶体管。
为达到上述目的，本发明的第二方面实施例提出了一种栅极驱动系统，包括至少两个栅极驱动单元和如本发明第一发面实施例所述的栅极驱动电路，所述至少两个栅极驱动单元包括首行栅极驱动单元和末行栅极驱动单元。
本发明实施例的栅极驱动系统，通过上述的栅极驱动电路，可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
为达到上述目的，本发明的第三方面实施例提出了一种显示面板，包括本发明第二方面实施例所述的栅极驱动系统。
本发明实施例的显示面板，通过上述的栅极驱动系统，可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中，
图1是相关技术中栅极驱动电路的拓扑图。
图2是相关技术中栅极驱动电路的非末行GOA的信号驱动时序示意图；
图3是相关技术中栅极驱动电路的末行GOA的驱动时序示意图；
图4是根据本发明一个实施例的栅极驱动电路的示意图；
图5是根据本发明一个实施例的栅极驱动电路的时序图；
图6是根据本发明一个实施例的生成模块工作的时序图；
图7为首行GOA的结构示意图；
图8为末行GOA的结构示意图；
图9是根据本发明一个实施例的栅极驱动系统的方框示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面是参照附图来描述本发明实施例提出的栅极驱动电路、栅极驱动系统和显示面板。
图4是根据本发明一个实施例的栅极驱动电路的示意图。如图4所示，该栅极驱动电路100包括：第一输入端STV_1、第二输入端STV_2、生成模块10、信号输出端STV_IN。
其中，第一输入端STV_1用于输入第一单脉冲垂直同步信号，第一单脉冲垂直同步信号在每个空白区(Blank区)开始时刻的第一设定时间内为高电平。第二输入端STV_2用于输入第二单脉冲垂直同步信号，第二单脉冲垂直同步信号在每个空白区(Blank区)结束时刻的第二设定时间内为高电平。生成模块10用于根据第一单脉冲垂直同步信号和第二单脉冲垂直同步信号，生成多脉冲垂直同步信号，多脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，且在每个空白区结束时刻的第二设定时间内为高电平。信号输出端STV_IN用于将多脉冲垂直同步信号分别输出至首行栅极驱动单元(首行GOA) 的输入信号端Input和末行栅极驱动单元(末行GOA)的复位信号端Reset。
具体地，栅极驱动电路的时序图可以参照图5所示，该电路的工作过程主要分为三个阶段，分别为：
第一阶段：STV_1和STV_2均处于低电平，STV_IN为低电平输出。
第二阶段：STV_1处于高电平，STV_2处于低电平，生成模块10根据STV_1、STV_2 控制STV_IN在Blank区的开始时刻的第一设定时间t1内为高电平，且在每个Blank区结束时刻的第二设定时间t2内为高电平。
第三阶段：STV_1处于低电平，STV_2处于高电平，生成模块10根据STV_1、STV_2 控制STV_IN在Blank区的结束时刻的第二设定时间t2内为高电平，使得末行GOA的上拉节点PU点在末行输出信号G(end)输出后即可被拉低，末行GOA的PU点置高的时间和其他行GOA无差异，故末行GOA中的T3和T2的特性在高温信赖性过程中无恶化的风险。
可以理解的是，该驱动电路可将数个单脉冲的STV信号合并成一个多脉冲的STV信号，是一种“或”的逻辑功能，该STV_IN的两个脉冲分别对应首行GOA的输入信号端Input 和末行GOA的复位信号端Reset，即该信号可同时实现首行的触发和末行的帧内去噪，末行Reset脉冲的引入使得末行PU点在G(end)输出后即可被拉低，末行PU点置高的时间和其他行无差异，故末行GOA中的T3和T2的特性在高温信赖性过程中无恶化的风险。也就是说，该电路可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
根据本发明的一个实施例，如图4所示，生成模块10可以包括：第一晶体管组101和第二晶体管组102。第一晶体管组101的第一端与高电平信号端VGH连接，第一晶体管组 101的第二端与信号输出端STV_IN连接，第一晶体管组101用于在第一单脉冲垂直同步信号或第二单脉冲垂直同步信号为高电平时打开。第二晶体管组102的第一端与低电平信号端VGL连接，第二晶体管组102用于在第一单脉冲垂直同步信号或第二单脉冲垂直同步信号为高电平时打开。第一晶体管T1的第一端和控制端分别与高电平信号端VGH连接，第一晶体管T1的第二端与第二晶体管组102的第二端连接。第二晶体T2的控制端与第一晶体管T1的第二端连接，第二晶体管T2的第一端与信号输出端STV_IN连接，第二晶体管 T2的第二端与低电平信号VGL端连接。
进一步地，在本发明的一个实施例中，如图5所示，第一晶体管组101可以包括：第三晶体管T3和第四晶体管T4。第二晶体管组可以包括：第五晶体管T5和第六晶体管T6。
其中，第三晶体管T3的控制端与第一输入端STV_1连接，第三晶体管T3的第一端与高电平信号端VGH连接，第三晶体管T3的第二端与信号输出端STV_IN连接；第四晶体管T4的控制端与第二输入端STV_2连接，第四晶体管T4的第一端与高电平信号端VGH 连接，第四晶体管T4的第二端与信号输出端STV_IN连接。
第五晶体管T5的控制端与第一输入端STV_1连接，第五晶体管T5的第一端与低电平信号端VHL连接，第五晶体管T5的第二端与第一晶体管T1的第二端连接；第六晶体管 T6的控制端与第二输入端STV_2连接，第六晶体管T6的第一端与低电平信号VHL端连接，第六晶体管T6的第二端与第一晶体管T1的第二端连接。
具体地，在该驱动电路中T3和T4的为TFT组，T5和T6为另一TFT组，在TFT组中只要任一TFT处于打开状态，该TFT组即处于打开状态，即该TFT组是一种“或”逻辑结构。图中VGH和VGL分别为高电平电压和低电平电压，下面结合图6所示的时序图对生成模块10的原理进行说明。
第一阶段：STV_1和STV_2均处于低电平。在该阶段T3，T4，T5和T6均处于关闭状态，T1处于打开状态，PC点处于高电平，故T2也处于打开状态，STV_IN为低电平输出。
第二阶段：STV_1处于高电平，STV_2处于低电平。在该阶段，T3和T5处于打开状态，T4和T6处于关闭状态，受T5打开的影响，PC点被VGL拉低，故T2也处于关闭状态，而T3打开，故STV_IN的输出为高电平。
第三阶段：STV_1处于低电平，STV_2处于高电平。在该阶段，T3和T5处于关闭状态，T4和T6处于打开状态，受T6打开的影响PC点被VGL拉低，故T2也处于关闭状态，而T4打开，故STV_IN的输出为高电平。
从工作原理可看出，驱动电路可将数个单脉冲的STV信号合并成一个多脉冲的STV信号，是一种“或”的逻辑功能。如图6所示，除STV_IN外，各驱动信号的时序和正常的GOA时序无差异，STV_IN的两个脉冲，分别对应首行GOA的输入信号端Input和末行 GOA的复位信号端Reset，图6中第一个脉冲为第一帧末行的Reset信号，第二个为第二帧首行的Input信号。末行Reset脉冲的引入使得末行PU点在G(end)输出后即可被拉低，末行PU点置高的时间和其他行无差异，故末行GOA中的T3和T2的特性在高温信赖性过程中无恶化的风险。
更近一步地，如图7和图8所示，图7为首行GOA的结构示意图；图8为末行GOA 的结构示意图。其中，如图7所示，在首行GOA，STV_1连接A1的栅极，实现首行的input。如图8所示，在末行GOA，STV_1连接A2的栅极，实现末行的Reset。
需要说明的是，在本发明的实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6可以为薄膜晶体管。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6可以均为P型晶体管。当然也可以是N型，或P型和N型的组合，只是控制端的有效信号不同。本领域技术人员可以根据晶体管的类型、信号连接方式等内容清楚的知道栅极驱动电路的工作原理和状态。
根据本发明实施例的栅极驱动电路，通过第一输入端输入第一单脉冲垂直同步信号，第一单脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，第二输入端输入第二单脉冲垂直同步信号，第二单脉冲垂直同步信号在每个空白区结束时刻的第二设定时间内为高电平，生成模块根据第一单脉冲垂直同步信号和第二单脉冲垂直同步信号，生成多脉冲垂直同步信号，多脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平，且在每个空白区结束时刻的第二设定时间内为高电平，信号输出端将多脉冲垂直同步信号分别输出至首行栅极驱动单元的输入信号端和末行栅极驱动单元的复位信号端。由此，该电路可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
此外，如图9所示，本发明的实施例还提出一种栅极驱动系统，该系统包括：至少两个栅极驱动单元GOA和上述的栅极驱动电路100，至少两个栅极驱动单元GOA包括首行栅极驱动单元和末行栅极驱动单元。
本发明实施例的栅极驱动系统，通过上述的栅极驱动电路，可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
本发明的实施例还提出了一种显示面板，包括上述的栅极驱动系统。
本发明实施例的显示面板，通过上述的栅极驱动系统，可以使得进入栅极驱动单元的扫描信号不仅具备帧初首行触发功能，还可具备帧末末行上拉节点放噪功能，改善了现有栅极驱动单元设计上末行上拉节点在空白区长时间置高导致的末行栅极驱动单元的晶体管特性恶化的问题。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (7)

1.一种栅极驱动电路，其特征在于，包括：
第一输入端，用于输入第一单脉冲垂直同步信号，所述第一单脉冲垂直同步信号在每个空白区开始时刻的第一设定时间内为高电平；
第二输入端，用于输入第二单脉冲垂直同步信号，所述第二单脉冲垂直同步信号在每个所述空白区结束时刻的第二设定时间内为高电平；
生成模块，用于根据所述第一单脉冲垂直同步信号和所述第二单脉冲垂直同步信号，生成多脉冲垂直同步信号，所述多脉冲垂直同步信号在每个所述空白区开始时刻的所述第一设定时间内为高电平，且在每个所述空白区结束时刻的所述第二设定时间内为高电平；
信号输出端，用于将所述多脉冲垂直同步信号分别输出至首行栅极驱动单元的输入信号端和末行栅极驱动单元的复位信号端。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述生成模块包括：
第一晶体管组，所述第一晶体管组的第一端与高电平信号端连接，所述第一晶体管组的第二端与所述信号输出端连接，所述第一晶体管组用于在所述第一单脉冲垂直同步信号或所述第二单脉冲垂直同步信号为高电平时打开；
第二晶体管组，所述第二晶体管组的第一端与低电平信号端连接，所述第二晶体管组用于在所述第一单脉冲垂直同步信号或所述第二单脉冲垂直同步信号为高电平时打开；
第一晶体管，所述第一晶体管的第一端和控制端分别与所述高电平信号端连接，所述第一晶体管的第二端与所述第二晶体管组的第二端连接；
第二晶体管，所述第二晶体管的控制端与所述第一晶体管的第二端连接，所述第二晶体管的第一端与所述信号输出端连接，所述第二晶体管的第二端与所述低电平信号端连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一晶体管组包括：
第三晶体管，所述第三晶体管的控制端与所述第一输入端连接，所述第三晶体管的第一端与所述高电平信号端连接，所述第三晶体管的第二端与所述信号输出端连接；
第四晶体管，所述第四晶体管的控制端与所述第二输入端连接，所述第四晶体管的第一端与所述高电平信号端连接，所述第四晶体管的第二端与所述信号输出端连接。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第二晶体管组包括：
第五晶体管，所述第五晶体管的控制端与所述第一输入端连接，所述第五晶体管的第一端与所述低电平信号端连接，所述第五晶体管的第二端与所述第一晶体管的第二端连接；
第六晶体管，所述第六晶体管的控制端与所述第二输入端连接，所述第六晶体管的第一端与所述低电平信号端连接，所述第六晶体管的第二端与所述第一晶体管的第二端连接。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管为薄膜晶体管。
6.一种栅极驱动系统，其特征在于，包括：至少两个栅极驱动单元和如权利要求1-5任一项所述的栅极驱动电路，所述至少两个栅极驱动单元包括首行栅极驱动单元和末行栅极驱动单元。
7.一种显示面板，其特征在于，包括：如权利要求6所述的栅极驱动系统。
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