CN112309335B - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域；能够解决因下拉晶体管长时间受偏压(stress)而导致的异常输出的问题；该移位寄存器包括上拉节点和下拉节点，还包括第一下拉晶体管、第二下拉晶体管、选择控制子电路；第一下拉晶体管的栅极与选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；第二下拉晶体管的栅极与选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；选择控制子电路还与下拉节点连接；选择控制子电路配置为：将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术；其中，GOA电路中包括多级级联的GOA单元，每一级GOA单元(即移位寄存器)与一行栅线相连接，用于向该栅线输出栅极扫描信号，通过多级级联的GOA单元实现对显示面板中的多条栅线的逐行扫描。
对于GOA电路中的每一级GOA单元而言，其一般包括多个晶体管、电容等，并通过晶体管、电容对上拉节点(PU)和下拉节点(PD)的电位进行控制，以保证GOA单元在输出阶段输出扫描信号。然而，移位寄存器中的部分晶体管，尤其是与下拉节点(PD)连接的下拉晶体管，因长时间受偏压(stress)的影响，加速了其阈值电压的漂移，容易导致GOA电路出现异常输出的问题。
发明内容
本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够解决因下拉晶体管长时间受偏压(stress)而导致的异常输出的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点，所述移位寄存器还包括第一下拉晶体管、第二下拉晶体管、选择控制子电路；所述第一下拉晶体管的栅极与所述选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；所述第二下拉晶体管的栅极与所述选择控制子电路连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接；所述选择控制子电路还与所述下拉节点连接；所述选择控制子电路配置为：将所述下拉节点交替与所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极之间导通。
在一些实施例中，所述选择控制子电路还与第一控制时钟信号端和第二控制时钟信号端连接；所述选择控制子电路还配置为：在所述第一控制时钟信号端和所述第二控制时钟信号端的时钟信号的控制下，将所述下拉节点交替与所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极之间导通。
在一些实施例中，所述选择控制子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极与所述第一控制时钟信号端连接，第一极与所述下拉节点连接，第二极与所述第一下拉晶体管的栅极连接；所述第十晶体管的栅极与所述第二控制时钟信号端连接，第一极与所述下拉节点连接，第二极与所述第二下拉晶体管的栅极连接。
在一些实施例中，所述移位寄存器还包括：第一控制子电路、第二控制子电路；所述第一控制子电路与第二电压端、所述上拉节点、所述下拉节点、所述第一电压端连接；所述第一控制子电路配置为：在所述上拉节点和所述第一电压端的控制下，将所述第一电压端的电压输出至所述下拉节点；所述第一控制子电路还配置为：在所述上拉节点和所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；所述第二控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接；所述第二控制子电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。
在一些实施例中，所述第一控制子电路包括第四晶体管、第五晶体管、第六晶体管、第七晶体管；所述第四晶体管的栅极和第一极均与所述第二电压端连接，第二极与控制节点连接；所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述控制节点连接；所述第六晶体管的栅极与所述控制节点连接，第一极与所述第二电压端，第二极与所述下拉节点连接；所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端，第二极与所述下拉节点连接；所述第二控制子电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接。
在一些实施例中，所述移位寄存器还包括：输入子电路、复位子电路、输出子电路、初始化子电路；所述输入子电路与信号输入端、所述上拉节点、第二电压端连接；所述输入子电路配置为：在所述信号输入端的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；所述复位子电路与复位信号端、所述上拉节点、所述第一电压端连接；所述复位子电路配置为：在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；所述输出子电路与第一时钟信号端、所述上拉节点、所述信号输出端连接；所述输出子电路配置为：在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述信号输出端；所述初始化子电路与初始化信号端、所述上拉节点、所述第一电压端连接；所述初始化子电路配置为：在所述初始化信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。
在一些实施例中，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；所述初始化子电路包括第二晶体管；所述第二晶体管的栅极与所述初始化信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述复位子电路包括第三晶体管；所述第三晶体管的栅极与所述复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述输出子电路包括第十一晶体管和第一电容；所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述信号输出端连接；所述第一电容的第一极与所述上拉节点连接，第二极与所述信号输出端连接。
本发明一些实施例还提供一种栅极驱动电路，包括多级级联的如前述的移位寄存器。
本发明一些实施例还提供一种显示装置，包括如前述的栅极驱动电路。
本发明一些实施例还提供一种如前述的移位寄存器的驱动方法，包括：控制选择控制子电路，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通。
在一些实施例中，在所述选择控制子电路还与第一控制时钟信号端和第二控制时钟信号端连接的情况下，所述控制选择控制子电路，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通包括：向所述第一控制时钟信号端输入第一控制时钟信号，向所述第二控制时钟信号端输入第二控制时钟信号，选择控制子电路在所述第一控制时钟信号和所述第二控制时钟信号的控制下，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通；其中，所述第一控制时钟信号与所述第二控制时钟信号为一组反相的时钟信号。
在一些实施例中，所述第一控制时钟信号、所述第二控制时钟信号的占空比为50％；所述第一控制时钟信号和所述第二控制时钟信号的周期为1s～20s。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括上拉节点和下拉节点，还包括第一下拉晶体管、第二下拉晶体管、选择控制子电路；第一下拉晶体管的栅极与选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；第二下拉晶体管的栅极与选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；选择控制子电路还与下拉节点连接；选择控制子电路配置为：将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通。
相比于相关技术中，采用一个下拉晶体管在下拉节点的控制下进行工作，容易使得下拉晶体管因长时间受偏压影响造成阈值电压发生漂移，导致输出异常的问题而言，本发明的移位寄存器通过选择控制电路控制下拉节点交替与两个下拉晶体管(第一下拉晶体管的栅极和第二下拉晶体管的栅极)之间导通，这样一来，移位寄存器的长时间驱动过程中，第一下拉晶体管和第二下拉晶体管在下拉节点的控制下，交替进行工作(导通)，也即第一下拉晶体管和第二下拉晶体管分时承受偏压，进而减缓了第一下拉晶体管和第二下拉晶体管发生阈值电压漂移的几率，提高了移位寄存器的输出稳定性，增强了栅极驱动电路的信赖性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示面板的结构示意图；
图2为本发明实施例提供的一种显示面板的电路结构示意图；
图3为本发明实施例提供的一种移位寄存器的结构示意图；
图4为本发明实施例提供的一种移位寄存器的结构示意图；
图5为本发明实施例提供的一种移位寄存器的结构示意图；
图6为本发明实施例提供的一种移位寄存器的结构示意图；
图7为本发明实施例提供的一种栅极驱动电路的结构示意图；
图8为本发明实施例提供的一种移位寄存器的时序控制示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本申请实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动IC以及其他电子配件等。
上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)、有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro LightEmitting Diodes，简称Micro LED)显示面板等，本发明对此不做具体限定。
OLED显示面板因其具有自发光、轻薄、功耗低、高对比度、高色域、可实现柔性显示等优点，受到广泛的关注，OLED显示面板也被誉为新一代显示技术。本发明以下实施例均是以上述显示面板为OLED显示面板为例，对本发明进行说明的。
图1为本发明实施例提供的一种OLED显示面板的示意图。参考图1，该显示面板001包括：显示区1(active area，AA；简称AA区；也可称为有效显示区)和围绕显示区1一圈设置的周边区2。
另外，如图1所示，显示面板001在显示区1中设置有多个亚像素(sub pixel)P。该多个亚像素P至少包括：第一颜色亚像素、第二颜色亚像素和第三颜色亚像素。其中，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。
为了方便说明，本申请中，上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，将沿水平方向X排列成一排的亚像素P称为同一行亚像素；将沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。
如图2所示，显示面板001在显示区1中的每一亚像素P中均设置有像素驱动电路S(也可以称为像素电路)。该像素驱动电路S包括晶体管和电容。其中，图2中仅是示意的以该像素驱动电路S为2T1C(一个驱动晶体管Md、一个开关晶体管Ms、一个电容Cst)结构为例说明，本发明中像素驱动电路的具体结构不做限定，例如还可以采用3T1C、4T1C等结构。其中，如图2所示，在显示面板001中位于同行的像素驱动电路S的开关晶体管Ms的栅极与同一栅线(Gate Line)GL连接，位于同列的像素驱动电路S的开关晶体管Ms的一极(例如源极)与同一数据线(Data Line)DL连接。
此外，如图1或图2所示，显示面板001在周边区2中还设置有：与栅线GL连接的栅极驱动电路01，以及与数据线DL连接的数据驱动电路02。通过栅极驱动电路01逐行开启像素驱动电路S，并在一行像素驱动电路S开启时，通过数据驱动电路02将像素数据电压写入至该行的各像素驱动电路S中，以进行画面显示。
在一些实施例中，如图1或图2所示，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的周边区2，数据驱动电路02可以设置在沿数据线线DL的延伸方向上的周边区2。
在一些实施例中，上述栅极驱动电路01可以为GOA(Gate Driver on Array，GOA)电路，也即上述栅极驱动电路01直接集成在显示面板001的阵列基板中。在一些实施例中，上述栅极驱动电路01可以为栅极驱动IC，通过绑定(bonding)的方式安装在显示面板001的阵列基板中。
相比于将栅极驱动电路01设置为栅极驱动IC而言，将栅极驱动电路01设置为GOA电路，一方面，可以降低制作成本；另一方面，还可以窄化显示装置的边框宽度。以下实施例均是以上述栅极驱动电路01为GOA电路对本发明进行说明的。
需要说明的是的，图1和图2仅是示意的，以显示面板001在周边区2的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板001可以在周边区2中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧同时驱动。在另一些实施例中，显示面板001可以在周边区2中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路从两侧逐行交替依次驱动各栅线GL，即双侧交叉驱动。本发明以下实施例均是以单侧驱动为例进行说明的。
如图2所示，前述的栅极驱动电路01包括N级级联的移位寄存器(RS1、RS2……RS(N))；在此情况下，显示面板001中包括N级级联的移位寄存器(RS1、RS2……RS(N))分别一一对应连接的N条栅线(G1、G2……G(N))，其中，N为正整数。
在此基础上，可以理解到，对于栅极驱动电路01中的移位寄存器(也可以称为GOA单元)本身而言，如图3所示，其内部均设置有上拉节点PU和下拉节点PD，通过对上拉节点PU和下拉节点PD的电位控制，实现移位寄存器的正常输出。其中，在移位寄存器的工作过程中，上拉节点PU和下拉节点PD的电位始终互为一组反相电位；也可以说上拉节点PU和下拉节点PD始终是一个开启，另一个关闭。例如，在上拉节点PU为高电位(开启)时，下拉节点PD为低电位(关闭)；在上拉节点PU为低电位(关闭)时，下拉节点PD为高电位(开启)。
在此基础上，如图3所示，本发明实施例提供的移位寄存器还包括第一下拉晶体管M12、第二下拉晶体管M13、选择控制子电路100。
第一下拉晶体管M12的栅极与选择控制子电路100连接，第一下拉晶体管M12的第一极与第一电压端VGL连接，第一下拉晶体管M12的第二极与信号输出端Output(下文以及附图均简写为Oput)连接。
第二下拉晶体管M13的栅极与选择控制子电路100连接，第二下拉晶体管M13的第一极与第一电压端VGL连接，第二下拉晶体管M13的第二极与信号输出端Oput连接。
选择控制子电路100在与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极连接以外，还与下拉节点PD连接。该选择控制子电路100配置为：将下拉节点PD交替与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极之间导通。
相比于相关技术中，采用一个下拉晶体管在下拉节点PD的控制下进行工作，容易使得下拉晶体管因长时间受偏压影响造成阈值电压发生漂移，导致输出异常的问题而言，本发明的移位寄存器通过选择控制电路控制下拉节点PD交替与两个下拉晶体管(第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极)之间导通，这样一来，移位寄存器的长时间驱动过程中，第一下拉晶体管M12和第二下拉晶体管M13在下拉节点PD的控制下，交替进行工作(导通)，也即第一下拉晶体管和第二下拉晶体管分时承受偏压，进而减缓了第一下拉晶体管和第二下拉晶体管发生阈值电压漂移的几率，提高了移位寄存器的输出稳定性，增强了栅极驱动电路的信赖性。
以下实施例对上述选择控制子电路100的设置情况作进一步的说明。
在一些实施例中，如图4所示，上述选择控制子电路100在与第一下拉晶体管M12的栅极、第二下拉晶体管M13的栅极、下拉节点PD连接以外，还与第一控制时钟信号端CLKM和第二控制时钟信号端CLKN连接。在此情况下，该选择控制子电路100还配置为：在第一控制时钟信号端CLKM和第二控制时钟信号端CLKN的时钟信号的控制下，将下拉节点PD交替与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极之间导通。
示例的，如图5所示，在一些实施例中，选择控制子电路100可以包括第九晶体管M9和第十晶体管M10。其中，第九晶体管M9的栅极与第一控制时钟信号端CLKM连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第一下拉晶体管M12的栅极连接。第十晶体管M10的栅极与第二控制时钟信号端CLKN连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第二下拉晶体管M12的栅极连接。
基于此，在移位寄存器的驱动过程，可以通过向第一控制时钟信号端CLKM和第二控制时钟信号端CLKN输入一组反相的时钟信号，能够使得第九晶体管M9和第十晶体管M10交替导通，进而使得第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极交替与下拉节点PD之间导通。
此外，如图5所示，在一些实施例中，本发明的移位寄存器还可以包括：第一控制子电路1041、第二控制子电路1042。
第一控制子电路1041与第二电压端VDD、上拉节点PU、下拉节点PD、第一电压端VGL连接。该第一控制子电路1041配置为：在上拉节点PU和第一电压端VGL的控制下，将第一电压端VGL的电压输出至下拉节点PD。该第一控制子电路1041还配置为：在上拉节点PU和第二电压端VDD的电压的控制下，将第二电压端VDD的电压输出至下拉节点PD。
第二控制子电路1042与上拉节点PU、下拉节点PD、第一电压端VGL连接。该第二控制子电路1042配置为：在下拉节点PD的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。
示例的，如图5所示，在一些实施例中，上述第一控制子电路1041可以包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7。
第四晶体管M4的栅极和第一极均与第二电压端VDD连接，第四晶体管M4的第二极与控制节点PD_CN连接。第五晶体管M5的栅极与上拉节点PU连接，第五晶体管M5的第一极与第一电压端VGL连接，第五晶体管M5的第二极与控制节点PD_CN连接。第六晶体管M6的栅极与控制节点PD_CN连接，第六晶体管M6的第一极与第二电压端VDD，第六晶体管M6的第二极与下拉节点PD连接。第七晶体管M7的栅极与上拉节点PU连接，第七晶体管M7的第一极与第一电压端VGL，第七晶体管M7的第二极与下拉节点PD连接。
示例的，如图5所示，在一些实施例中，上述第二控制子电路1042可以包括第八晶体管M8。其中，第八晶体管M8的栅极与下拉节点PD连接，第八晶体管M8的第一极与第一电压端VGL连接，第八晶体管M8的第二极与上拉节点PU连接。
此处需要说明的是，本发明相关技术中提供的一种AC(交流)模型的移位寄存器而言，其内部设置有两个下拉晶体管，同时设置有两组如前述的第一控制子电路和第二控制子电路，并且通过该两组第一控制子电路和第二控制子电路控制两个下拉晶体管的交替工作。以图5中示出第一控制子电路和第二控制子电路为例，采用两组第一控制子电路和第二控制子电路的情况下，则需要设置10个晶体管。
相比之下，本发明实施例中可以仅通过设置一组第一控制子电路1041和第二控制子电路1042，并结合选择控制子电路100实现两个下拉晶体管(M12和M13)的交替工作；以图5中示出的移位寄存器为例，可以看出本发明中第一控制子电路1041、第二控制子电路1042、选择控制子电路100共采用7个晶体管。也就是说，在达到同样的技术效果的前提下，本发明的移位寄存器中采用的晶体管的数量减少，进而有利于显示面板的窄边框设计以及成本的降低。
在此基础上，本领域的技术人员应当理解到，对于移位寄存器自身而言，其在包括前述的选择控制子电路100、第一下拉晶体管M12、第二下拉晶体管M13、第一控制子电路1041、第二控制子电路1042的基础上，还包括与上拉节点PU、下拉节点PD连接的其他相关的控制电路，本发明对此不作具体限定，实际中可以根据需求选择设置合适的相关电路即可。
示例的，本发明实施例提供一种具体的移位寄存器结构，如图6所示，该移位寄存器在包括选择控制子电路100、第一下拉晶体管M12、第二下拉晶体管M13、第一控制子电路1041、第二控制子电路1042的基础上，还可以包括：输入子电路101、初始化子电路102、复位子电路103、输出子电路105。
如图6所示，在一些实施例中，上述输入子电路101与信号输入端Input(下文以及附图均简写为Iput)、上拉节点PU、第二电压端VDD连接。该输入子电路101配置为：在信号输入端Iput的电压的控制下，将第二电压端VDD的电压输出至上拉节点PU。
示例的，如图6所示，在一些实施例中，上述输入子电路101包括第一晶体管M1。第一晶体管M1的栅极与信号输入端Iput连接，第一晶体管M1的第一极与第二电压端VDD连接，第一晶体管M1的第二极与上拉节点PU连接。
如图6所示，在一些实施例中，上述初始化子电路102与初始化信号端TRST(TotalReset)、上拉节点PU、第一电压端VGL连接。该初始化子电路102配置为在初始化信号端TRST的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。
示例的，如图6所示，在一些实施例中，上述初始化子电路102包括第二晶体管M2。第二晶体管M2的栅极与初始化信号端TRST连接，第二晶体管M2的第一极与第一电压端VGL连接，第二晶体管M2的第二极与上拉节点PU连接。
如图6所示，在一些实施例中，上述复位子电路103与复位信号端RST(Reset)、上拉节点PU、第一电压端VGL连接。该复位子电路103配置为：在复位信号端RST的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。
示例的，如图6所示，在一些实施例中，上述复位子电路103包括第三晶体管M3。第三晶体管M3的栅极与复位信号端RST连接，第三晶体管M3的第一极与第一电压端VGL连接，第三晶体管M3的第二极与上拉节点PU连接。
如图6所示，在一些实施例中，上述输出子电路105与第一时钟信号端CLK、上拉节点PU、信号输出端Oput连接。该输出子电路105配置为：在上拉节点PU的电压的控制下，将第一时钟信号端CLK的电压输出至信号输出端Oput。
示例的，如图6所示，在一些实施例中，上述输出子电路105可以包括第十一晶体管M11和第一电容C1。其中，第十一晶体管M11的栅极与上拉节点PU连接，第十一晶体管M11的第一极与第一时钟信号端CLK连接，第十一晶体管M11的第二极与信号输出端Oput连接。第一电容C1的第一极与上拉节点PU连接，第一电容C1的第二极与信号输出端Oput连接。
以下以栅极驱动电路01采用图6中的移位寄存器级联而成为例，对移位寄存器之间的具体级联方式进行示意的说明。
示例的，如图7所示，在一些实施例中，第一级移位寄存器RS1与起始信号端STV连接。第i级移位寄存器RSi的信号输入端Iput与第i-1级移位寄存器RS(i-1)的信号输出端Oput连接；其中，2≤i≤N；i为正整数的变量。第j级移位寄存器RSj的复位信号端RST与第j+1级移位寄存器RS(j+1)的信号输出端Oput连接；1≤j≤N-1；j为正整数的变量。最后一级移位寄存器的复位信号端RST单独设置。
另外，如图7中示出的栅极驱动电路10可以采用2时钟信号模型。也即在阵列基板的周边区2中设置有2条时钟信号线(CK1、CK2)，该2条时钟信号线周期性的、依次与级联的移位寄存器(RS1、RS2……RS(N))的时钟信号端CLK连接。但本发明并不限制于此，在一些实施例中也可以采用4时钟信号模型、6时钟信号模型、8时钟信号模型、10时钟信号模型等。
此外，阵列基板上还设置有：与各级移位寄存器(RS1、RS2……RS(N))中，与初始化信号端TRST连接的初始化信号线(图7中同样采用TRST表示)，与第一电压端VGL连接的第一电压信号线(图7中同样采用VGL表示)，与第二电压端VDD连接的第二电压信号线(图7中同样采用VDD表示)。
本发明实施例还提供一种关于前述的移位寄存器的驱动方法。
该移位寄存器的驱动方法包括：控制选择控制子电路100，将下拉节点PU交替与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极之间导通。
示例的，在如图4中示出的选择控制子电路100与第一控制时钟信号端CLKM和第二控制时钟信号端CLKN连接的情况下，上述控制选择控制子电路100，将下拉节点PU交替与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极之间导通可以包括：
参考图6和图8，向第一控制时钟信号端CLKM输入第一控制时钟信号，向第二控制时钟信号端CLKN输入第二控制时钟信号，选择控制子电路在第一控制时钟信号和第二控制时钟信号的控制下，将下拉节点PU交替与第一下拉晶体管M12的栅极和第二下拉晶体管M13的栅极之间导通。其中，第一控制时钟信号与第二控制时钟信号为一组反相的时钟信号。
在一些实施例中，上述互为反相的第一控制时钟信号和第二控制时钟信号的占空比均为50％；且第一控制时钟信号和第二控制时钟信号的周期为1s～20s。
示例的，在一些实施例中，第一控制时钟信号和第二控制时钟信号的周期可以为1s；也即第一下拉晶体管M12和第二下拉晶体管M13在每1s内交替开启一次(即两者各开启0.5s)。在一些实施例中，第一控制时钟信号和第二控制时钟信号的周期可以为20s；也即第一下拉晶体管M12和第二下拉晶体管M13在每20s内交替开启一次(即两者各开启10s)；在一些实施例中，第一控制时钟信号和第二控制时钟信号的周期可以为10s；也即第一下拉晶体管M12和第二下拉晶体管M13在每10s内交替开启一次(即两者各开启5s)。
在此基础上，以下以图7中的栅极驱动电路10采用图6中示出的移位寄存器为例，并参考图8的时序控制图，以第一级移位寄存器RS1为例，对本发明实施例中提供的移位寄存器，在一图像帧内不同阶段的驱动过程进行说明。
图8中的Iput1、Oput1、RST1、PU1、PD1表示：第一级移位寄存器的信号输入端、信号输出端、复位信号端、上拉节点、下拉节点。由图7可知，第一级移位寄存器RS1的信号输入端Iput1与起始信号端STV连接，第一级移位寄存器的复位信号端RST1与第二级移位寄存器RS2的信号输出端Oput2连接。
移位寄存器在一图像显示帧内包括输入阶段S1、输出阶段S2、复位阶段S3。
以下均是以在整个图像显示帧内下拉节点PD与第一下拉晶体管M12的栅极处于导通状态为例进行说明(即在第一控制时钟信号端CLKM输入第一控制时钟信号的控制，第九晶体管M9处于导通状态)。
在输入阶段S1：
参考图6、图7、图8，在来自起始信号端STV(信号输入端Iput1)的电压的控制下，输入子电路101开启，将第二电压端VDD的电压输出至上拉节点PU1。在上拉节点PU1的电压的控制下，输出子电路105开启，将来自时第一时钟信号端CLK(即第一时钟信号线CK1)的电压输出至信号输出端Oput1。另外，在上拉节点PU1的电压的控制下，通过第一控制子电路1041将第一电压端VGL的电压输出至下拉节点PD1。
示例的，在一些实施例中，参考图6、图7、图8，在来自起始信号端STV(信号输入端Iput1)的高电平电压的控制下，第一晶体管M1开启，将第二电压端VDD的高电平电压输出至上拉节点PU1。在上拉节点PU1的高电平电压的控制下，第一电容C1进行充电，第十一晶体管M11导通，将来自时第一钟信号端CLK(即第一时钟信号线CK1)的低电平电压输出至信号输出端Oput1。另外，在上拉节点PU1的高电平电压的控制下，第七晶体管M7导通，将第一电压端VGL的电压输出至下拉节点PD1。
需要说明的是，在该输入阶段T1，尽管第四晶体管M4在第二电压端VDD的高电平电压的控制下，处于常开状态，但是在一些实施例中，可以制作第五晶体管M5的沟道长宽比大于第四晶体管M4的沟道长宽比，以保证在该输入阶段T1，第五晶体管M5导通，将第一电压端VGL的低电平电压输出控制节点PD_CN，保证第六晶体管M6截止。
在输出阶段S2：
参考图6、图7、图8，在上拉节点PU1的高电平电压的控制下，输出子电路105开启，将第一时钟信号端CLK(即第一时钟信号线CK1)的电压输出至信号输出端Oput1。另外，在上拉节点PU1的电压的控制下，通过第一控制子电路1041将第一电压端VGL的电压输出至下拉节点PD1。
示例的，在一些实施例中，参考图6、图7、图8，在该输出阶段S2，第一电容C1将在输入阶段S1存储的电荷释放至上拉节点PU1，在上拉节点PU1的高电平电压的控制下，第十一晶体管M11导通，将来自时钟信号端CLK(即第一时钟信号线CK1)的高电平电压作为扫描信号输出信号输出端Oput1。另外，可以理解的是，第一电容C1在信号输出端Oput1输出的高电平电压(扫描信号)的作用下，通过自身的耦合自举作用会进一步的抬升上拉节点PU1的电位。
另外，在该输出阶段T2，在上拉节点PU1的高电平电压的控制下，第七晶体管M7导通，将第一电压端VGL的低电平电压输出至下拉节点PD1。并且在该输出阶段S2，第四晶体管M4、第五晶体管M5导通，第六晶体管M6截止。
在复位阶段S3：
参考图6、图7、图8，在来自复位信号端RST1(也即第二级移位寄存器RS2的信号输出端Oput2的输出信号)的电压的控制下，复位子电路103开启，将第一电压端VGL的电压输出至上拉节点PU1。在上拉节点PU1和第二电压端VDD的电压的控制下，通过第一控制子电路1041将第二电压端VDD的电压输出至下拉节点PD1。在下拉节点PD1的电压的控制下，第二控制子电路1042开启，将第一电压端VGL的电压输出至上拉节点PU1。
另外，在选择控制子电路100的控制下，下拉节点PD1与第一下拉晶体管M12的栅极之间导通，在此情况下，在下拉节点PD1的电压的控制下，第一下拉晶体管M12导通，将第一电压端VGL的电压输出至信号输出端Oput1。
示例的，在一些实施例中，参考图6、图7、图8，在该复位阶段S3，在来自复位信号端RST1的高电平电压的控制下，第三晶体管M3导通，将第一电压端VGL1的低电平电压输出至上拉节点PU1。在上拉节点PU1的低电平电压和第二电压端VDD的高电平电压的控制下，第五晶体管M5和第七晶体管M7截止，第四晶体管M4和第六晶体管M6导通，将第二电压端VDD的高电平电压输出至下拉节点PD1。在下拉节点PD1的高电平电压的控制下，第八晶体管M8导通，将第一电压端VGL的电压输出至上拉节点PU1。
另外，在第一控制时钟信号端CLKM的电压的控制下，第九晶体管M9处于导通状态，将下拉节点PD1的高电平电压传输至第十二晶体管M12的栅极，第十二晶体管M12导通，将第一电压端VGL的电压输出信号输出端Oput1。在第二控制时钟信号端CLKN的电压的控制下，第十晶体管M10处于截止状态。
在此基础上，对于栅极驱动电路01(也即各级移位寄存器)而言：在一图像显示帧结束时(也即下一图像显示帧开始之前)，还设置有初始化阶段。
在上述初始化阶段中，在来自初始化信号端TRST的电压的控制下，各级移位寄存器中的初始化子电路102同时开启，将第一电压端VGL的电压输出至上拉节点PU。
示例的，在一些实施例中，在初始化阶段中，在来自初始化信号端TRST的高电平电压的控制下，各级移位寄存器中的第二晶体管M2均导通，将第一电压端VGL的低电平电压输出至上拉节点PU，以对各级移位寄存器中的上拉节点PU整体初始化，使得显示装置在进入每一图像显示帧时，栅极驱动电路01中的各级移位寄存器的上拉节点PU均处于初始化状态，从而保证在驱动过程中的稳定输出，进而保证显示画面的稳定性。
需要说明的是，上述晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
还需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；本发明上述实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端VGL为低电平电压(其值可以相同，也可以不同)；第二电压端VDD为高电平电压(其值可以相同，也可以不同)。当所有晶体管均为P型时，需要对各个控制信号进行翻转即可。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器，包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括第一下拉晶体管、第二下拉晶体管、选择控制子电路；
所述第一下拉晶体管的栅极与所述选择控制子电路连接，第一极与第一电压端连接，第二极与信号输出端连接；
所述第二下拉晶体管的栅极与所述选择控制子电路连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接；
所述选择控制子电路还与所述下拉节点连接；
所述选择控制子电路配置为：将所述下拉节点交替与所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极之间导通。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述选择控制子电路还与第一控制时钟信号端和第二控制时钟信号端连接；
所述选择控制子电路还配置为：在所述第一控制时钟信号端和所述第二控制时钟信号端的时钟信号的控制下，将所述下拉节点交替与所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极之间导通。
3.根据权利要求2所述的移位寄存器，其特征在于，所述选择控制子电路包括第九晶体管和第十晶体管；
所述第九晶体管的栅极与所述第一控制时钟信号端连接，第一极与所述下拉节点连接，第二极与所述第一下拉晶体管的栅极连接；
所述第十晶体管的栅极与所述第二控制时钟信号端连接，第一极与所述下拉节点连接，第二极与所述第二下拉晶体管的栅极连接。
4.根据权利要求1所述的移位寄存器，其特征在于，
所述移位寄存器还包括：第一控制子电路、第二控制子电路；
所述第一控制子电路与第二电压端、所述上拉节点、所述下拉节点、所述第一电压端连接；
所述第一控制子电路配置为：在所述上拉节点和所述第一电压端的控制下，将所述第一电压端的电压输出至所述下拉节点；
所述第一控制子电路还配置为：在所述上拉节点和所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；
所述第二控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接；所述第二控制子电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。
5.根据权利要求4所述的移位寄存器，其特征在于，
所述第一控制子电路包括第四晶体管、第五晶体管、第六晶体管、第七晶体管；
所述第四晶体管的栅极和第一极均与所述第二电压端连接，第二极与控制节点连接；
所述第五晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述控制节点连接；
所述第六晶体管的栅极与所述控制节点连接，第一极与所述第二电压端，第二极与所述下拉节点连接；
所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端，第二极与所述下拉节点连接；
所述第二控制子电路包括第八晶体管；
所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接。
6.根据权利要求1-5任一项所述的移位寄存器，其特征在于，
所述移位寄存器还包括：输入子电路、复位子电路、输出子电路、初始化子电路；
所述输入子电路与信号输入端、所述上拉节点、第二电压端连接；所述输入子电路配置为：在所述信号输入端的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；
所述复位子电路与复位信号端、所述上拉节点、所述第一电压端连接；所述复位子电路配置为：在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；
所述输出子电路与第一时钟信号端、所述上拉节点、所述信号输出端连接；所述输出子电路配置为：在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述信号输出端；
所述初始化子电路与初始化信号端、所述上拉节点、所述第一电压端连接；所述初始化子电路配置为：在所述初始化信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。
7.根据权利要求6所述的移位寄存器，其特征在于，
所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；
所述初始化子电路包括第二晶体管；所述第二晶体管的栅极与所述初始化信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述复位子电路包括第三晶体管；所述第三晶体管的栅极与所述复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述输出子电路包括第十一晶体管和第一电容；所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述信号输出端连接；所述第一电容的第一极与所述上拉节点连接，第二极与所述信号输出端连接。
8.一种栅极驱动电路，其特征在于，包括多级级联的如权利要求1-7任一项所述的移位寄存器。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，包括：
控制选择控制子电路，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通。
11.根据权利要求10所述的移位寄存器的驱动方法，其特征在于，
在所述选择控制子电路还与第一控制时钟信号端和第二控制时钟信号端连接的情况下，
所述控制选择控制子电路，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通包括：
向所述第一控制时钟信号端输入第一控制时钟信号，向所述第二控制时钟信号端输入第二控制时钟信号，选择控制子电路在所述第一控制时钟信号和所述第二控制时钟信号的控制下，将下拉节点交替与第一下拉晶体管的栅极和第二下拉晶体管的栅极之间导通；
其中，所述第一控制时钟信号与所述第二控制时钟信号为一组反相的时钟信号。
12.根据权利要求11所述的移位寄存器的驱动方法，其特征在于，
所述第一控制时钟信号、所述第二控制时钟信号的占空比为50％；
所述第一控制时钟信号和所述第二控制时钟信号的周期为1s～20s。
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