CN110060645B - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够避免移位寄存器中因控制节点的电位不足，而导致的输出异常的问题；该移位寄存器包括：与信号输入端连接的输入电路；输入电路包括：第一输入控制子电路和增压子电路；通过信号输入端的电压对第一节点的电压进行控制；第一输入控制子电路配置为：在第一节点的电压的控制下，将第一时钟信号端的电压经第二节点输出至上拉节点，并且，第一节点的电压大小，与第一时钟信号端的电压在输出至上拉节点的过程中的电压损失大小负相关；增压子电路连接在第一节点和第二节点之间；增压子电路配置为：在第二节点的电压增大时，提升第一节点的电压。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

栅极驱动电路(也称扫描驱动电路)作为显示装置中的重要组成部分，栅极驱动电路中多级级联的移位寄存器中的每一级移位寄存器分别与显示屏中的一行栅线连接；栅极驱动电路的功能是一行一行地有序输出TFT(Thin Film Transistor，薄膜晶体管)器件的开关态电压，也即逐行向显示屏中的栅线输出扫描信号(也可以称为栅信号)，从而逐行开启显示屏中与同一栅线连接的多个TFT，在其中一行栅线连接的多个TFT开启的情况下，通过数据线将像素电压输入至各亚像素的像素电极中，以进行画面显示。

对于上述栅极驱动电路中的移位寄存器而言，其主要由晶体管、电容等器件组成，在移位寄存器的工作过程中，通过晶体管、电容对内部的控制节点进行控制，进而实现扫描信号的输出；然而，由于电信号在经过晶体管传输的过程中会存在阈值损失，容易导致控制节点的电压下降，从而造成移位寄存器输出异常，进而导致显示异常。

发明内容

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够避免移位寄存器中因控制节点的电位不足，而导致的输出异常的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点；所述移位寄存器还包括：与信号输入端连接的输入电路；所述输入电路包括：第一输入控制子电路和增压子电路；在所述输入电路中，通过所述信号输入端的电压对所述第一节点的电压进行控制；所述第一输入控制子电路与第一时钟信号端、第一节点、第二节点、所述上拉节点连接；所述第一输入控制子电路配置为：在所述第一节点的电压的控制下，将所述第一时钟信号端的电压经所述第二节点输出至所述上拉节点，并且，所述第一节点的电压大小，与所述第一时钟信号端的电压在输出至所述上拉节点的过程中的电压损失大小负相关；所述增压子电路连接在所述第一节点和所述第二节点之间；所述增压子电路配置为：在所述第二节点的电压增大时，提升所述第一节点的电压。

在一些实施例中，所述信号输入端直接与所述第一节点连接。

在一些实施例中，所述输入电路还包括：第二输入控制子电路；所述第二输入控制子电路与所述信号输入端和所述第一节点连接；所述第二输入控制子电路配置为在所述信号输入端的电压的控制下，将所述信号输入端的电压输出至所述第一节点。

在一些实施例中，所述移位寄存器还包括：输入复位电路；所述输入复位电路与第二时钟信号端、第一电压端、所述第一节点连接；所述输入复位电路配置为：在所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第一节点。

在一些实施例中，所述第一输入控制子电路包括：第二晶体管和第三晶体管；所述第二晶体管的栅极与所述第一节点连接，第一极与所述第一时钟信号端连接，第二极与所述第二节点连接；所述第三晶体管的栅极与所述第一节点连接，第一极与所述上拉节点连接，第二极与所述第二节点连接；所述增压子电路包括：第一电容；所述第一电容的第一极与所述第一节点连接，第二极与所述第二节点连接。

在一些实施例中，在所述移位寄存器包括第二输入控制子电路的情况下：所述第二输入控制子电路包括第一晶体管；所述第一晶体管的栅极和第一极与所述信号输入端连接，第二极与所述第一节点连接。

在一些实施例中，所述输入复位电路包括第四晶体管；所述第四晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电压端连接，第二极与所述第一节点连接。

在一些实施例中，所述移位寄存器还包括：初始化电路、复位控制电路、第一控制电路、第二控制电路、输出电路、下拉电路。

在一些实施例中，所述初始化电路与初始化信号端、第一电压端、所述上拉节点连接；所述初始化电路配置为在所述初始化信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。

在一些实施例中，所述复位控制电路与复位信号端、第三时钟信号端、所述下拉节点连接；所述复位控制电路配置为在所述第三时钟信号端的电压的控制下，将所述复位信号端的电压输出至所述下拉节点。

在一些实施例中，所述第一控制电路与所述下拉节点、所述第一电压端、所述上拉节点连接；所述第一控制电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点。

在一些实施例中，所述第二控制电路与所述上拉节点、所述下拉节点、所述第一电压端连接；所述第二控制电路配置为：在所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点。

在一些实施例中，所述输出电路与第二时钟信号端、所述上拉节点、扫描信号输出端、级联信号输出端连接；所述输出电路配置为：在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压输出至所述扫描信号输出端和所述级联信号输出端。

在一些实施例中，所述下拉电路与所述下拉节点、所述第一电压端、所述扫描信号输出端、所述级联信号输出端连接；所述下拉电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述扫描信号输出端和所述级联信号输出端。

在一些实施例中，所述初始化电路包括第五晶体管；所述第五晶体管的栅极与所述初始化信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接。

在一些实施例中，所述复位控制电路包括第六晶体管；所述第六晶体管的栅极与所述第三时钟信号端连接，第一极与所述复位信号端连接，第二极与所述下拉节点连接。

在一些实施例中，所述第一控制电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接。

在一些实施例中，所述第二控制电路包括第八晶体管；所述第八晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接。

在一些实施例中，所述输出电路包括第九晶体管、第十晶体管、第二电容；所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述级联信号输出端连接；所述第十晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述扫描信号输出端连接；所述第二电容的第一极与所述上拉节点连接，第二极与所述级联信号输出端连接。

在一些实施例中，所述下拉电路包括第十一晶体管和第十二晶体管；所述第十一晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述级联信号输出端连接；所述第十二晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述扫描信号输出端连接。

本发明一些实施例提供一种如前述的移位寄存器的驱动方法，所述驱动方法包括：向信号输入端输入开启电压，并将该开启电压输出至第一节点；在所述第一节点的电压的控制下，所述第一输入控制子电路开启，将第一时钟信号端的电压经第二节点输出至上拉节点，并在所述第二节点的电压的控制下，通过增压子电路提升第一节点的电压。

本发明一些实施例提供一种栅极驱动电路，包括N级级联的如前述的移位寄存器；其中，N为正整数。

在一些实施例中，在所述移位寄存器还包括初始化电路、复位控制电路、第一控制电路、第二控制电路、输出电路、下拉电路的情况下，在所述栅极驱动电路中：第一级移位寄存器的信号输入端与起始信号端连接；第二级移位寄存器的信号输入端与起始信号端连接；第i级移位寄存器的信号输入端与第i-2级移位寄存器的级联信号输出端连接；其中，3≤i≤N；i为正整数的变量；第j级移位寄存器的复位信号端与第j+1级移位寄存器的级联信号输出端连接；1≤j≤N-1；j为正整数的变量；第N级移位寄存器的复位信号端单独设置，或者与所述起始信号端连接。

在一些实施例中，第3t+1级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端连接；第3t+2级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与所述第二系统时钟信号端、所述第三系统时钟信号端、所述第一系统时钟信号端连接；第3t+3级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与所述第三系统时钟信号端、所述第一系统时钟信号端、所述第二系统时钟信号端连接；其中，3t+3≤N，t为自然数的变量。

本发明一些实施例提供一种显示装置，包括前述的栅极驱动电路。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器，包括上拉节点和下拉节点；还包括：与信号输入端连接的输入电路；输入电路包括：第一输入控制子电路和增压子电路；在输入电路中，通过信号输入端的电压对第一节点的电压进行控制；第一输入控制子电路与第一时钟信号端、第一节点、第二节点、上拉节点连接；第一输入控制子电路配置为：在第一节点的电压的控制下，将第一时钟信号端的电压经第二节点输出至上拉节点，并且，第一节点的电压大小，与第一时钟信号端的电压在输出至上拉节点的过程中的电压损失大小负相关；增压子电路连接在第一节点和第二节点之间；增压子电路配置为：在第二节点的电压增大时，提升第一节点的电压。

综上所述，对于本发明实施例提供的移位寄存器而言，通过信号输入端的电压对第一节点的电压的控制，并在第一节点的电压控制下，通过第一输入控制子电路将第一时钟信号端的电压经第二节点输出至上拉节点，进而能够通过第一时钟信号端的电压在提高第二节点的电压的同时，通过增压子电路来进一步的抬升第一节点的电压，从而使得第一时钟信号端的电压在输出至上拉节点的过程中的电压损失减小，进而避免了上拉节点出现电位不足的现象，从而保证了移位寄存器的稳定输出。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示面板的结构示意图；

图2为本发明实施例提供的一种显示面板的电路示意图；

图3为本发明实施例提供的一种移位寄存器的结构示意图；

图4为本发明实施例提供的一种移位寄存器的结构示意图；

图5为本发明实施例提供的一种栅极驱动电路的级联示意图；

图6为本发明实施例提供的一种时序控制示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本申请实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动IC以及其他电子配件等。

上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明对此不做具体限定。

本发明以下实施例均是以上述显示面板为液晶显示面板为例，对本发明进行说明的。

如图1所示，上述显示面板PNL包括：显示区(active area，AA；简称AA区；也可称为有效显示区)和围绕AA区一圈设置的周边区。

上述显示面板PNL在AA区中包括多种颜色的亚像素(sub pixel)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。

如图2所示，每一亚像素P中均设置有像素电路S，该像素电路S包括晶体管T和液晶电容C。该液晶电容C的两个极板分别由像素电极和公共电极构成。其中，位于同行的像素电路S的晶体管T的栅极与同一栅线(Gate Line)GL连接，位于同列的像素电路S的晶体管T的一极(例如源极)与同一数据线(Data Line)DL连接。

参考图1所示，显示面板PNL在周边区设置有栅极驱动电路01和数据驱动电路02。在一些实施例中，栅极驱动电路01可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路02可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板中的像素电路进行显示。

在一些实施例中，上述栅极驱动电路01可以为栅极驱动IC。在一些实施例中，上述栅极驱动电路01可以为GOA(Gate Driver on Array，GOA)电路，也即上述栅极驱动电路01直接集成在显示面板PNL的阵列基板中。其中，将栅极驱动电路01设置为GOA电路相比于设置为栅极驱动IC而言，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框宽度。以下实施例均是以栅极驱动电路01为GOA电路为例进行说明。

需要说明的是的，图1和图2仅是示意的，以显示面板PNL在周边区的单侧设置栅极驱动电路01，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路，通过两个栅极驱动电路同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板PNL可以在周边区中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本发明以下实施例均是以单侧驱动为例进行说明的。

本发明的一些实施例中，如图2所示，栅极驱动电路01中包括N级级联的移位寄存器(RS1、RS2……RS(N))，在此情况下，显示面板PNL中包括N级级联的移位寄存器(RS1、RS2……RS(N))分别一一对应连接的N条栅线(G1、G2……G(N))，其中，N为正整数。

对于上述移位寄存器而言，在一些实施例中，为了避免通过同一信号输出端作为扫描信号输出端向显示面板PLN中与其连接的栅线输出栅极扫描信号，同时又作为级联信号输出端向其他移位寄存器输出级联信号(例如输入信号、复位信号等)，导致栅极驱动电路01的输出不稳定；如图2所示，在本发明的一些实施例中，可以在栅极驱动电路01的移位寄存器(RS1、RS2……RS(N))中，独立设置扫描信号输出端Output_o(下文以及附图均将Output简写为Oput)和级联信号输出端Oput_c，从而通过扫描信号输出端Oput_o向与其连接的栅线GL输出栅极扫描信号，通过级联信号输出端Oput_c输出级联信号。

另外，在一些实施例中，如图2所示，本发明栅极驱动电路01的移位寄存器(RS1、RS2……RS(N))中还设置有信号输入端Input(附图以及下文均简写为Iput)，复位信号端Reset(附图以及下文均简写为RST)，并且栅极驱动电路01中各级移位寄存器的电路结构相同。

在此基础上，对于栅极驱动电路01中各级移位寄存器的级联情况而言：

除前一级或者多级移位寄存器的信号输入端Iput(示例的如图2中的RS1)与起始信号端STV连接，除与起始信号端STV连接的移位寄存器以外，其他任一级移位寄存器的信号输入端Iput与位于其前级的移位寄存器的信号输出端Oput连接；最后一级或多级移位寄存器(如图2中的RS(N))的复位信号端RST独立设置或者与前述的起始信号端STV连接；除最后一级或多级移位寄存器以外，任一级移位寄存器的复位信号端RST与位于其后级的移位寄存器的信号输出端Oput连接。

另外，本领域的技术人员应当理解到，对于移位寄存器本身而言，如图3所示，其内部还设置有上拉节点PU和下拉节点PD，通过对上拉节点PU和下拉节点PD的电位控制，实现移位寄存器正常输出。其中，在移位寄存器的工作过程中，上拉节点PU和下拉节点PD的电位始终互为一组反相电位；示例的，在上拉节点PU为高电位时，下拉节点PD为低电位；在上拉节点PU为低电位时，下拉节点PD为高电位。

在此基础上，如图3或图4所示，本发明实施例提供的移位寄存器还包括：与信号输入端Iput连接的输入电路100；在该输入电路100中，通过信号输入端Iput的电压对第一节点A的电压进行控制。

如图3或图4所示，上述输入电路100包括：第一输入控制子电路101和增压子电路102。

上述第一输入控制子电路101与第一时钟信号端CLK1、第一节点A、第二节点B、上拉节点PU连接；该第一输入控制子电路101配置为：在第一节点A的电压的控制下，将第一时钟信号端CLK1的电压经第二节点B输出至上拉节点PU；并且第一节点A的电压大小，与第一时钟信号端CLK1的电压在输出至上拉节点PU的过程中的电压损失大小负相关；也就是说，上拉节点PU的电压越大，第一时钟信号端CLK1的电压在输出至上拉节点PU的过程中的电压损失就越小；上拉节点PU的电压越小，第一时钟信号端CLK1的电压在输出至上拉节点PU的过程中的电压损失就越大。

示例的，如图3所示，上述第一输入控制子电路101可以包括：第二晶体管M2和第三晶体管M3。其中，第二晶体管M2的栅极与第一节点A连接，第二晶体管M2的第一极与第一时钟信号端CLK1连接，第二晶体管M2的第二极与第二节点B连接；第三晶体管M3的栅极与第一节点A连接，第三晶体管M3的第一极与上拉节点PU连接，第三晶体管M3的第二极与第二节点B连接。

上述增压子电路102连接在第一节点A和第二节点B之间；该增压子电路102配置为：在第二节点B的电压增大时，提升第一节点A的电压。

示例的，如图3所示，上述增压子电路102包括：第一电容C1；其中，该第一电容C1的第一极与第一节点A连接，第一电容C1的第二极与第二节点B连接。

综上所述，对于本发明实施例提供的移位寄存器而言，通过信号输入端Iput的电压对第一节点A的电压的控制，并在第一节点A的电压控制下，通过第一输入控制子电路101将第一时钟信号端CLK1的电压经第二节点B输出至上拉节点PU，进而能够通过第一时钟信号端CLK1的电压在提高第二节点B的电压的同时，通过增压子电路102来进一步的抬升第一节点A的电压，从而使得第一时钟信号端CLK1的电压在输出至上拉节点PU的过程中的电压损失减小，进而避免了上拉节点PU出现电位不足的现象，从而保证了移位寄存器的稳定输出。

在此基础上，对于上述与输入电路100连接的信号输入端Iput而言：

在一些实施例中，如图3所示，信号输入端Iput可以直接与第一节点A连接。

在一些实施例中，如图4所示，输入电路100可以包括第二输入控制子电路103。信号输入端Iput可以通过第二输入控制子电路103与第一节点A连接；该第二输入控制子电路103配置为在信号输入端Iput的电压的控制下，将信号输入端Iput的电压输出至第一节点A。

示例的，如图4所示，上述第二输入控制子电路103包括第一晶体管M1。该第一晶体管M1的栅极和第一极与信号输入端Iput连接，第一晶体管M1的第二极与第一节点A连接。

在此基础上，如图4所示，在一些实施例中，该移位寄存器还包括：输入复位电路200。其中，该输入复位电路200与第二时钟信号端CLK2、第一电压端VGL、第一节点A连接；该输入复位电路200配置为：在第二时钟信号端CLK2的电压的控制下，将第一电压端VGL的电压输出至第一节点A。从而通过第一电压端VGL的电压对第一节点A进行复位，以提高移位寄存器的输出稳定性。

示例的，如图4所示，上述输入复位电路200可以包括第四晶体管M4。其中，第四晶体管M4的栅极与第二时钟信号端CLK2连接，第四晶体管M4的第一极与第一电压端VGL连接，第四晶体管M4的第二极与第一节点A连接。

另外，本领域的技术人员应当理解到，移位寄存器在包括前述的输入电路100、输入复位电路200的基础上，还可以包括与上拉节点PU、下拉节点PD连接的其他相关的控制电路，本发明对此不作具体限定，实际中可以根据需求选择设置合适的相关电路即可。

示例的，本发明实施例提供一种具体的移位寄存器结构，如图4所示，该移位寄存器在包括前述的输入电路100、输入复位电路200的基础上，还包括：初始化电路300、复位控制电路400、第一控制电路500、第二控制电路600、输出电路700、下拉电路800。

上述初始化电路300与初始化信号端T_RST、第一电压端VGL、上拉节点PU连接。该初始化电路300配置为在初始化信号端T_RST的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。

示例的，如图4所示，上述初始化电路300包括第五晶体管M5。其中，第五晶体管M5的栅极与初始化信号端T_RST连接，第五晶体管M5的第一极与第一电压端VGL连接，第五晶体管M5的第二极与上拉节点PU连接。

上述复位控制电路400与复位信号端RST、第三时钟信号端CLK3、下拉节点PD连接。该复位控制电路400配置为在第三时钟信号端CLK3的电压的控制下，将复位信号端RST的电压输出至下拉节点PD。

示例的，如图4所示，上述复位控制电路400可以包括第六晶体管M6。其中，第六晶体管M6的栅极与第三时钟信号端CLK3连接，第六晶体管M6的第一极与复位信号端RST连接，第六晶体管M6的第二极与下拉节点PU连接。

上述第一控制电路500与下拉节点PD、第一电压端VGL、上拉节点PU连接。该第一控制电路500配置为：在下拉节点PD的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。

示例的，如图4所示，上述第一控制电路500可以包括第七晶体管。其中，第七晶体管M7的栅极与下拉节点PD连接，第七晶体管M7的第一极与第一电压端VGL连接，第七晶体管M7的第二极与上拉节点PU连接。

上述第二控制电路600与上拉节点PU、下拉节点PD、第一电压端VGL连接。该第二控制电路600配置为：在上拉节点PU的电压的控制下，将第一电压端VGL的电压输出至下拉节点PD。

示例的，如图4所示，上述第二控制电路600可以包括第八晶体管M8。其中，第八晶体管M8的栅极与上拉节点PU连接，第八晶体管M8的第一极与第一电压端VGL连接，第八晶体管M8的第二极与下拉节点PU连接。

上述输出电路700与第二时钟信号端CLK2、上拉节点PU、扫描信号输出端Oput_o、级联信号输出端Oput_c连接。该输出电路配置为：在上拉节点PU的电压的控制下，将第二时钟信号端CLK2的电压输出至扫描信号输出端Oput_o和级联信号输出端Oput_c。

示例的，如图4所示，上述输出电路700可以包括第九晶体管M9、第十晶体管M10、第二电容C2。

第九晶体管M9的栅极与上拉节点PU连接，第九晶体管M9的第一极与第二时钟信号端CLK2连接，第九晶体管M9的第二极与级联信号输出端Oput_c连接。第十晶体管M10的栅极与上拉节点PU连接，第十晶体管M10的第一极与第二时钟信号端CLK2连接，第十晶体管M10的第二极与扫描信号输出端Oput_o连接；第二电容C2的第一极与上拉节点PU连接，第二电容C2的第二极与级联信号输出端Oput_c连接。

上述下拉电路800与下拉节点PD、第一电压端VGL、扫描信号输出端Oput_o、级联信号输出端Oput_c连接。该下拉电路800配置为：在下拉节点PD的电压的控制下，将第一电压端VGL的电压输出至扫描信号输出端Oput_o和级联信号输出端Oput_c。

示例的，如图4所示，上述下拉电路800可以包括第十一晶体管M11和第十二晶体管M12。

上述第十一晶体管M11的栅极与下拉节点PD连接，第十一晶体管M11的第一极与第一电压端VGL连接，第十一晶体管M11的第二极与级联信号输出端Oput_c连接。第十二晶体管M12的栅极与下拉节点PD连接，第十二晶体管M12的第一极与第一电压端VGL连接，第十二晶体管M12的第二极与扫描信号输出端Oput_o连接。

对于采用图4中示出的移位寄存器级联而成的栅极驱动电路01而言，在一些实施例中，如图5所示，在该栅极驱动电路01中：

第一级移位寄存器RS1的信号输入端Iput与起始信号端(STV1)连接；第二级移位寄存器RS2的信号输入端Iput与起始信号端(STV2)连接；在一些实施例中，STV1和STV2可以电连接；在一些实施例中，STV1和STV2可以独立设置。

第i级移位寄存器RSi的信号输入端Iput与第i-2级移位寄存器RS(i-2)的级联信号输出端Oput_c连接；其中，3≤i≤N；i为正整数的变量。

第j级移位寄存器RSj的复位信号端RST与第j+1级移位寄存器RS(j+1)的级联信号输出端Oput_c连接；1≤j≤N-1；j为正整数的变量。

第N级移位寄存器RS(N)的复位信号端RST单独设置，或者与前述起始信号端连接。

在一些实施例中，如图5所示，在上述栅极驱动电路01中：

第3t+1级移位寄存器(RS1、RS4、RS7……)的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3分别依次与第一系统时钟信号端ck1、第二系统时钟信号端ck2、第三系统时钟信号端ck3连接。

第3t+2级移位寄存器(RS2、RS5、RS8……)的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3分别依次与第二系统时钟信号端ck2、第三系统时钟信号端ck3、第一系统时钟信号端ck1连接。

第3t+3级移位寄存器(RS3、RS6、RS9……)的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3分别依次与第三系统时钟信号端ck3、第一系统时钟信号端ck1、第二系统时钟信号端ck2连接；其中，3t+3≤N，t为自然数的变量。

在此基础上，以下以图5中示出的栅极驱动电路01(由图4的移位寄存器级联而成)中的第一级移位寄存器RS1为例，并结合图6中的时序控制图，对本发明的移位寄存器在一图像帧内的驱动方法进行说明。

参考图5和图6，对于第一级移位寄存器RS1而言，其信号输入端Iput与第一起始信号端STV1连接，复位信号端RST与第二级移位寄存器RS2的级联信号输出端(图6中的Oput_c’)连接；第一时钟信号端CLK1与第一系统时钟信号端ck1连接，第二时钟信号端CLK2与第二系统时钟信号端ck2连接、第三时钟信号端CLK3与第三系统时钟信号端ck3连接。该第一级移位寄存器RS1的驱动方法包括：

初始化阶段S1：向初始化信号端T_RST输入初始化信号，初始化电路300开启，将第一电压端VGL的电压输出至上拉节点PU。

示例的，参考图4和图6，向初始化信号端T_RST输入高电平电压，第五晶体管M5导通，将第一电压端VGL的低电平电压输出至上拉节点PU，以对上拉节点PU进行初始化。对于栅极驱动电路01而言，此时所有的移位寄存器中的上拉节点PU均进行初始化。

输入阶段S2：

(通过第一起始信号端STV1)向信号输入端Iput输入开启电压，第二输入控制子电路103开启，并将该开启电压输出至第一节点A。

在第一节点A的电压的控制下，第一输入控制子电路101开启，并将第一时钟信号端CLK1的电压经第二节点B输出至上拉节点PU，并在第二节点B的电压的控制下，通过增压子电路102进一步提升第一节点A的电压。

另外，在该输入阶段S2中，在上拉节点PU的电压的控制下，输出电路700开启，将第二时钟信号端CLK2(即第二系统时钟信号端ck2)的电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o。并且在上拉节点PU的电压的控制下，第二控制电路600开启，将第一电压端VGL的电压输出至下拉节点PD。

示例的，参考图4和图6，在该输入阶段S2，向第一起始信号端STV1输入高电平电压，第一晶体管M1导通，将第一起始信号端STV1的高电平电压输出至第一节点A，并对第一电容C1进行充电；在第一节点A的高电平电压的控制下，第二晶体管M2和第三晶体管M3导通，将第一时钟信号端CLK1(即第一系统时钟信号端ck1)的高电平电压经第二节点B输出至上拉节点PU。此时，第一电容C1在第二节点B的高电平电压的作用下发生自举，进一步的抬升第一节点A的电位，从而使得第二晶体管M2充分导通，进而降低了第一时钟信号端CLK1的高电平电压经第二节点B输出至上拉节点PU过程中的电压损失，保证了上拉节点PU具有足够的电位。

同时，在该输入阶段S2，在上拉节点PU的高电平电压的控制下，第二电容C2进行充电，第九晶体管M9和第十晶体管M10导通，将第二时钟信号端CLK2的低电平电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o。另外，在上拉节点PU的高电平电压的控制下，第八晶体管M8导通，将第一电压端VGL的低电平电位输出至下拉节点PD。

输出阶段S3：

上拉节点PU维持输入阶段S2的电位，输出电路700保持开启，将第二时钟信号端CLK2的电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o。此时级联信号输出端Oput_c输出级联信号，扫描信号输出端Oput_o输出扫描信号。

另外，在上拉节点PU的电位的控制下，第二控制电路600保持开启，将第一电压端VGL的电压输出至下拉节点PD。

示例的，参考图4和图6，第二电容C2对上拉节点PU进行放电，上拉节点PU维持高电平电压，第九晶体管M9和第十晶体管M10导通，将第二时钟信号端CLK2的高电平电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o。并且在该阶段中，第二电容C2在级联信号输出端Oput_c输出的高电平电压的作用下，通过自举进一步的抬升上拉节点PU的电位；另外，在上拉节点PU的高电位的控制下，第八晶体管M8导通，将第一电压端VGL的低电平电位输出至下拉节点PD。

复位阶段S4：

向复位信号端RST输入复位信号，并在第三时钟信号端CLK3(第三系统时钟信号端ck3)的电压的控制下，复位控制电路400开启，将复位信号端RST的电压输出至下拉节点PD；在下拉节点PD的电压的控制下，第一控制电路500开启，将第一电压端VGL的电压输出至上拉节点PU，以对上拉节点PU进行复位；并且在下拉节点PD的电压的控制下，下拉电路800开启，将第一电压端VGL的电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o，以对级联信号输出端Oput_c和扫描信号输出端Oput_o进行复位。

示例的，参考图4和图6，向复位信号端RST输入高电平电压，并在第三时钟信号端CLK3(第三系统时钟信号端ck3)的高电平电压的控制下，第六晶体管M6导通，将复位信号端RST的高电平电压输出至下拉节点PD。在下拉节点PD的高电平电压的控制下，第七晶体管M7导通，将第一电压端VGL的低电平电压输出至上拉节点PU进行复位；同时在下拉节点PD的高电平电压的控制下，第十一晶体管M11和第十二晶体管M12导通，将第一电压端VGL的低电平电压输出至级联信号输出端Oput_c和扫描信号输出端Oput_o，进行复位。

在复位阶段S4之后到下一图像帧，上拉节点PU和下拉节点PD维持复位阶段S4的状态；在下拉节点PD的电压的控制下，第一控制电路500和下拉电路800开启(即第七晶体管M7、第十一晶体管M11、第十二晶体管M12导通)，将第一电压端VGL的电压输出至上拉节点PU、级联信号输出端Oput_c和扫描信号输出端Oput_o，进行降噪。

在此基础上，本申请的申请人通过实际的模拟，将采用图4中示出的移位寄存器与相关的移位寄存器(在图4的基础上不设置M2、M3、M4、C1)进行对比，在相关对应的信号端的电压一致的情况下，采用本发明图4中示出的移位寄存器在输出阶段，上拉节点的电压能够达到20V左右，而前述相关的移位寄存器在输出阶段，上拉节点的电压为16.8V左右，可见采用本发明中的移位寄存器，上拉节点的电位抬升了3.2V左右。当然，随着移位寄存器中阈值电压的正漂，采用本发明的移位寄存器对上拉节点的电压抬升会相应的增加。

需要说明的是，本发明中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明上述实施例中晶体管的开启、关闭(通、断)过程均是以所有晶体管为N型晶体管；本发明实施例中晶体管也可以为P型，当所有晶体管均为P型时，需要对各个控制信号进行翻转即可。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种栅极驱动电路，包括N级级联的移位寄存器，其中，N为自然数，每级移位寄存器包括上拉节点、下拉节点、与信号输入端连接的输入电路、初始化电路、复位控制电路、第一控制电路、第二控制电路、输出电路和下拉电路；

所述输入电路包括：第一输入控制子电路和增压子电路；所述第一输入控制子电路与第一时钟信号端、第一节点、第二节点、所述上拉节点连接；所述增压子电路连接在所述第一节点和所述第二节点之间；在所述输入电路中，通过所述信号输入端的电压对所述第一节点的电压进行控制；所述第一输入控制子电路配置为：在所述第一节点的电压的控制下，将所述第一时钟信号端的电压经所述第二节点输出至所述上拉节点，并且，所述第一节点的电压大小，与所述第一时钟信号端的电压在输出至所述上拉节点的过程中的电压损失大小负相关；所述增压子电路配置为：在所述第二节点的电压增大时，提升所述第一节点的电压；

所述初始化电路与初始化信号端、第一电压端、所述上拉节点连接；所述初始化电路配置为在所述初始化信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述复位控制电路与复位信号端、第三时钟信号端、所述下拉节点连接；所述复位控制电路配置为在所述第三时钟信号端的电压的控制下，将所述复位信号端的电压输出至所述下拉节点；

所述第一控制电路与所述下拉节点、所述第一电压端、所述上拉节点连接；所述第一控制电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述第二控制电路与所述上拉节点、所述下拉节点、所述第一电压端连接；所述第二控制电路配置为：在所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；

所述输出电路与第二时钟信号端、所述上拉节点、扫描信号输出端、级联信号输出端连接；所述输出电路配置为：在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压输出至所述扫描信号输出端和所述级联信号输出端；

所述下拉电路与所述下拉节点、所述第一电压端、所述扫描信号输出端、所述级联信号输出端连接；所述下拉电路配置为：在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述扫描信号输出端和所述级联信号输出端；

其特征在于，

第一级移位寄存器的信号输入端与第一起始信号端连接；

第二级移位寄存器的信号输入端与另一个起始信号端连接；其中，所述起始信号端与所述另一个起始信号端单独设置；

第i级移位寄存器的信号输入端与第i-2级移位寄存器的级联信号输出端连接；其中，3≤i≤N；i为正整数的变量；

第j级移位寄存器的复位信号端与第j+1级移位寄存器的级联信号输出端连接；其中，1≤j≤N-1；j为正整数的变量；

第N级移位寄存器的复位信号端与所述起始信号端连接，或者与所述另一个起始信号端连接；

第3t+1级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与第一系统时钟信号端、第二系统时钟信号端、第三系统时钟信号端连接；

第3t+2级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与所述第二系统时钟信号端、所述第三系统时钟信号端、所述第一系统时钟信号端连接；

第3t+3级移位寄存器的第一时钟信号端、第二时钟信号端、第三时钟信号端分别依次与所述第三系统时钟信号端、所述第一系统时钟信号端、所述第二系统时钟信号端连接；

其中，3t+3≤N，t为自然数的变量。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

在所述每级移位寄存器中，所述信号输入端直接与所述第一节点连接；

或者，所述输入电路还包括：第二输入控制子电路；

所述第二输入控制子电路与所述信号输入端和所述第一节点连接；所述第二输入控制子电路配置为在所述信号输入端的电压的控制下，将所述信号输入端的电压输出至所述第一节点。

3.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述每级移位寄存器还包括：输入复位电路；

所述输入复位电路与第二时钟信号端、第一电压端、所述第一节点连接；所述输入复位电路配置为：在所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第一节点。

4.根据权利要求1所述的栅极驱动电路，其特征在于，

在所述每级移位寄存器中，所述第一输入控制子电路包括：第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述第一节点连接，第一极与所述第一时钟信号端连接，第二极与所述第二节点连接；所述第三晶体管的栅极与所述第一节点连接，第一极与所述上拉节点连接，第二极与所述第二节点连接；

所述增压子电路包括：第一电容；

所述第一电容的第一极与所述第一节点连接，第二极与所述第二节点连接。

5.根据权利要求2所述的栅极驱动电路，其特征在于，

在所述每级移位寄存器包括第二输入控制子电路的情况下：

所述第二输入控制子电路包括第一晶体管；所述第一晶体管的栅极和第一极与所述信号输入端连接，第二极与所述第一节点连接。

6.根据权利要求3所述的栅极驱动电路，其特征在于，

在所述每级移位寄存器中，所述输入复位电路包括第四晶体管；

所述第四晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电压端连接，第二极与所述第一节点连接。

7.根据权利要求1所述的栅极驱动电路，其特征在于，

在所述每级移位寄存器中，所述初始化电路包括第五晶体管；所述第五晶体管的栅极与所述初始化信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述复位控制电路包括第六晶体管；所述第六晶体管的栅极与所述第三时钟信号端连接，第一极与所述复位信号端连接，第二极与所述下拉节点连接；

所述第一控制电路包括第七晶体管；所述第七晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述第二控制电路包括第八晶体管；所述第八晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接；

所述输出电路包括第九晶体管、第十晶体管、第二电容；

所述第九晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述级联信号输出端连接；所述第十晶体管的栅极与所述上拉节点连接，第一极与所述第二时钟信号端连接，第二极与所述扫描信号输出端连接；所述第二电容的第一极与所述上拉节点连接，第二极与所述级联信号输出端连接；

所述下拉电路包括第十一晶体管和第十二晶体管；

所述第十一晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述级联信号输出端连接；所述第十二晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述扫描信号输出端连接。

8.根据权利要求1-7任一项所述的栅极驱动电路，其特征在于，所述每级移位寄存器的驱动方法包括：

向信号输入端输入开启电压，并将该开启电压输出至第一节点；

在所述第一节点的电压的控制下，所述第一输入控制子电路开启，将第一时钟信号端的电压经第二节点输出至上拉节点，并在所述第二节点的电压的控制下，通过增压子电路提升第一节点的电压。

9.一种显示装置，其特征在于，包括权利要求1-7任一项所述的栅极驱动电路。

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