CN109817182B - 一种显示面板及显示装置 - Google Patents

Abstract

本发明实施例提供一种显示面板及显示装置，能够降低栅极驱动电路出现降噪不良的风险；该显示面板中第一栅极驱动电路中的第一移位寄存器与奇数行的栅线连接；第i级和第i+a级第一移位寄存器连接；第二栅极驱动电路中的第二移位寄存器与偶数行的栅线连接；第j级和第j+b级第二移位寄存器连接；与奇数行的第p条栅线连接的第一移位寄存器的复位信号端，和与偶数行的第q条栅线连接的第二移位寄存器的信号输出端连接；第q条栅线位于第p条栅线和第p+a条栅线之间；与偶数行的第m条栅线连接的第二移位寄存器的复位信号端，和与奇数行的第n条栅线连接的第一移位寄存器的信号输出端连接；第n条栅线位于第m条栅线和第m+b条栅线之间。

Description

一种显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示面板及显示装置。

背景技术

栅极驱动电路(也称扫描驱动电路)作为显示装置中的重要组成部分，栅极驱动电路中多级级联的移位寄存器中的每一级移位寄存器分别与显示屏中的一行栅线连接；栅极驱动电路的功能是一行一行地有序输出TFT(Thin Film Transistor，薄膜晶体管)器件的开关态电压，以逐行向显示屏中的栅线输出扫描信号(也可以称为栅信号)，从而逐行开启显示屏中与同一栅线连接的TFT，在其中一行栅线连接的TFT开启的情况下，通过数据线将像素数据输入至各亚像素的像素电极中。其中，在一级移位寄存器在向与其连接的栅线输出扫描信号的同时，会向位于该级移位寄存器之前的某一级移位寄存器的复位信号端输入复位信号，以对其进行放电降噪。

发明内容

本发明的实施例提供一种显示面板及显示装置，能够降低栅极驱动电路出现降噪不良的风险。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明一些实施例提供一种显示面板，包括依次设置的N条栅线；位于奇数行多条栅线组成第一栅线组，位于偶数行的栅线组成第二栅线组；N为正整数；所述显示面板还包括：分别设置于不同侧边的第一栅极驱动电路和第二栅极驱动电路；所述第一栅极驱动电路中依次设置的多级第一移位寄存器的第一信号输出端分别与所述第一栅线组中依次设置的多条栅线一一对应连接；其中，第i级第一移位寄存器的第一复位信号端，与第i+a级第一移位寄存器的第一信号输出端连接；a为固定的正整数，i为正整数，

所述第二栅极驱动电路中依次设置的多级第二移位寄存器的第二信号输出端分别与所述第二栅线组中依次设置的多条栅线一一对应连接；其中，第j级第二移位寄存器的第二复位信号端，与第j+b级第二移位寄存器的第二信号输出端连接；b为固定的正整数，j为正整数，

与所述第一栅线组中的第p条栅线连接的第一移位寄存器的第一复位信号端，和与所述第二栅线组中的第q条栅线连接的第二移位寄存器的第二信号输出端连接；其中，所述第二栅线组中的第q条栅线位于所述第一栅线组中的第p条栅线之后，并且位于所述第一栅线组中的第p+a条栅线之前；其中，p、q均为正整数，

和/或，与所述第二栅线组中第m条栅线连接的第二移位寄存器的第二复位信号端，和与所述第一栅线组中的第n条栅线连接的第一移位寄存器的第一信号输出端连接；其中，所述第一栅线组中的第n条栅线位于所述第二栅线组中第m条栅线之后，并且位于所述第二栅线组中第m+b条栅线之前；m、n均为正整数，

在一些实施例中，所述第一栅极驱动电路和所述第二栅极驱动电路集成在所述显示面板中的阵列基板上。

在一些实施例中，所述第一栅极驱动电路中：前三级第一移位寄存器的第一信号输入端均与第一起始信号端连接；除所述前三级第一移位寄存器以外，第x级第一移位寄存器的第一信号输入端，与第x-3级第一移位寄存器的第一信号输出端连接；其中，x为正整数，且

所述第二栅极驱动电路中：前三级第二移位寄存器的第二信号输入端均与第二起始信号端连接；除所述前三级第二移位寄存器以外，第y级第二移位寄存器的第二信号输入端，与第y-3级第二移位寄存器的第二信号输出端连接；其中，y为正整数，且

a＝b＝4。

在一些实施例中，在所述第一栅极驱动电路中：所述第一移位寄存器的第一复位信号端包括：控制所述第一移位寄存器的第一上拉节点进行复位的第一上拉复位信号端，以及控制所述第一移位寄存器的第一信号输出端进行复位的第一输出复位信号端；所述第一上拉复位信号端和所述第一输出复位信号端电连接；或者，所述第一上拉复位信号端和所述第一输出复位信号端独立设置，且所述第i级第一移位寄存器的第一上拉复位信号端，与所述第i+a级第一移位寄存器的第一信号输出端连接；与所述第一栅线组中的第p条栅线连接的第一移位寄存器的第一输出复位信号端，和与所述第二栅线组中的第q条栅线连接的第二移位寄存器的第二信号输出端连接。

在一些实施例中，在所述第二栅极驱动电路中：所述第二移位寄存器的第二复位信号端包括：控制所述第二移位寄存器的第二上拉节点进行复位的第二上拉复位信号端，以及控制所述第二移位寄存器的第二信号输出端进行复位的第二输出复位信号端；所述第二上拉复位信号端和所述第二输出复位信号端电连接；或者，所述第二上拉复位信号端和所述第二输出复位信号端独立设置，且所述第j级第二移位寄存器的第二上拉复位信号端，与所述第j+b级第二移位寄存器的第二信号输出端连接；与所述第二栅线组中第m条栅线连接的第二移位寄存器的第二输出复位信号端，和与所述第一栅线组中的第n条栅线连接的第一移位寄存器的第一信号输出端连接。

在一些实施例中，所述第一移位寄存器包括：第一上拉复位子电路和第一输出复位子电路；所述第一上拉复位子电路与所述第一上拉节点、所述第一上拉复位信号端、第一电压端连接；所述第一上拉复位子电路配置为：在所述第一上拉复位信号端的电压的控制下，将所述第一电压端的电压输出至所述第一上拉节点；所述第一输出复位子电路与所述第一信号输出端、所述第一输出复位信号端、所述第一电压端连接；所述第一输出复位信号端配置为：在所述第一输出复位信号端的电压的控制下，将所述第一电压端的电压输出至所述第一信号输出端。

在一些实施例中，所述第一移位寄存器还包括：第一输入子电路、第一输出子电路、第一控制子电路、第二控制子电路、第三控制子电路、第四控制子电路、第一储能子电路；所述第一输入子电路与第一信号输入端、所述第一上拉节点连接；所述第一输入子电路配置为：在所述第一信号输入端的电压的控制下，将所述第一信号输入端的电压输出至所述第一上拉节点；所述第一输出子电路与第一时钟信号端、所述第一上拉节点、所述第一信号输出端连接；所述第一输出子电路配置为：在所述第一上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端；所述第一控制子电路与所述第一上拉节点、所述第一电压端、第一下拉节点连接；所述第一控制子电路配置为：在所述第一下拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一上拉节点；所述第二控制子电路与所述第一上拉节点、所述第一电压端、所述第一下拉节点、第二电压端连接；所述第二控制子电路配置为：在所述第一上拉节点的电压的控制下，将所述第二电压端的电压输出至所述第一下拉节点；所述第三控制子电路与所述第一上拉节点、所述第一电压端、所述第一下拉节点连接；所述第三控制子电路配置为：在所述第一上拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一下拉节点；所述第四控制子电路与所述第一下拉节点、所述第一电压端、所述第一信号输出端连接；所述第四控制子电路配置为：在所述第一下拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一信号输出端；所述第一储能子电路与所述第一上拉节点和所述第一信号输出端连接；所述第一储能子电路配置为：将所述第一上拉节点的电荷进行存储，还配置对所述第一上拉节点进行充电。

在一些实施例中，所述第一输入子电路包括第一晶体管；所述第一晶体管的栅极和第一极与所述第一信号输入端连接，第二极与所述第一上拉节点连接；所述第一上拉复位子电路包括第二晶体管；所述第二晶体管的栅极与所述第一上拉复位信号端连接，第一极与所述第一电压端连接，第二极与所述第一上拉节点连接；所述第一输出子电路包括第三晶体管；所述第三晶体管的栅极与所述第一上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述第一信号输出端连接；所述第一输出复位子电路包括第四晶体管；所述第四晶体管的栅极与所述第一输出复位信号端连接，第一极与所述第一电压端连接，第二极与所述第一信号输出端连接；所述第一控制子电路包括第七晶体管；所述第七晶体管的栅极与所述第一下拉节点连接，第一极与所述第一电压端连接，第二极与所述第一上拉节点连接；所述第二控制子电路包括第五晶体管、第八晶体管、第九晶体管；所述第八晶体管的栅极与所述第一上拉节点连接，第一极与所述第一电压端连接，第二极与所述第五晶体管的栅极连接；所述第九晶体管的栅极和第一极与所述第二电压端连接，第二极与所述第五晶体管的栅极连接；所述第五晶体管的第一极与所述第二电压端连接，第二极与所述第一下拉节点连接；所述第三控制子电路包括第六晶体管；所述第六晶体管的栅极与所述第一上拉节点连接，第一极与所述第一电压端连接，第二极与所述第一下拉节点连接；所述第四控制子电路包括第十晶体管；所述第十晶体管的栅极与所述第一下拉节点连接，第一极与所述第一电压端连接，第二极与所述第一信号输出端连接；所述第一储能子电路包括第一电容；所述第一电容的第一端与所述第一上拉节点连接，第二端与所述第一信号输出端连接。

在一些实施例中，所述第二移位寄存器的电路结构与所述第一移位寄存器的电路结构相同；其中，所述第二移位寄存器中的第二输出子电路与第二时钟信号端连接。

在一些实施例中，在所述第一栅极驱动电路中：第6k+1级第一移位寄存器的第一时钟信号端与第一系统时钟信号端连接，第6k+2级第一移位寄存器的第一时钟信号端与第二系统时钟信号端连接，第6k+3级第一移位寄存器的第一时钟信号端与第三系统时钟信号端连接；第6k+4级第一移位寄存器的第一时钟信号端与第四系统时钟信号端连接；第6k+5级第一移位寄存器的第一时钟信号端与第五系统时钟信号端连接；第6k+6级第一移位寄存器的第一时钟信号端与第六系统时钟信号端连接；其中，k为自然数，且

在一些实施例中，在所述第二栅极驱动电路中：第6t+1级第二移位寄存器的第二时钟信号端与第七系统时钟信号端连接，第6t+2级第二移位寄存器的第二时钟信号端与第八系统时钟信号端连接，第6t+3级第二移位寄存器的第二时钟信号端与第九系统时钟信号端连接；第6t+4级第二移位寄存器的第二时钟信号端与第十系统时钟信号端连接；第6t+5级第二移位寄存器的第二时钟信号端与第十一系统时钟信号端连接；第6t+6级第二移位寄存器的第二时钟信号端与第十二系统时钟信号端连接；其中，t为自然数，且

在一些实施例中，所述第一系统时钟信号端、所述第七系统时钟信号端、所述第二系统时钟信号端、所述第八系统时钟信号端、所述第三系统时钟信号端、所述第九系统时钟信号端、所述第四系统时钟信号端、所述第十系统时钟信号端、所述第五系统时钟信号端、所述第十一系统时钟信号端、所述第六系统时钟信号端、所述第十二系统时钟信号端的时钟信号的时序依次错开1H，且脉宽均为6H；其中，H为最小像素写入时间。

本发明的一些实施例提供一种显示装置，包括前述的显示面板。

本发明实施例提供一种显示面板及显示装置，该显示面板包括依次设置的N条栅线；位于奇数行多条栅线组成第一栅线组，位于偶数行的栅线组成第二栅线组；N为正整数；所述显示面板还包括：分别设置于不同侧边的第一栅极驱动电路和第二栅极驱动电路；所述第一栅极驱动电路中依次设置的多级第一移位寄存器的第一信号输出端分别与所述第一栅线组中依次设置的多条栅线一一对应连接；其中，第i级第一移位寄存器的第一复位信号端，与第i+a级第一移位寄存器的第一信号输出端连接；a为固定的正整数，i为正整数，

所述第二栅极驱动电路中依次设置的多级第二移位寄存器的第二信号输出端分别与所述第二栅线组中依次设置的多条栅线一一对应连接；其中，第j级第二移位寄存器的第二复位信号端，与第j+b级第二移位寄存器的第二信号输出端连接；b为固定的正整数，j为正整数，

与所述第一栅线组中的第p条栅线连接的第一移位寄存器的第一复位信号端，和与所述第二栅线组中的第q条栅线连接的第二移位寄存器的第二信号输出端连接；其中，所述第二栅线组中的第q条栅线位于所述第一栅线组中的第p条栅线之后，并且位于所述第一栅线组中的第p+a条栅线之前；其中，p、q均为正整数，

和/或，与所述第二栅线组中第m条栅线连接的第二移位寄存器的第二复位信号端，和与所述第一栅线组中的第n条栅线连接的第一移位寄存器的第一信号输出端连接；其中，所述第一栅线组中的第n条栅线位于所述第二栅线组中第m条栅线之后，并且位于所述第二栅线组中第m+b条栅线之前；m、n均为正整数，

本发明的显示面板在进行显示时，第二栅极驱动电路中的第二移位寄存器能够对第一栅极驱动电路中的第一移位寄存器进行提前复位，缩短第一移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)；和/或，第一栅极驱动电路中的第一移位寄存器能够对第二栅极驱动电路中的第二移位寄存器进行提前复位，缩短第二移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)，从而降低了第一栅极驱动电路和第二栅极驱动电路出现降噪不良的风险。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示面板的平面结构示意图；

图2为本发明实施例提供的一种显示面板的电路分布示意图；

图3为本发明实施例提供的一种第一栅极驱动电路的级联示意图；

图4为本发明实施例提供的一种第二栅极驱动电路的级联示意图；

图5为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图6为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图7为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图8为本发明实施例提供的一种第一移位寄存器的电路结构示意图；

图9为本发明实施例提供的一种第一移位寄存器的电路结构示意图；

图10为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图11为本发明实施例提供的一种第二移位寄存器的电路结构示意图；

图12为本发明实施例提供的一种第二移位寄存器的电路结构示意图；

图13为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图14为本发明实施例提供的一种系统时钟信号的时序信号示意图；

图15为本发明实施例提供的一种显示面板的时序控制示意图；

图16为本发明实施例提供的一种第一栅极驱动电路和第二栅极驱动电路的连接示意图；

图17为本发明实施例提供的一种显示面板的时序控制示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本申请实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板以及其他电子配件等。

上述显示面板可以为：液晶显示面板(Liquid Crystal Display，简称LCD)有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明对此不做具体限定。

本发明以下实施例均是以上述显示面板为液晶显示面板为例，对本发明进行说明的。

如图1所示，上述显示面板PNL包括：显示区(active area，AA；简称AA区；也可称为有效显示区)和围绕AA区一圈设置的周边区。

显示面板PNL在AA区中包括多种颜色的亚像素(sub pixel)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。

在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。

如图2所示，每一亚像素P均设置有像素电路S，该像素电路S包括晶体管T和液晶电容C。该液晶电容C的两个极板分别由像素电极和公共电极构成。其中，位于同行的像素电路S的晶体管T的栅极与同一栅线(Date Line，GL)连接，位于不同列的像素电路S的晶体管T的一极分别与不同的数据线(Data Line，DL)连接。

参考图2，以显示面板PNL中包括依次设置的N条栅线(G1、G2……G(N))为例，N为正整数；其中，该依次设置的N条栅线(G1、G2……G(N))中：位于奇数行、依次设置的多条栅线(G1、G3、G5……)为第一栅线组C1，位于偶数行、依次设置的多条栅线(G2、G4、G6……)为第二栅线组C2。

在此情况下，位于第一栅线组C1中栅线的总数为

条，位于第二栅线组C2中的栅线总数为

可以理解的是，在N为偶数的实施例中(参考图2)，第一栅线组C1和第二栅线组C2中栅线的数量相同，即

在N为奇数的实施例中，第一栅线组C1中栅线的数量比第二栅线组C2中栅线的数量多1，即，

本发明以下实施例中均是以N为偶数为例进行说明的。

如图1所示，显示面板PNL在周边区中的两个不同侧边；例如，可以是沿栅线(GL)的延伸方向上的左右两个侧边(但并不限制于此)分别设置第一栅极驱动电路01和第二栅极驱动电路02，以驱动显示面板中的像素电路进行显示。另外，显示面板在周边区还设置有与数据线(DL)连接的数据驱动电路(例如，数据驱动IC)。

在一些实施例中，上述第一栅极驱动电路01和第二栅极驱动电路02可以为栅极驱动IC。在一些实施例中，上述第一栅极驱动电路01和第二栅极驱动电路02可以为GOA(GateDriver on Array，GOA)电路，也即上述第一栅极驱动电路01和第二栅极驱动电路02直接集成在显示面板PNL的阵列基板中。

上述将第一栅极驱动电路01和第二栅极驱动电路02设置为GOA电路相比于设置为栅极驱动IC而言，一方面，可以降低显示面板的制作成本；另一方面，还可以窄化显示装置的边框宽度。

如图3所示，上述第一栅极驱动电路01包括依次设置的N/2级第一移位寄存器(RS1₁、RS1₂…RS1_N/2)，且该依次设置的N/2级第一移位寄存器(RS1₁、RS1₂…RS1_N/2)的第一信号输出端Output1(下文以及附图均简写为Oput1)分别与第一栅线组C1中N/2条栅线(G1、G3……G(N-1))一一对应连接(第一信号输出端Oput1可以是通过栅线引线与栅线连接)。

另外，参考图3中的虚线部分，在该第一栅极驱动电路01中，第i级第一移位寄存器RS1_i的第一复位信号端Reset1，与第i+a第一移位寄存器RS1_i+a的第一信号输出端Oput1连接；其中，a为固定的正整数，i为正整数，i+a≤N/2；也就是说，位于后级的第一移位寄存器的第一信号输出端Oput1与位于其前a级的第一移位寄存器的第一复位信号端Reset1连接。

示例的，如图3中示出的，第1级第一移位寄存器RS1₁的第一复位信号端Reset1，与第5级第一移位寄存器RS1₅的第一信号输出端Oput1连接，也即a＝4；在一些实施例中a也可以等于2、3或5，本发明对此不做限定。

在此基础上，参考图3，在该第一栅极驱动电路01中，除了前a1级(例如，a1＝1、2、3或4)第一移位寄存器的第一信号输入端Input1(下文以及附图均简写为Iput1)与第一起始信号端STV1连接；位于第a1级后的第一移位寄存器的第一信号输入端Iput1与位于其前a1级的第一移位寄存器的第一信号输出端Oput1连接。在此情况下，对于最后的a1级第一移位寄存器可以单独设置第一复位信号端Reset1，也可以将最后的a1级第一复位信号端Reset1与第一起始信号端STV1连接，本发明对此不做具体限定，只要保证所有的第一移位寄存器均能够进行正常的复位即可。

示例的，如图3中示出的，a1＝3；前三级第一移位寄存器(RS1₁、RS1₂、RS1₃)的第一信号输入端Iput1均与第一起始信号端STV1连接；除前三级第一移位寄存器(RS1₁、RS1₂、RS1₃)以外，第x级第一移位寄存器RS1_x的第一信号输入端Iput1，与第x-3级第一移位寄存器RS1_x-3的第一信号输出端Oput1连接；其中，

且x为正整数；在此情况下，最后三级第一移位寄存器的第一复位信号端Reset1可以单独设置，也可以与第一起始信号端STV1连接。

综上所述，在第一栅极驱动电路01工作时，在扫描过程中，位于前级的第一移位寄存器的第一信号输出端Oput1输出的扫描信号在开启与其连接的栅线的同时，该扫描信号作为位于其后级、与其连接的第一移位寄存器的第一信号输入端Iput1的输入信号，以对该后级的第一移位寄存器进行充电。位于后级的第一移位寄存器的第一信号输出端Oput1输出的扫描信号在开启与其连接的栅线的同时，该扫描信号作为位于其前级、与其连接的第一移位寄存器的第一复位信号端Reset1的复位信号，以对该前级的第一移位寄存器进行放电复位。

另外，对于第一栅极驱动电路01中任一级第一移位寄存器而言，第一复位信号端Reset1接收的复位信号，应在其第一信号输出端Oput1输出的扫描信号之后，以保证整个第一栅极驱动电路01正常工作。

如图4所示，上述第二栅极驱动电路02中包括依次设置的N/2级第二移位寄存器(RS2₁、RS2₂…RS2_N/2)，且该依次设置的N/2级第二移位寄存器(RS2₁、RS2₂…RS2_N/2)的第二信号输出端Output2(下文以及附图均简写为Oput2)分别与第二栅线组C2中N/2条栅线(G2、G4……G(N))一一对应连接(可以是通过栅线引线连接)。

另外，参考图4的虚线部分，在该第二栅极驱动电路02中，第j级第二移位寄存器RS2_j的第二复位信号端Reset2，与第j+b级第二移位寄存器RS2_j+b的第二信号输出端Oput2连接；其中，b为固定的正整数，j为正整数，j+b≤N/2；也就是说，位于后级的第二移位寄存器的第二信号输出端Oput2与位于其前b级的第二移位寄存器的第二复位信号端Reset2连接。

示例的，如图4中示出，第1级第二移位寄存器RS2₁的第二复位信号端Reset2，与第5级第二移位寄存器RS2₅的第二信号输出端Oput2连接，也即b＝4；在一些实施例中，b也可以等于2、3或5，本发明对此不做限定。

在此基础上，参考图4，在该第二栅极驱动电路02中，除了前b1级(例如，b1＝1、2、3或4)第二移位寄存器的第二信号输入端Input2(下文以及附图均简写为Iput2)与第二起始信号端STV2连接，位于第b1级后的第二移位寄存器的第二信号输入端Iput2与位于其前b1级的第二移位寄存器的第二信号输出端Oput2连接。在此情况下，对于最后的b1级第二移位寄存器可以单独设置第二复位信号端Reset2，也可以将最后的b1级第二移位寄存器的第二复位信号端Reset2与第二起始信号端STV2连接，本发明对此不做具体限定，只要保证所有的第二移位寄存器均能够进行正常的复位即可。

示例的，如图4中示出的，b1＝3；前三级第二移位寄存器(RS2₁、RS2₂、RS2₃)的第二信号输入端Iput2均与第二起始信号端STV2连接；除前三级第二移位寄存器(RS2₁、RS2₂、RS2₃)以外，第y级第二移位寄存器RS2_y的第二信号输入端Iput2，与第y-3级第二移位寄存器RS2_y-3的第二信号输出端Oput2连接；其中，y为正整数，且4≤y≤N/2；在此情况下，最后三级第二移位寄存器的第二复位信号端Reset2可以单独设置，也可以与第二起始信号端STV2连接。

综上所述，在第二栅极驱动电路02工作时，在扫描过程中，位于前级的第二移位寄存器的第二信号输出端Oput2输出的扫描信号在开启与其连接的栅线的同时，该扫描信号作为位于其后级、与其连接的第二移位寄存器的第二信号输入端Iput2的输入信号，以对该后级的第二移位寄存器进行充电。位于后级的第二移位寄存器的第二信号输出端Oput2输出的扫描信号在开启与其连接的栅线的同时，该扫描信号作为位于其前级、与其连接的第二移位寄存器的第二复位信号端Reset2的复位信号，以对该前级的第二移位寄存器进行放电复位。

另外，对于第二栅极驱动电路02中任一级的第二移位寄存器而言，第二复位信号端Reset2接收的复位信号，应在其第二信号输出端Oput2输出的扫描信号之后，以保证整个第二栅极驱动电路02正常工作。

在显示面板PNL进行显示时，通过第一栅极驱动电路01和第二栅极驱动电路02对于显示面板PNL中的N条栅线(G1、G2……G(N))逐行开启，以通过数据线DL将像素数据信号逐行写入至各亚像素的像素电极中。也就是说，在任意相邻的两个栅线中，与后一栅线连接的移位寄存器输出的扫描信号相比于与前一栅线连接的移位寄存器输出的扫描信号至少延迟一个像素数据写入时间。示例的，与第2条栅线G2连接的第二移位寄存器RS2₁的第二信号输出端Oput2输出的扫描信号相比于与第1条栅线G1连接第一移位寄存器RS1₁的第一信号输出端Oput1输出的扫描信号至少延迟1H；例如可以是2H、3H、4H等；其中，H为最小像素数据写入时间。

在本发明一些实施例的显示面板PLN中，参考图5中的加粗实线(图5中为了简化附图未示出栅线，仅在相应的位置标出栅线的序号)，与第一栅线组C1(G1、G3……G(N-1))中的第p条栅线连接的第一移位寄存器的第一复位信号端Reset1和与第二栅线组C2(G2、G4……G(N))中的第q条栅线连接的第二移位寄存器的第二信号输出端Oput2连接。其中，上述第二栅线组C2中的第q条栅线位于上述第一栅线组C1中的第p条栅线(G1)之后，并且位于第一栅线组C1中的第p+a条栅线之前；p、q均为正整数，p+a≤N/2，q≤N/2。

示例的，如图5所示，与第一栅线组C1中第1条栅线(即G1)连接的第一移位寄存器RS1₁的第一复位信号端Reset1，和与第二栅线组C2中的第4条栅线(即G8)连接的第二移位寄存器RS2₄的第二信号输出端Oput2连接；上述第二栅线组C2中的第4条栅线(即G8)位于上述第一栅线组C1中第1条栅线(即G1)之后，并且位于上述第一栅线组C1中第5条(即p+a＝1+4)栅线(即G9)之前。

在显示面板PLN进行显示的过程中，上述与第一栅线组C1中与第5条栅线(即G9)连接的第一移位寄存器RS1₅的第一信号输出端Oput1，在向第一栅线组C1中与第1条栅线(即G1)连接的第一移位寄存器RS1₁的第一复位信号端Reset1输入复位信号之前，与第二栅线组C2中的第4条栅线(即G8)连接的第二移位寄存器RS2₄的第二信号输出端Oput2输出的扫描信号作为复位信号，提前输出与第一栅线组C1中第1条栅线(即G1)连接的第一移位寄存器RS1₁的第一复位信号端Reset1。

这样一来，在显示面板PNL进行显示时，在第一栅极驱动电路中，位于后级的第一移位寄存器对位于前级与其连接的第一移位寄存器进行复位之前，第二栅极驱动电路中一个第二移位寄存器对上述位于前级的第一移位寄存器提前进行复位；其中，该第二移位寄存器输出的扫描信号，位于上述前级的第一移位寄存器输出的扫描信号之后，且位于上述后级的第一移位寄存器输出的扫描信号之前，从而延长了上述前级的第一移位寄存器的复位时间，并且缩短了该前级的第一移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)，从而降低了第一栅极驱动电路出现降噪不良的风险。

在本发明一些实施例的显示面板PLN中，参考图6中的加粗实线(图6中为了简化附图未示出栅线，仅在相应的位置标出栅线的序号)，与第二栅线组C2(G2、G4……G(N))中第m条栅线连接的第二移位寄存器的第二复位信号端Reset2，和与第一栅线组C1(G1、G3……G(N-1))中的第n条栅线连接的第一移位寄存器的第一信号输出端Oput1连接。其中，上述第一栅线组C1中的第n条栅线位于上述第二栅线组C2中第m条栅线之后，并且位于第二栅线组C2中第m+b条栅线之前；m、n均为正整数，n≤N/2，m+b≤N/2。

示例的，如图6所示，与第二栅线组C2中第1条栅线(G2)连接的第二移位寄存器RS2₁的第二复位信号端Reset2，和与第一栅线组C1中的第5条栅线(即G9)连接的第一移位寄存器RS1₅的第一信号输出端Oput1连接。其中，上述第一栅线组C1中的第5条栅线(G9)位于上述第二栅线组C1中第1条栅线(G2)之后，并且位于上述第二栅线组C1中第5条(即m+b＝1+4)栅线(G10)之前。

在显示面板PLN进行显示的过程中，上述与第二栅线组C1中第5条栅线(G10)连接的第二移位寄存器RS2₅，在向与第二栅线组C2中第1条栅线(G2)连接的第二移位寄存器RS2₁的第二复位信号端Reset2输入复位信号之前，与第一栅线组C1中的第5条栅线(G9)连接的第一移位寄存器RS1₅的第一信号输出端Oput1输出的扫描信号作为复位信号，提前输出至与第二栅线组C2中第1条栅线(G2)连接的第二移位寄存器RS2₁的第二复位信号端Reset2。

这样一来，在显示面板PNL进行显示时，在第二栅极驱动电路中，位于后级的第二移位寄存器对位于前级与其连接的第二移位寄存器进行复位之前，第一栅极驱动电路中一个第一移位寄存器对上述位于前级的第二移位寄存器提前进行复位；其中，该第一移位寄存器输出的扫描信号，位于上述前级的第二移位寄存器输出的扫描信号之后，且位于上述后级的第二移位寄存器输出的扫描信号之前，从而延长了上述前级的第二移位寄存器的复位时间，并且缩短了该前级的第二移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)，从而降低了第二栅极驱动电路出现降噪不良的风险。

在本发明一些实施例的显示面板PLN中，参考图7中的加粗实线(图7中为了简化附图未示出栅线，仅在相应的位置标出栅线的序号)，与第一栅线组C1(G1、G3……G(N-1))中的第p条栅线连接的第一移位寄存器的第一复位信号端Reset1和与第二栅线组C2(G2、G4……G(N))中的第q条栅线连接的第二移位寄存器的第二信号输出端Oput2连接。其中，上述第二栅线组C2中的第q条栅线位于上述第一栅线组C1中的第p条栅线(G1)之后，并且位于第一栅线组C1中的第p+a条栅线之前；p、q均为正整数，p+a≤N/2，q≤N/2。

同时，与第二栅线组C1(G2、G4……G(N))中第m条栅线连接的第二移位寄存器的第二复位信号端Reset2，和与第一栅线组C1(G1、G3……G(N-1))中的第n条栅线连接的第一移位寄存器的第一信号输出端Oput1连接。其中，上述第一栅线组C1中的第n条栅线位于上述第二栅线组C2中第m条栅线之后，并且位于第二栅线组C2中第m+b条栅线之前；m、n均为正整数，n≤N/2，m+b≤N/2。

这样一来，在显示面板PNL进行显示时，第二栅极驱动电路中的第二移位寄存器能够对第一栅极驱动电路中的第一移位寄存器进行提前复位，缩短第一移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)；同时，第一栅极驱动电路中的第一移位寄存器能够对第二栅极驱动电路中的第二移位寄存器进行提前复位，缩短第二移位寄存器在输出扫描信号之后的栅信号关闭时间(gate falling time)，从而降低了第一栅极驱动电路和第二栅极驱动电路出现降噪不良的风险；具体可以参考前述与图5和图6中对应的部分，此处不再赘述。

本发明中，在第一栅极驱动电路01中，位于前级的第一移位寄存器和与其第一复位信号端Reset1连接的后级第一移位寄存器之间相差的级数(也即前述a)，和在第二栅极驱动电路中，位于前级的第二移位寄存器和与其第二复位信号端Reset2连接的后级第二移位寄存器之间相差的级数(也即前述b)，两者可以相等(即a＝b)，也可以不相等(即a≠b)；以下实施例均是以两者相等(例如图7中a＝b＝4)为例进行说明。

在第一栅极驱动电路01中，位于前级的第一移位寄存器和与其第一信号输出端Oput1连接的后级第一移位寄存器之间相差的级数(也即前述a1)，和在第二栅极驱动电路02中，位于前级的第二移位寄存器和与其第二信号输出端Oput2连接的后级第二移位寄存器之间相差的级数(也即前述b1)，两者可以相等(即a1＝b1)，也可以不相等(即a1≠b1)；以下实施例均是以两者相等(例如，图7中a1＝b1＝3)为例进行说明。

本发明中，第一栅极驱动电路01中的各级第一移位寄存器的电路结构相同，第二栅极驱动电路02中的各级第二移位寄存器的电路结构相同。第一移位寄存器的电路结构和第二移位寄存器的电路结构，可以相同，也可以不相同；以下实施例均是以第一移位寄存器和第二移位寄存器的电路结构相同为例进行说明。

本发明中，对于第一栅极驱动电路01中的第一移位寄存器和第二栅极驱动电路02中的第二移位寄存器的具体电路结构不做具体限定。以第一移位寄存器为例，本领域的技术人员可以理解的是，参考图8，第一移位寄存器RS1与多个控制信号端(例如，第一时钟信号端CLK1、第一复位信号端Reset1、第一输入信号端Iput1、第一信号输出端Oput1等等)连接，并且在其内部设置有第一上拉节点PU1和第一下拉节点PD1，通过在各信号端的控制下，实现对第一上拉节点PU1和第一下拉节点PD1的控制。

在第一栅极驱动电路01逐级输出扫描信号的过程中，每一级第一移位寄存器RS1至少需要进行充电阶段、输出阶段(即第一信号输出端Oput1输出扫描信号)、复位阶段等(各阶段具体见后续实施例的说明)。在各阶段中，第一上拉节点PU1和第一下拉节点PD1的电位互为一组反相的电位。示例的，在一些实施例中，在输出阶段第一上拉节点PU1为高电位，第一下拉节点PD1为低电位；在复位阶段，第一上拉节点PU1为低电位，第一下拉节点PD1为高电位。

另外，在复位阶段，参考图8，第一移位寄存器RS1通过第一复位信号端Reset1对第一上拉节点PU1和第一信号输出端Oput1进行放电复位。在此情况下，第一移位寄存器RS1中设置有与第一复位信号端Reset1连接的第一上拉复位子电路101和第一输出复位子电路102，并且第一上拉复位子电路101和第一输出复位子电路102还与第一电压端VSS1(低电平电压端)连接；其中，第一上拉复位子电路101配置为在第一复位信号端Reset1的电压(复位信号)的控制下，将第一电压端VSS1(低电平电压端)的电压输出至第一上拉节点PU1，以对第一上拉节点PU1进行放电复位，第一输出复位子电路102配置为在第一复位信号端Reset1的电压(复位信号)的控制下，将第一电压端VSS1(低电平电压端)的电压输出至第一信号输出端Oput1，以对第一信号输出端Oput1进行放电复位。

在一些实施例中，如图8所示，第一复位信号端Reset1可以同时与第一上拉复位子电路101和第一输出复位子电路102连接，在此情况下，第一上拉复位子电路101和第一输出复位子电路102在第一复位信号端Reset1的电压(复位信号)的控制下，通过第一电压端VSS1同时对第一上拉节点PU1和第一信号输出端Oput1进行放电复位。

在一些实施例中，如图9所示，第一复位信号端Reset1可以包括：第一上拉复位信号端R1_PU和第一输出复位信号端R1_O两个独立的信号端；其中，第一上拉复位信号端R1_PU与第一上拉复位子电路101连接，第一输出复位信号端R1_O与第一输出复位子电路102连接；并且，第一上拉复位子电路101和第一输出复位子电路102还均与第一电压端VSS1连接。此时，第一上拉复位子电路101在第一上拉复位信号端R1_PU的电压(复位信号)的控制下，通过第一电压端VSS1对第一上拉节点PU1进行放电复位；第一输出复位子电路102在第一输出复位信号端R1_O的电压(复位信号)的控制下，通过第一电压端VSS1对第一信号输出端Oput1进行放电复位。

在第一复位信号端Reset1包括：第一上拉复位信号端R1_PU和第一输出复位信号端R1_O两个独立的信号端的情况下，在一些实施例中，如图10所示，前述第i级第一移位寄存器(例如RS1₁)的第一上拉复位信号端R1_PU，与第i+a级第一移位寄存器(RS1₅)的第一信号输出端Oput1连接(图10中a＝4)；前述与第一栅线组C1中的第p条栅线(例如G1)连接的第一移位寄存器(RS1₁)的第一输出复位信号端R1_O，和与第二栅线组C2中的第q条栅线(G8)连接的第二移位寄存器(RS2₄)的第二信号输出端Oput2连接；其中，第二栅线组C2中的第q条栅线(G8)位于第一栅线组C1中的第p条栅线(G1)之后，并且位于第一栅线组C1中的第p+a条栅线(G9)之前。

即，在第一栅极驱动电路01中，前级第一移位寄存器的第一上拉复位信号端R1_PU与后a级的第一移位寄存器的第一信号输出端Oput1连接，通过该后a级的第一移位寄存器的第一信号输出端Oput1输出的扫描信号，控制前级第一移位寄存器的第一上拉复位子电路101开启，将第一电压端VSS1的电压输出至第一上拉节点PU1进行放电复位。上述前级第一移位寄存器的第一输出复位信号端R1_O与第二栅极驱动电路02中的第二移位寄存器的第二信号输出端Oput2连接，通过该第二移位寄存器的第二信号输出端Oput2输出的扫描信号控制上述前级第一移位寄存器的第一输出复位子电路102开启，将第一电压端VSS1的电压输出至第一信号输出端Oput1进行放电复位。其中，该第二移位寄存器的第二信号输出端Oput2输出的扫描信号位于上述前级第一移位寄存器的第一信号输出端Oput1输出的扫描信号之后，且位于上述后级第一移位寄存器的第一信号输出端Oput1输出的扫描信号之前。

在此基础上，对于第一移位寄存器RS1而言，其在包括上述第一上拉复位子电路101和第一输出复位子电路102以外，还包括其他的多个子电路，本发明对于其他各子电路的设置情况不做具体限定，实际中可以根据需要选择设置合适的子电路结构即可。

示例的，本发明提供一种具体的第一移位寄存器RS1的电路结构，如图9所示，该第一移位寄存器RS1在包括前述第一上拉复位子电路101和第一输出复位子电路102的基础上还包括：第一输入子电路103、第一输出子电路104、第一控制子电路1051、第二控制子电路1052、第三控制子电路1053、第四控制子电路1054、第一储能子电路106。

示例的，如图9所示，第一上拉复位子电路101可以包括第二晶体管M2。其中，第二晶体管M2的栅极与第一上拉复位信号端R1_PU连接，第二晶体管M2的第一极与第一电压端VSS1连接，第二晶体管M2的第二极与第一上拉节点PU1连接。

示例的，如图9所示，第一输出复位子电路102可以包括第四晶体管M4。其中，第四晶体管M4的栅极与第一输出复位信号端R1_O连接，第四晶体管M4的第一极与第一电压端VSS1连接，第四晶体管M4的第二极与第一信号输出端Oput1连接。

示例的，如图9所示，第一输入子电路103与第一信号输入端Iput1、第一上拉节点PU1连接。该第一输入子电路103配置为：在第一信号输入端Iput1的电压的控制下，将第一信号输入端Iput1的电压输出至第一上拉节点PU1。

示例的，上述第一输入子电路103可以包括第一晶体管M1。其中，第一晶体管M1的栅极和第一极与第一信号输入端Iput1连接，第一晶体管M1的第二极与第一上拉节点PU1连接。

示例的，如图9所示，第一输出子电路104与第一时钟信号端CLK1、第一上拉节点PU1、第一信号输出端Oput1连接。该第一输出子电路104配置为：在第一上拉节点PU1的电压的控制下，将第一时钟信号端CLK1的电压输出至第一信号输出端Oput1。

示例的，如图9所示，上述第一输出子电路104可以包括第三晶体管M3。其中，第三晶体管M3的栅极与第一上拉节点PU1连接，第三晶体管M3的第一极与第一时钟信号端CLK1连接，第三晶体管M3的第二极与第一信号输出端Oput1连接。

示例的，如图9所示，上述第一控制子电路1051与第一上拉节点PU1、第一电压端VSS1、第一下拉节点PD1连接。该第一控制子电路1051配置为：在第一下拉节点PD1的电压的控制下，将第一电压端VSS1的电压输出至第一上拉节点PU1。

示例的，如图9所示，上述第一控制子电路1051包括第七晶体管M7。其中，第七晶体管M7的栅极与第一下拉节点PD1连接，第七晶体管M7的第一极与第一电压端VSS1连接，第七晶体管M7的第二极与第一上拉节点PU1连接。

示例的，如图9所示，上述第二控制子电路1052与第一上拉节点PU1、第一电压端VSS1、第一下拉节点PD1、第二电压端VDD1连接。该第二控制子电路1052配置为：在第一上拉节点PU1的电压的控制下，将第二电压端VDD1的电压输出至第一下拉节点PD1。

示例的，如图9所示，上述第二控制子电路1052可以包括第五晶体管M5、第八晶体管M8、第九晶体管M9。其中，第八晶体管M8的栅极与第一上拉节点PU1连接，第八晶体管M8的第一极与第一电压端VSS1连接，第八晶体管M8的第二极与第一控制节点PD1_CN连接。第九晶体管M9的栅极和第一极与第二电压端VDD1连接，第九晶体管M9的第二极与第一控制节点PD1_CN连接。第五晶体管M5的栅极与第一控制节点PD1_CN连接，第五晶体管M5的第一极与第二电压端VDD1连接，第五晶体管M5的第二极与第一下拉节点PD1连接。

示例的，如图9所示，上述第三控制子电路1053与第一上拉节点PU1、第一电压端VSS1、所述第一下拉节点PD1连接。该第三控制子电路1053配置为：在第一上拉节点PU1的电压的控制下，将第一电压端VSS1的电压输出至第一下拉节点PD1。

示例的，如图9所示，上述第三控制子电路1053可以包括第六晶体管M6。其中，第六晶体管M6的栅极与第一上拉节点PU1连接，第六晶体管M6的第一极与第一电压端VSS1连接，第六晶体管M6的第二极与第一下拉节点PD1连接。

示例的，如图9所示，上述第四控制子电路1054与第一下拉节点PD1、第一电压端VSS1、第一信号输出端Oput1连接。该第四控制子电路1054配置为：在第一下拉节点PD1的电压的控制下，将第一电压端VSS1的电压输出至第一信号输出端Oput1。

示例的，如图9所示，上述第四控制子电路1054可以包括第十晶体管M10。其中，第十晶体管M10的栅极与第一下拉节点PD1连接，第十晶体管M10的第一极与第一电压端VSS1连接，第十晶体管M10的第二极与第一信号输出端Oput1连接。

示例的，如图9所示，上述第一储能子电路106与第一上拉节点PU1和第一信号输出端Oput1连接。该第一储能子电路106配置为：将第一上拉节点PU1的电荷进行存储，该第一储能子电路106还配置对第一上拉节点PU1进行充电。

示例的，如图9所示，上述第一储能子电路106可以包括第一电容C1。其中，第一电容C1的第一端与第一上拉节点PU1连接，第一电容C1的第二端与第一信号输出端Oput1连接。

在此基础上，对于第二栅极驱动电路02中的第二移位寄存器RS2电路结构而言：

可以参考图11和图12所示，对于第二移位寄存器RS2中可以包括第二上拉复位子电路201、第二输出复位子电路202、第二输入子电路203、第二输出子电路204、第五控制子电路2051、第六控制子电路2052、第七控制子电路2053、第八控制子电路2054、第二储能子电路106；其中各子电路可以对应的参考前述第一移位寄存器RS1中的第一上拉复位子电路101、第一输出复位子电路102、第一输入子电路103、第一输出子电路104、第一控制子电路1051、第二控制子电路1052、第三控制子电路1053、第四控制子电路1053、第一储能子电路106。

如图11和图12所示，第二移位寄存器RS2中各子电路中可以包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20；其中，各晶体管的连接可以对应参考前述第一移位寄存器RS1中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10的连接结构，此处不再一一赘述。

另外，在第二移位寄存器RS2中，与第二上拉复位子电路201连接的第二上拉复位信号端R2_PU，和与第二输出复位子电路202连接的第二输出复位信号端R2_O，可以参考如前述第一上拉复位信号端R2_PU和第一输出复位信号端R2_O的设置，两个可以独立设置(如图12中示出)，也可以电连接(如图11中的第二复位信号端Reset2)。

在此基础上，对于第二上拉复位信号端R2_PU和第一输出复位信号端R1_O为独立设置的信号端的情况下，在一些实施例中，如图10所示，前述第j级第二移位寄存器(例如RS2₁)的第二上拉复位信号端R2_PU，与第j+b级第一移位寄存器(RS2₅)的第二信号输出端Oput2连接(图10中b＝4)；前述与第二栅线组C2中的第m条栅线(例如G2)连接的第二移位寄存器(RS2₁)的第二输出复位信号端R2_O，和与第一栅线组C1中的第n条栅线(G9)连接的第一移位寄存器(RS1₅)的第一信号输出端Oput1连接；其中，第一栅线组C1中的第n条栅线(G9)位于第二栅线组C2中的第m条栅线(G2)之后，并且位于第二栅线组C2中的第m+b条栅线(G10)之前。

即，在第二栅极驱动电路02中，前级第二移位寄存器的第二上拉复位信号端R2_PU与后b级的第二移位寄存器的第二信号输出端Oput2连接，通过该后b级的第二移位寄存器的第二信号输出端Oput2输出的扫描信号，控制前级第二移位寄存器的第二上拉复位子电路201开启，将第三电压端VSS2的电压输出至第二上拉节点PU2进行放电复位。上述前级第二移位寄存器的第二输出复位信号端R2_O与第一栅极驱动电路01中的第一移位寄存器的第一信号输出端Oput1连接，通过该第一移位寄存器的第一信号输出端Oput1输出的扫描信号控制上述前级第二移位寄存器的第二输出复位子电路202开启，将第三电压端VSS2的电压输出至第二信号输出端Oput2进行放电复位。其中，该第一移位寄存器的第一信号输出端Oput1输出的扫描信号位于上述前级第二移位寄存器的第二信号输出端Oput2输出的扫描信号之后，且位于上述后级第二移位寄存器的第二信号输出端Oput2输出的扫描信号之前。

以下以图8中示出的第一移位寄存器RS1级联的第一栅极驱动电路01和图11中出的第二移位寄存器级联RS2的第二栅极驱动电路02为例，在一些实施例的显示面板PNL中，如图13所示：

在第一栅极驱动电路01中，第6k+1级第一移位寄存器(RS1₁、RS1₇、RS1₁₃…)的第一时钟信号端CLK1与第一系统时钟信号端Ck1_L连接，第6k+2级第一移位寄存器(RS1₂、RS1₈、RS1₁₄…)的第一时钟信号端CLK1与第二系统时钟信号端Ck2_L连接，第6k+3级第一移位寄存器(RS1₃、RS1₉、RS1₁₅…)的第一时钟信号端CLK1与第三系统时钟信号端Ck3_L连接；第6k+4级第一移位寄存器(RS1₄、RS1₁₀、RS1₁₆…)的第一时钟信号端CLK1与第四系统时钟信号端Ck4_L连接；第6k+5级第一移位寄存器(RS1₅、RS1₁₁、RS1₁₇…)的第一时钟信号端CLK1与第五系统时钟信号端Ck5_L连接；第6k+6级第一移位寄存器(RS1₆、RS1₁₂、RS1₁₈…)的第一时钟信号端CLK1与第六系统时钟信号端Ck6_L连接；其中，k为自然数，且6k+6≤N/2。

在第二栅极驱动电路02中，第6t+1级第二移位寄存器(RS2₁、RS2₇、RS2₁₃…)的第二时钟信号端CLK2与第七系统时钟信号端Ck1_R连接，第6t+2级第二移位寄存器(RS2₂、RS2₈、RS2₁₄…)的第二时钟信号端CLK2与第八系统时钟信号端Ck2_R连接，第6t+3级第二移位寄存器(RS2₃、RS2₉、RS2₁₅…)的第二时钟信号端CLK2与第九系统时钟信号端Ck3_R连接；第6t+4级第二移位寄存器(RS2₄、RS2₁₀、RS2₁₆…)的第二时钟信号端CLK2与第十系统时钟信号端Ck4_R连接；第6t+5级第二移位寄存器(RS2₅、RS2₁₁、RS2₁₇…)的第二时钟信号端CLK2与第十一系统时钟信号端Ck5_R连接；第6t+6级第二移位寄存器(RS2₆、RS2₁₂、RS2₁₈…)的第二时钟信号端CLK2与第十二系统时钟信号端Ck6_R连接；其中，t为自然数，且6t+6≤N/2。

在一些实施例中，通过上述第一栅极驱动电路01和第二栅极驱动电路02逐行驱动显示面板PNL中的栅线时，如图14所示，上述第一系统时钟信号端Ck1_L、第七系统时钟信号端Ck1_R、第二系统时钟信号端Ck2_L、第八系统时钟信号端Ck2_R、第三系统时钟信号端Ck3_L、第九系统时钟信号端Ck3_R、第四系统时钟信号端Ck4_L、第十系统时钟信号端Ck4_R、第五系统时钟信号端Ck5_L、第十一系统时钟信号端Ck5_R、第六系统时钟信号端Ck6_L、第十二系统时钟信号端Ck6_R的时钟信号的时序依次错开1H，且脉宽均为6H。

以下以由图8中示出的第一移位寄存器RS1级联的第一栅极驱动电路01和由图12中示出的第二移位寄存器RS2级联的第二栅极驱动电路02，结合图13的连接方式、图14的时钟信号时序以及图15的控制时序，以与第1条栅线G1连接的第一移位寄存器RS1₁为例，对第一移位寄存器的驱动过程做进一步的说明。图15中的Oput1(1)、PU1(1)、PD1(1)、Reset1(1)分别表示第一移位寄存器RS1₁中的第一信号输出端、第一上拉节点、第一下拉节点、第一复位信号端；其中，在第一移位寄存器RS1₁中：第一信号输入端Iput1与第一起始信号端STV1与连接，第一复位信号端Reset1(1)与第9条栅线G9连接的第一移位寄存器RS1₅的第一信号输出端Oput1(9)连接，并与第8条栅线G8连接的第二移位寄存器RS2₄的第二信号输出端Oput2(8)连接。

在此基础上，参考图15和图8，第一移位寄存器RS1₁的驱动过程包括：充电阶段S1、输出阶段S2、复位阶段S3。

在充电阶段S1：

在第一信号输入端Iput1(1)(也即第一起始信号端STV1)的高电平电压的控制下，第一信号输入子电路103开启(即第一晶体管M1导通)，将第一信号输入端Iput1(1)的电压输出至第一上拉节点PU1(1)，并将电荷存储至第一存储子电路106(即第一电容C1)。

在第一上拉节点PU1(1)的高电平电压的控制下，第一输出子电路104(即第三晶体管M3导通)开启，将第一时钟信号端CLK1(即第一系统时钟信号端Ck1_L)的低电平电压输出至第一信号输出端Oput1(1)。

另外，在第一上拉节点PU1(1)的高电平电压的控制下，第三控制子电路1053(即第六晶体管M6)开启，将第一电压端VSS1的低电平电压输出至第一下拉节点PD1(1)。

在输出阶段S2：

第一存储子电路106(即第一电容C1)将在充电阶段S1存储的高电平电压放电至第一上拉节点PU1(1)；在第一上拉节点PU1(1)的高电平电压的控制下，第一输出子电路104(即第三晶体管M3导通)保持开启，将第一时钟信号端CLK1(即第一系统时钟信号端Ck1_L)的高电平电压作为扫描信号输出至第一信号输出端Oput1(1)。

在第一上拉节点PU1(1)的高电平电压的控制下，第三控制子电路1053(即第六晶体管M6)保持开启，将第一电压端VSS1的低电平电压输出至第一下拉节点PD1(1)。

在复位阶段S3：

参考图15，在复位阶段S3的前1H的时间内，第一上拉节点PU1(1)保持高电平电位，第一输出子电路104(即第三晶体管M3导通)保持开启，将第一时钟信号端CLK1(即第一系统时钟信号端Ck1_L)的低电平电压输出至第一信号输出端Oput1(1)，以对第一信号输出端Oput1(1)进行复位；

在上述复位阶段S3的1H后，与第8条栅线G8连接的第二移位寄存器RS2₄的第二信号输出端Oput2(8)输出的扫描信号作为第一复位信号(高电平电压)，控制第一上拉复位子电路101(即第二晶体管M2)和第一输出复位子电路102(即第四晶体管M4)开启，将第一电压端VSS1的低电平电压分别输出至第一上拉节点PU1(1)和第一信号输出端Oput1(1)，进行放电复位。

在复位阶段S3的2H后，与第9条栅线G9连接的第一移位寄存器RS1₅的第一信号输出端Oput1(9)输出的扫描信号作为第二复位信号(高电平电压)，控制第一上拉复位子电路101(即第二晶体管M2)和第一输出复位子电路102(即第四晶体管M4)开启，将第一电压端VSS1的低电平电压分别输出至第一上拉节点PU1(1)和第一信号输出端Oput1(1)，进行放电复位。

另外，上述复位阶段S3的1H后，第一上拉节点PU1(1)由高电平电位转换至低电平电位，在第一上拉节点PU1(1)的低电平电压的控制下，第二控制子电路1052开启(第八晶体管M8截止，第五晶体管M5和第九晶体管M9导通)，将第二电压端VDD1的高电平电压输出至第一下拉节点PD1(1)；在第一下拉节点PD1(1)的高电平电压的控制下，第一控制子电路1051和第四控制子电路1054开启(即，第七晶体管M7和第十晶体管M10导通)，将第一电压端VSS1的低电平电压分别输出至第一上拉节点PU1(1)和第一信号输出端Oput1(1)，进行放电复位。

对于第一移位寄存器RS1₁而言，相比于相关技术中，仅通过与第9条栅线G9连接的第一移位寄存器RS1₅的第一信号输出端Oput1(9)输出的扫描信号作为复位信号进行复位，本发明中在与第9条栅线G9连接的第一移位寄存器RS1₅的第一信号输出端Oput1(9)输出的扫描信号作为复位信号(即前述的第二复位信号)之前的1H，通过与第8条栅线G8连接的第二移位寄存器RS2₄的第二信号输出端Oput2(8)输出的扫描信号作为第一复位信号(高电平电压)控制第一上拉复位子电路101(即第二晶体管M2)和第一输出复位子电路102(即第四晶体管M4)提前开启，从而延长了第一移位寄存器RS1₁的复位时间，并且缩短了第一移位寄存器RS1₁在输出扫描信号之后的栅信号关闭时间(gate falling time)。

另外，参考图16，对于第一栅极驱动电路01采用图9中示出的第一移位寄存器，第二栅极驱动电路02采用图12的第二移位寄存器的实施例中，第一移位寄存器RS1₁的第一复位信号端Reset1包括：第一上拉复位信号端R1_PU(1)和第一输出复位信号端R1_O(1)两个独立的信号端的情况下，参考图17，在复位阶段S3，尽管与第9条栅线G9连接的第二移位寄存器RS2₄的第二信号输出端Oput2(8)输出的扫描信号，在复位阶段S3的2H后第一上拉节点PU1(1)进行放电复位；但是与第8条栅线G8连接的第二移位寄存器RS2₄的第二信号输出端Oput2(8)输出的扫描信号，在复位阶段S3的1H后提前通过第一输出复位信号端R1_O(1)对第一信号输出端Oput1(1)进行放电复位，同样能够缩短第一移位寄存器RS1₁在输出扫描信号之后的栅信号关闭时间(gate falling time)。对于其他阶段的驱动过程可以参考前述关于图15中对应各阶段子电路的描述，此处不再赘述。

此外，对于第二栅极驱动电路02中第二移位寄存器的驱动过程可以参考前述第一移位寄存器的驱动过程，此处不再赘述。

本发明中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明上述实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端VSS1为低电平电压端，第二电压端VDD1为高电平电压端为例进行的说明；当所有晶体管均为P型时，需要对各个控制信号进行翻转。

另外，本发明实施例中均是以，显示面板PNL在显示时正向扫描为例进行说明的；也即显示面板PNL中依次设置的N条栅线(G1、G2……G(N))从上到下排列；在另一些实施例中，显示面板PNL在显示时可以进行反向扫描；此时，显示面板PNL中依次设置的N条栅线(G1、G2……G(N))从下到上排列。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种显示面板，其特征在于，包括依次设置的N条栅线；位于奇数行多条栅线组成第一栅线组，位于偶数行的栅线组成第二栅线组；N为正整数；

所述显示面板还包括：分别设置于不同侧边的第一栅极驱动电路和第二栅极驱动电路；

所述第一栅极驱动电路中依次设置的多级第一移位寄存器的第一信号输出端分别与所述第一栅线组中依次设置的多条栅线一一对应连接；其中，第i级第一移位寄存器的第一复位信号端，与第i+a级第一移位寄存器的第一信号输出端连接；a为固定的正整数，i为正整数，

所述第二栅极驱动电路中依次设置的多级第二移位寄存器的第二信号输出端分别与所述第二栅线组中依次设置的多条栅线一一对应连接；其中，第j级第二移位寄存器的第二复位信号端，与第j+b级第二移位寄存器的第二信号输出端连接；b为固定的正整数，j为正整数，

与所述第一栅线组中的第p条栅线连接的第一移位寄存器的第一复位信号端，和与所述第二栅线组中的第q条栅线连接的第二移位寄存器的第二信号输出端连接；其中，所述第二栅线组中的第q条栅线位于所述第一栅线组中的第p条栅线之后，并且位于所述第一栅线组中的第p+a条栅线之前；其中，p、q均为正整数，

和/或，与所述第二栅线组中第m条栅线连接的第二移位寄存器的第二复位信号端，和与所述第一栅线组中的第n条栅线连接的第一移位寄存器的第一信号输出端连接；其中，所述第一栅线组中的第n条栅线位于所述第二栅线组中第m条栅线之后，并且位于所述第二栅线组中第m+b条栅线之前；m、n均为正整数，

2.根据权利要求1所述的显示面板，其特征在于，所述第一栅极驱动电路和所述第二栅极驱动电路集成在所述显示面板中的阵列基板上。

3.根据权利要求1所述的显示面板，其特征在于，

所述第一栅极驱动电路中：前三级第一移位寄存器的第一信号输入端均与第一起始信号端连接；除所述前三级第一移位寄存器以外，第x级第一移位寄存器的第一信号输入端，与第x-3级第一移位寄存器的第一信号输出端连接；其中，x为正整数，且

所述第二栅极驱动电路中：前三级第二移位寄存器的第二信号输入端均与第二起始信号端连接；除所述前三级第二移位寄存器以外，第y级第二移位寄存器的第二信号输入端，与第y-3级第二移位寄存器的第二信号输出端连接；其中，y为正整数，且

a＝b＝4。

4.根据权利要求1所述的显示面板，其特征在于，

在所述第一栅极驱动电路中：

所述第一移位寄存器的第一复位信号端包括：控制所述第一移位寄存器的第一上拉节点进行复位的第一上拉复位信号端，以及控制所述第一移位寄存器的第一信号输出端进行复位的第一输出复位信号端；

所述第一上拉复位信号端和所述第一输出复位信号端电连接；或者，所述第一上拉复位信号端和所述第一输出复位信号端独立设置，且所述第i级第一移位寄存器的第一上拉复位信号端，与所述第i+a级第一移位寄存器的第一信号输出端连接；与所述第一栅线组中的第p条栅线连接的第一移位寄存器的第一输出复位信号端，和与所述第二栅线组中的第q条栅线连接的第二移位寄存器的第二信号输出端连接；

在所述第二栅极驱动电路中：

所述第二移位寄存器的第二复位信号端包括：控制所述第二移位寄存器的第二上拉节点进行复位的第二上拉复位信号端，以及控制所述第二移位寄存器的第二信号输出端进行复位的第二输出复位信号端；

所述第二上拉复位信号端和所述第二输出复位信号端电连接；或者，所述第二上拉复位信号端和所述第二输出复位信号端独立设置，且所述第j级第二移位寄存器的第二上拉复位信号端，与所述第j+b级第二移位寄存器的第二信号输出端连接；与所述第二栅线组中第m条栅线连接的第二移位寄存器的第二输出复位信号端，和与所述第一栅线组中的第n条栅线连接的第一移位寄存器的第一信号输出端连接。

5.根据权利要求4所述的显示面板，其特征在于，所述第一移位寄存器包括：第一上拉复位子电路和第一输出复位子电路；

所述第一上拉复位子电路与所述第一上拉节点、所述第一上拉复位信号端、第一电压端连接；所述第一上拉复位子电路配置为：在所述第一上拉复位信号端的电压的控制下，将所述第一电压端的电压输出至所述第一上拉节点；

所述第一输出复位子电路与所述第一信号输出端、所述第一输出复位信号端、所述第一电压端连接；所述第一输出复位子电路配置为：在所述第一输出复位信号端的电压的控制下，将所述第一电压端的电压输出至所述第一信号输出端。

6.根据权利要求5所述的显示面板，其特征在于，所述第一移位寄存器还包括：第一输入子电路、第一输出子电路、第一控制子电路、第二控制子电路、第三控制子电路、第四控制子电路、第一储能子电路；

所述第一输入子电路与第一信号输入端、所述第一上拉节点连接；所述第一输入子电路配置为：在所述第一信号输入端的电压的控制下，将所述第一信号输入端的电压输出至所述第一上拉节点；

所述第一输出子电路与第一时钟信号端、所述第一上拉节点、所述第一信号输出端连接；所述第一输出子电路配置为：在所述第一上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端；

所述第一控制子电路与所述第一上拉节点、所述第一电压端、第一下拉节点连接；所述第一控制子电路配置为：在所述第一下拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一上拉节点；

所述第二控制子电路与所述第一上拉节点、所述第一电压端、所述第一下拉节点、第二电压端连接；所述第二控制子电路配置为：在所述第一上拉节点的电压的控制下，将所述第二电压端的电压输出至所述第一下拉节点；

所述第三控制子电路与所述第一上拉节点、所述第一电压端、所述第一下拉节点连接；所述第三控制子电路配置为：在所述第一上拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一下拉节点；

所述第四控制子电路与所述第一下拉节点、所述第一电压端、所述第一信号输出端连接；所述第四控制子电路配置为：在所述第一下拉节点的电压的控制下，将所述第一电压端的电压输出至所述第一信号输出端；

所述第一储能子电路与所述第一上拉节点和所述第一信号输出端连接；所述第一储能子电路配置为：将所述第一上拉节点的电荷进行存储，还配置对所述第一上拉节点进行充电。

7.根据权利要求6所述的显示面板，其特征在于，

所述第一输入子电路包括第一晶体管；所述第一晶体管的栅极和第一极与所述第一信号输入端连接，第二极与所述第一上拉节点连接；

所述第一上拉复位子电路包括第二晶体管；所述第二晶体管的栅极与所述第一上拉复位信号端连接，第一极与所述第一电压端连接，第二极与所述第一上拉节点连接；

所述第一输出子电路包括第三晶体管；所述第三晶体管的栅极与所述第一上拉节点连接，第一极与所述第一时钟信号端连接，第二极与所述第一信号输出端连接；

所述第一输出复位子电路包括第四晶体管；所述第四晶体管的栅极与所述第一输出复位信号端连接，第一极与所述第一电压端连接，第二极与所述第一信号输出端连接；

所述第一控制子电路包括第七晶体管；所述第七晶体管的栅极与所述第一下拉节点连接，第一极与所述第一电压端连接，第二极与所述第一上拉节点连接；

所述第二控制子电路包括第五晶体管、第八晶体管、第九晶体管；所述第八晶体管的栅极与所述第一上拉节点连接，第一极与所述第一电压端连接，第二极与所述第五晶体管的栅极连接；所述第九晶体管的栅极和第一极与所述第二电压端连接，第二极与所述第五晶体管的栅极连接；所述第五晶体管的第一极与所述第二电压端连接，第二极与所述第一下拉节点连接；

所述第三控制子电路包括第六晶体管；所述第六晶体管的栅极与所述第一上拉节点连接，第一极与所述第一电压端连接，第二极与所述第一下拉节点连接；

所述第四控制子电路包括第十晶体管；所述第十晶体管的栅极与所述第一下拉节点连接，第一极与所述第一电压端连接，第二极与所述第一信号输出端连接；

所述第一储能子电路包括第一电容；所述第一电容的第一端与所述第一上拉节点连接，第二端与所述第一信号输出端连接。

8.根据权利要求7所述的显示面板，其特征在于，所述第二移位寄存器的电路结构与所述第一移位寄存器的电路结构相同；其中，所述第二移位寄存器中的第二输出子电路与第二时钟信号端连接。

9.根据权利要求8所述的显示面板，其特征在于，

在所述第一栅极驱动电路中：

第6k+1级第一移位寄存器的第一时钟信号端与第一系统时钟信号端连接，第6k+2级第一移位寄存器的第一时钟信号端与第二系统时钟信号端连接，第6k+3级第一移位寄存器的第一时钟信号端与第三系统时钟信号端连接；第6k+4级第一移位寄存器的第一时钟信号端与第四系统时钟信号端连接；第6k+5级第一移位寄存器的第一时钟信号端与第五系统时钟信号端连接；第6k+6级第一移位寄存器的第一时钟信号端与第六系统时钟信号端连接；其中，k为自然数，且

在所述第二栅极驱动电路中：

第6t+1级第二移位寄存器的第二时钟信号端与第七系统时钟信号端连接，第6t+2级第二移位寄存器的第二时钟信号端与第八系统时钟信号端连接，第6t+3级第二移位寄存器的第二时钟信号端与第九系统时钟信号端连接；第6t+4级第二移位寄存器的第二时钟信号端与第十系统时钟信号端连接；第6t+5级第二移位寄存器的第二时钟信号端与第十一系统时钟信号端连接；第6t+6级第二移位寄存器的第二时钟信号端与第十二系统时钟信号端连接；其中，t为自然数，且

10.根据权利要求9所述的显示面板，其特征在于，

所述第一系统时钟信号端、所述第七系统时钟信号端、所述第二系统时钟信号端、所述第八系统时钟信号端、所述第三系统时钟信号端、所述第九系统时钟信号端、所述第四系统时钟信号端、所述第十系统时钟信号端、所述第五系统时钟信号端、所述第十一系统时钟信号端、所述第六系统时钟信号端、所述第十二系统时钟信号端的时钟信号的时序依次错开1H，且脉宽均为6H；

其中，H为最小像素写入时间。

11.一种显示装置，包括权利要求1-10任一项所述的显示面板。

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