CN108932933B - 移位寄存器、栅极驱动电路、显示装置 - Google Patents

移位寄存器、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器、栅极驱动电路、显示装置，属于显示技术领域，其可解决现有的移位寄存器功耗大，且不易实现显示装置的窄边框设计的问题。本发明的移位寄存器，包括：第一移位寄存器单元、第二移位寄存器单元、下拉控制模块、下拉模块；其中，第一移位寄存器单元包括：第一输入模块、第一输出模块、第一复位模块、第一降噪模块；第二移位寄存器单元包括：第二输入模块、第二输出模块、第二复位模块、第二降噪模块。

Description

移位寄存器、栅极驱动电路、显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路、显示装置。
背景技术
随着液晶显示不断的发展，高分辨率、窄边框成为液晶显示发展的趋势，而栅极移位寄存器在面板中的应用，是实现窄边框与高分辨率的重要方法之一。
液晶显示器的工作原理：液晶是一种介于固体和液体之间的特殊物质，它是一种有机化合物，常态下呈液态，但是它的分子排列却和固体晶体一样非常规则，因此取名液晶，它的另一个特殊性质在于，如果给液晶施加一个电场，会改变它的分子排列，这时如果给它配合偏振光片，它就具有阻止光线通过的作用(在不施加电场时，光线可以顺利透过)，如果再配合彩色滤光片，改变加给液晶电压大小，就能改变某一颜色透光量的多少，也可以形象地说改变液晶两端的电压就能改变它的透光度(但实际中这必须和偏光板配合)。
功率的损耗，指设备、器件等输入功率和输出功率的差额。功率的损耗。电路中通常指元、器件上耗散的热能。有时也指整机或设备所需的电源功率。功耗同样是所有的电器设备都有的一个指标，指的是在单位时间中所消耗的能源的数量，单位为W。
TFT-LCD的驱动器主要包括数据驱动器与栅极驱动器，栅级驱动电路可以以COF或者COG的封装方式设置在显示面板中，也可以用TFT构成集成电路单元形成在显示面板中，栅极驱动电路一般为移位寄存器一个极与一根栅极线对接，通过栅极驱动电路输入信号，从而实现像素的逐行扫描。与传统的COF或者COG设计不同，栅极驱动器GOA设计可以使得液晶显示面板成本更低，同时减少了一道工序，提高了产量。随着平板显示的发展，高分辨率，窄边框成为发展的潮流，而要实现高分辨率，窄边框显示，面板上集成栅极驱动电路是最重要的解决办法。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种功耗较低、结构简单的移位寄存器、栅极驱动电路、显示装置。
解决本发明技术问题所采用的技术方案是一种移位寄存器，包括：第一移位寄存器单元、第二移位寄存器单元、下拉控制模块、下拉模块；其中，所述第一移位寄存器单元包括：第一输入模块、第一输出模块、第一复位模块、第一降噪模块；所述第二移位寄存器单元包括：第二输入模块、第二输出模块、第二复位模块、第二降噪模块；
所述第一输入模块，用于在第一输入信号的控制下，对第一上拉节点进行预充电；所述第一上拉节点为第一输入模块、第一输出模块、下拉模块、第一复位模块、第一降噪模块之间的连接节点；
所述第一输出模块，用于在所述第一上拉节点的电位的控制下，将第一时钟信号通过第一信号输出端进行输出；
所述第一复位模块，用于在第一复位信号的控制下，通过非工作电平信号对所述第一上拉节点和所述第一信号输出端的电位进行复位；
所述第二输入模块，用于在第二输入信号的控制下，对第二上拉节点进行预充电；所述第二上拉节点为第二输入模块、第二输出模块、下拉模块之间的连接节点；
所述第二输出模块，用于在所述第二上拉节点的电位的控制下，将第二时钟信号通过第二信号输出端进行输出；
所述第二复位模块，用于在第二复位信号的控制下，通过所述非工作电平信号对所述第二上拉节点和所述第二信号输出端的电位进行复位；
所述下拉控制模块，用于在所述第一时钟信号或者所述第二时钟信号的控制下，控制下拉节点的电位；所述下拉节点为所述下拉控制模块、所述下拉模块、所述第一降噪模块、所述第二降噪模块之间的连接节点；
所述下拉模块，用于在所述第一上拉节点的电位和所述第二上拉节点的电位的控制下，通过所述非工作电平信号对所述下拉节点的电位进行下拉；所述第一降噪模块，用于在所述下拉节点的控制下，通过所述非工作电平信号降低所述第一上拉节点和所述第一信号输出端的输出噪声；
所述第二降噪模块，用于在所述下拉节点的控制下，通过所述非工作电平信号降低所述第二上拉节点和所述第二信号输出端的输出噪声。
优选的是，所述移位寄存器还包括存储模块，所述存储模块，用于在维持所述下拉节点的电位。
优选的是，所述第一输入模块包括第一晶体管；其中，
所述第一晶体管的第一极和控制极均连接第一输入信号端，第二极连接所述第一上拉节点。
优选的是，所述第一输出模块包括第三晶体管和第一存储电容；其中，
所述第三晶体管的第一极连接第一时钟信号端，第二极连接第一信号输出端，控制极连接所述第一上拉节点；
所述第一存储电容的第一端连接所述第一上拉节点，第二端连接所述第一信号输出端。
优选的是，所述第一复位模块包括：第二晶体管和第十三晶体管；其中，
所述第二晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接第一复位信号端；
所述第十三晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接第二时钟信号端。
优选的是，所述第一复位模块包括：第二晶体管和第十三晶体管；其中，
所述第二晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接第一复位信号端；
所述第十三晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接第一复位信号端。
优选的是，所述第一降噪模块包括第四晶体管和第十五晶体管；其中，
所述第四晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；
所述第十五晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点。
优选的是，所述第二输入模块包括第五晶体管；其中，
所述第五晶体管的第一极和控制极均连接第二输入信号端，第二极连接所述第二上拉节点。
优选的是，所述第二输出模块包括第七晶体管和第二存储电容；其中，
所述第七晶体管的第一极连接第二时钟信号端，第二极连接所述第二信号输出端，控制极连接所述第二上拉节点；
所述第二存储电容的第一端连接所述第二上拉节点，第二端连接所述第二信号输出端。
优选的是，所述第二复位模块包括第六晶体管和第十四晶体管；其中，
所述第六晶体管的第一极连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接第二复位信号端；
所述第十四晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接第一时钟信号端。
优选的是，所述第二复位模块包括第六晶体管和第十四晶体管；其中，
所述第六晶体管的第一极连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接第二复位信号端；
所述第十四晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接第二复位信号端。
优选的是，所述第二降噪模块包括第八晶体管和第十六晶体管；其中，
所述第八晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；
所述第十六晶体管的第一连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点。
优选的是，所述下拉模块包括第九晶体管、第十晶体管、第十二晶体管；其中，
所述第九晶体管的第一极和控制极均连接所述第一上拉节点，第二极连接所述第十二晶体管的控制极；
所述第十晶体管的第一极和控制极均连接所述第二上拉节点，第二极连接第十二晶体管的控制极；
所述第十二晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接所述第九晶体管的第二极和所述第十晶体管的第二极。
优选的是，所述下拉控制模块包括第十一晶体管；其中，
所述第十一晶体管的第一极和控制极均连接第二时钟信号端，第二极连接所述下拉节点。
优选的是，所述下拉控制模块包括第十一晶体管；其中，
所述第十一晶体管的第一极和控制极均连接第一时钟信号端，第二极连接所述下拉节点。
优选的是，所述存储模块包括第三存储电容；其中，
所述第三存储电容的第一端连接所述下拉节点，第二端连接非工作电平信号端。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括上述的移位寄存器。
优选的是，每一级所述移位寄存器中的第一移位寄存器单元的第一输入信号端连接，上一级所述移位寄存器中的第二移位寄存器单元的第二信号输出端；
每一级所述移位寄存器中的第一移位寄存器单元的第一复位信号端连接，本级所述移位寄存器中的第二移位寄存器单元的第二信号输出端；
每一级所述移位寄存器中的第一移位寄存器单元的第一信号输出端连接，本级所述移位寄存器中的第二移位寄存器单元的第二输入信号端；
每一级所述移位寄存器中的第二移位寄存器单元的第二信号输出端连接，下一级所述移位寄存器中的第一移位寄存器单元的第一信号输入端；
每一级所述移位寄存器中的第二移位寄存器单元的第二复位信号端连接，下一级所述移位寄存器中的第一移位寄存器单元的第一信号输出端。
解决本发明技术问题所采用的技术方案是一种显示装置，其包括上述的栅极驱动电路。
本发明具有如下有益效果：
由于本发明中的移位寄存器包括两个为不同行栅线提供信号的移位寄存器单元，即第一移位寄存器单元和第二移位寄存器单元，且这两个移位寄存器单元共用一个下拉模块和一个下拉控制模块，也就说第一移位寄存器单元和第二移位寄存器单元连接同一个下拉节点，同时增加了存储模块，可以维持下拉节点的电位，从而实现了在两个移位寄存器单元均复位之后，下拉节点不断的为上拉节点和两个信号输出端放电，解决了时钟信号所引起的噪音电压问题，提高了良率。同时，两个移位寄存器单元共用一个下拉节点，较现有的移位寄存器而言，减少了晶体管的个数，从而有效的降低了功耗。
附图说明
图1-3均为本发明的实施例1和2的移位寄存器的示意图；
图4为本发明的实施例2的中与图1的移位寄存器对应的工作时序图；
图5为本发明的实施例2的中与图3的移位寄存器对应的工作时序图；
图6为本发明的实施例3的栅极驱动电路的级联示意图。
其中附图标记为：11、第一输入单元；12、第一输出单元；131、第一上拉节点复位单元；132、第一信号输出端复位模块；14、第一降噪模块；21、第二输入单元；22、第二输出单元；231、第二上拉节点复位单元；232、第二信号输出端复位模块；24、第二降噪模块；20、下拉控制模块；30、下拉模块；40、存储模块。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极在一定条件下是可以互换的，所以其源极、漏极从连接关系的描述上是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以晶体管为N型晶体管进行说明的。当采用N型晶体管时，第一极为N型晶体管的漏极，第二极为N型晶体管的源极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用晶体管为P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
由于本实施例中是以薄膜晶体管为N型晶体管为例进行说明的，因此在下述的非工作电平信号为低电平信号，非工作电平信号端为低电平信号端。应当理解的是，如果薄膜晶体管采用为P型晶体管，此时的非工作电平信号则为高电平信号，非工作电平信号端为高电平信号端。
实施例1：
结合图1至3所示，本实施例提供一种移位寄存器，包括：第一移位寄存器单元、第二移位寄存器单元、下拉控制模块20、下拉模块30；其中，第一移位寄存器单元包括：第一输入模块11、第一输出模块12、第一复位模块、第一降噪模块14；第二移位寄存器单元包括：第二输入模块21、第二输出模块22、第二复位模块、第二降噪模块24。
具体的，第一输入模块11用于在第一输入信号的控制下，对第一上拉节点PU(N)进行预充电；第一上拉节点PU(N)为第一输入模块11、第一输出模块12、下拉模块30、第一复位模块、第一降噪模块14之间的连接节点；第一输出模块12用于在第一上拉节点PU(N)的电位的控制下，将第一时钟信号通过第一信号输出端Output(N)进行输出；第一复位模块用于在第一复位信号的控制下，通过低电平信号对第一上拉节点PU(N)和第一信号输出端Output(N)的电位进行复位；第二输入模块21用于在第二输入信号的控制下，对第二上拉节点PU(N+1)进行预充电；第二上拉节点PU(N+1)为第二输入模块21、第二输出模块22、下拉模块30之间的连接节点；第二输出模块22用于在第二上拉节点PU(N+1)的电位的控制下，将第二时钟信号通过第二信号输出端Output(N+1)进行输出；第二复位模块用于在第二复位信号的控制下，通过低电平信号对第二上拉节点PU(N+1)和第二信号输出端Output(N+1)的电位进行复位；下拉控制模块20用于在第一时钟信号或者第二时钟信号的控制下，控制下拉节点PD的电位；下拉模块30用于在第一上拉节点PU(N)的电位和第二上拉节点PU(N+1)的电位的控制下，通过低电平信号对下拉节点PD的电位进行下拉；下拉节点PD为下拉模块30、下拉控制模块20第一复位降噪模块，以及第二复位降噪模块之间的连接节点；第一降噪模块14用于在下拉节点PD的控制下，通过低电平信号降低第一上拉节点PU(N)和第一信号输出端Output(N)的输出噪声；第二降噪模块24用于在下拉节点PD的控制下，通过低电平信号降低第二上拉节点PU(N+1)和第二信号输出端Output(N+1)的输出噪声。
由于本实施例中的移位寄存器包括两个为不同行栅线提供信号的移位寄存器单元，即第一移位寄存器单元和第二移位寄存器单元，且这两个移位寄存器单元共用一个下拉模块30和一个下拉控制模块20，也就说第一移位寄存器单元和第二移位寄存器单元连接同一个下拉节点PD，即共用一个下拉节点PD，较现有的移位寄存器而言，减少了晶体管的个数，从而有效的降低了功耗。优选的，还可以增加存储模块，用于维持所述下拉节点的电位，从而实现了在两个移位寄存器单元均复位之后，下拉节点PD不断的为上拉节点和两个信号输出端放电，解决了时钟信号所引起的噪音电压问题，提高了良率。
实施例2：
结合图1至3所示，本实施例提供一种移位寄存器，包括：第一移位寄存器单元、第二移位寄存器单元、下拉控制模块20、下拉模块30，以及存储电容；其中，第一移位寄存器单元包括：第一输入模块11、第一输出模块12、第一复位模块、第一降噪模块14；第二移位寄存器单元包括：第二输入模块21、第二输出模块22、第二复位模块、第二降噪模块24。
对于第一移位寄存器单元的结构具体介绍如下所述：
其中，第一输入模块11，连接第一输入信号端Input(N)和第一上拉节点PU(N)，用于通过该第一输入信号端Input(N)所输入的第一输入信号，对第一上拉节点PU(N)进行预充电。
具体的，第一输入模块11优选包括第一晶体管M1；其中，第一晶体管M1的第一极和控制极均连接第一输入信号端Input(N)，第二极连接第一上拉节点PU(N)。
在第一移位寄存器单元的预充阶段，第一输入信号端Input(N)所输入的第一输入信号为高电平时，第一晶体管M1被打开，此时该高电平信号可以通过第一晶体管M1为第一上拉节点PU(N)进行预充电。
其中，第一输出模块12，连接第一时钟信号端CLK、第一上拉节点PU(N)、第一信号输出端Output(N)，用于在第一上拉节点PU(N)的电位的控制下，将第一时钟信号端CLK所输入的第一时钟信号，通过第一信号输出端Output(N)进行输出。
具体的，第一输出模块12优选包括第三晶体管M3和第一存储电容C1；其中，第三晶体管M3的第一极连接第一时钟信号端CLK，第二极连接第一信号输出端Output(N)，控制极连接所述第一上拉节点PU(N)；第一存储电容C1的第一端连接所述第一上拉节点PU(N)，第二端连接所述第一信号输出端Output(N)。
在第一移位寄存器单元的输出阶段，由于第一上拉节点PU(N)在预充阶段被上拉至高电平，此时第三晶体管M3打开；第一时钟信号端CLK所输入的第一时钟信号为高电平信号，故第一信号输出端Output(N)输出高点平信号；同时，由于第一存储电容C1的自举效应，第一上拉节点PU(N)的电位进一步升高。
其中，第一复位模块中的第一上拉节点复位单元131，连接第一复位信号端RESET(N)、第一上拉节点PU(N)和低电平信号端VGL，用于在第一复位信号端RESET(N)所输入的第一复位信号的控制下，通过低电平信号端VGL所输入的低电平信号拉低第一上拉节点的电位，以完成第一上拉节点PU(N)的复位；第一复位模块中的第一信号输出端Output(N)复位单元132，连接第二时钟信号端CLKB、第一信号输出端Output(N)、低电平信号端VGL，用于在第二时钟信号端CLKB所输入的第二时钟信号的控制下，通过低电平信号端VGL所输入的低电平信号拉低第一信号输出端Output(N)的电位，以完成第一信号输出端Output(N)的复位。
具体的，第一上拉节点PU(N)复位单元131优选包括第二晶体管M2；该第二晶体管M2的第一极连接所述第一上拉节点PU(N)，第二极连接低电平信号端VGL，控制极连接第一复位信号端RESET(N)；第一信号输出端Output(N)复位单元132优选包括第十三晶体管M13；该第十三晶体管M13的第一极连接第一信号输出端Output(N)，第二极连接低电平信号端VGL，控制极连接第二时钟信号端CLKB。
在第一移位寄存器单元的复位阶段，第一复位信号端RESET(N)所输入的第一复位信号为高电平信号，第二晶体管M2打开，通过低电平信号端VGL所输入的低电平信号下拉第一上拉节点PU(N)的电位，以完成第一上拉节点PU(N)的复位；与此同时，第二时钟信号端CLKB所输入的第二时钟信号为高电平信号，第十三晶体管M13打开，通过低电平信号端VGL所输入的低电平信号下拉第一信号输出端Output(N)的电位，以完成第一信号输出端Output(N)的复位。
当然，第一复位模块中的第一信号输出端Output(N)复位单元132，也可以不连接第二时钟信号端CLKB，而是与第一复位信号端RESET(N)、第一信号输出端Output(N)、低电平信号端VGL连接。此时第一信号输出端Output(N)复位单元132中所包括的第十三晶体管M13的第一极连接第一信号输出端Output(N)，第二极连接低电平信号端VGL，控制极连接第一复位信号端RESET(N)。在第一移位寄存器单元的复位阶段，第一复位信号端RESET(N)所输入的第一复位信号为高电平信号，第二晶体管M2和第十三晶体管M13均打开，通过低电平信号端VGL所输入的低电平信号下拉第一上拉节点PU(N)和第一信号输出端Output(N)的电位，以完成第一上拉节点PU(N)和第一信号输出端Output(N)的复位。
其中，第一降噪模块14连接第一上拉节点PU(N)、第一信号输出端Output(N)、下拉节点PD，以及低电平信号端VGL，用于在下拉节点PD的电位的控制下，通过低电平信号端VGL所输入的低电平信号，降低第一上拉节点PU(N)和第一信号输出端Output(N)的输出噪声。
具体的，第一降噪模块14包括第四晶体管M4和第十五晶体管M15；其中，第四晶体管M4的第一极连接第一信号输出端Output(N)，第二极连接低电平信号端VGL，控制极连接下拉节点PD；第十五晶体管M15的第一极连接所述第一上拉节点PU(N)，第二极连接低电平信号端VGL，控制极连接所述下拉节点PD。
在第一移位寄存器单元的降噪阶段，下拉节点PD被上拉至高电平，同时对存储模块40进行充电，此时第十五晶体管M15被打开，以降低第一上拉节点PU(N)的输出噪声；第四晶体管M4打开，以降低第一信号输出端Output(N)的噪声。
对于第二移位寄存器单元的结构具体介绍如下所述：
其中，第二输入模块21，连接第二输入信号端Input(N+1)、第二上拉节点PU(N+1)，用于通过该第二输入信号端Input(N+1)所输入的第二输入信号，对第二上拉节点PU(N+1)进行预充电。
具体的，所述第二输入模块21优选包括第五晶体管M5；其中，第五晶体管M5的第一极和控制极均连接第二输入信号端Input(N+1)，第二极连接所述第二上拉节点PU(N+1)。
在第二移位寄存器单元的预充阶段，第二输入信号端Input(N+1)被输入高电平信号，并通过该高点平信号对第二上拉节点PU(N+1)进行预充电。
其中，第二输出模块22，连接第二时钟信号端CLKB、第二上拉节点PU(N+1)、第二信号输出端Output(N+1)；用于在所述第二上拉节点PU(N+1)的电位的控制下，控制第二时钟信号端CLKB所输入的第二时钟信号，通过第二信号输出端Output(N+1)进行输出。
具体的，第二输出模块22优选包括第七晶体管M7和第二存储电容C2；其中，第七晶体管M7的第一极连接第二时钟信号端CLKB，第二极连接第二信号输出端Output(N+1)，控制极连接第二上拉节点PU(N+1)；第二存储电容C2的第一端连接第二上拉节点PU(N+1)，第二端连接第二信号输出端Output(N+1)。
在第二移位寄存器单元的输出阶段，由于第二上拉节点PU(N+1)在预充阶段被上拉至高电平，此时第五晶体管M5打开；第二时钟信号端CLKB所输入的第一时钟信号为高电平信号，故第二信号输出端Output(N+1)输出高点平信号；同时，由于第二存储电容C2的自举效应，第二上拉节点PU(N+1)的电位进一步升高。
其中，第二复位模块中的第二上拉节点复位单元231，连接第二复位信号端RESET(N+1)、第二上拉节点PU(N+1)、低电平信号端VGL，用于在第二复位信号端RESET(N+1)所输入的第二复位信号的控制下，通过低电平信号端VGL所输入的低电平信号拉低第二上拉节点PU(N+1)的电位，以完成第二上拉节点PU(N+1)的复位；第二复位模块中的第二信号输出端Output(N+1)复位单元232的连接第一时钟信号端CLK、低电平信号端VGL和第二信号输出端Output(N+1)，用于在所述第一时钟信号端CLK所输入的第一时钟信号的控制下，通过低电平信号端VGL所输入的低电平信号拉低第二信号输出端Output(N+1)的电位，以完成第二信号输出端Output(N+1)的复位。
具体的，第二上拉节点PU(N+1)复位单元231优选包括第六晶体管M6；第二信号输出端Output(N+1)复位单元232优选包括第十四晶体管M14；其中，第六晶体管M6的第一极连接第二上拉节点PU(N+1)，第二极连接低电平信号端VGL，控制极连接第二复位信号端RESET(N+1)；第十四晶体管M14的第一极连接所述第二信号输出端Output(N+1)，第二极连接低电平信号端VGL，控制极连接第一时钟信号端CLK。
在第二移位寄存器单元的复位阶段，第二复位信号端RESET(N+1)被输入的复位信号为高电平信号，第六晶体管M6，第二上拉节点PU(N+1)为下拉至低电平，也即完成第二上拉节点PU(N+1)的复位；第一时钟信号端CLK被写入的信号为信号也为高电平信号，第十四晶体管M14打开，第二信号输出端Output(N+1)被下拉至低电平，也即完成第二信号输出端Output(N+1)的复位。
当然，第二复位模块中的第二信号输出端Output(N+1)复位单元232，也可以不连接第一时钟信号端CLK，而是与第二复位信号端RESET(N+1)、第二信号输出端Output(N+1)、低电平信号端VGL连接。此时第二信号输出端Output(N+1)复位单元232中所包括的第十四晶体管M14的第一极连接第二信号输出端Output(N+1)，第二极连接低电平信号端VGL，控制极连接第二复位信号端RESET(N+1)。在第二移位寄存器单元的复位阶段，第二复位信号端RESET(N+1)所输入的第二复位信号为高电平信号，第六晶体管M6和第十四晶体管M14均打开，通过低电平信号端VGL所输入的低电平信号下拉第二上拉节点PU(N+1)和第二信号输出端Output(N+1)的电位，以完成第二上拉节点PU(N+1)和第二信号输出端Output(N+1)的复位。
其中，第二降噪模块24连接第二上拉节点PU(N+1)、第二信号输出端Output(N+1)、下拉节点PD，以及低电平信号端VGL，用于在下拉节点PD的电位的控制下，通过低电平信号端VGL所输入的低电平信号，降低第二上拉节点PU(N+1)和第二信号输出端Output(N+1)的输出噪声。
具体的，第二降噪模块24包括第八晶体管M8和第十六晶体管M16；其中，第八晶体管M8的第一极连接第二信号输出端Output(N+1)，第二极连接低电平信号端VGL，控制极连接下拉节点PD；第十六晶体管M16的第一极连接所述第二上拉节点PU(N+1)，第二极连接低电平信号端VGL，控制极连接所述下拉节点PD。
在第二移位寄存器单元的降噪阶段，下拉节点PD被上拉至高电平，同时对存储模块40进行充电，此时第十六晶体管M16被打开，以降低第二上拉节点PU(N+1)的输出噪声；第八晶体管M8打开，以降低第二信号输出端Output(N+1)的噪声。
以上是对本实施例中的移位寄存器中的第一移位寄存器单元和第二移位寄存器单元的介绍；接下来，对本实施例中的存储模块40、下拉模块30、下拉控制模块20的具体结构进行说明：
其中，本实施例的移位寄存器中的存储模块40包括第三存储电容C3；该第三存储电容C3的第一端连接下拉节点PD，第二端连接低电平信号端VGL；该第三存储电容C3的作用是用于维持下拉节点PD的电位。
其中，下拉控制模块20连接第二时钟信号输入端和下拉节点PD，用于在第二时钟信号输入端所输入的第二时钟信号控制下，为下拉节点PD进行充电，也即为第三存储电容C3进行充电，以供第三存储电容C3在第一移位寄存器单元和第二移位寄存器单元均完成后，维持下拉节点PD保持高电位，以使第一降噪模块14和第二降噪模块24可以持续降低第一上拉节点PU(N)、第二上拉节点PU(N+1)、第一信号输出端Output(N)、第二信号输出端Output(N+1)所输出信号的噪声。
具体的，下拉控制模块20优选包括第十一晶体管M11；其中，第十一晶体管M11的第一极和控制极均连接第二时钟信号端CLKB，第二极连接所述下拉节点PD。
在第一移位寄存器单元和第二移位寄存器单元的降噪阶段，第二时钟信号端CLKB被写入的第二时钟信号为高电平信号，第十一晶体管M11被打开，下拉节点PD被上拉至高电平，同时对存储电容C3进行充电。
当然，下拉控制模块20也可以连接第一时钟信号输入端和下拉节点PD，用于在第一时钟信号输入端所输入的第一时钟信号控制下，为下拉节点PD进行充电，也即为第三存储电容C3进行充电，以供第三存储电容C3在第一移位寄存器单元和第二移位寄存器单元均完成后，维持下拉节点PD保持高电位，以使第一降噪模块14和第二降噪模块24可以持续降低第一上拉节点PU(N)、第二上拉节点PU(N+1)、第一信号输出端Output(N)、第二信号输出端Output(N+1)所输出信号的噪声。
具体的，下拉控制模块20优选包括第十一晶体管M11；其中，第十一晶体管M11的第一极和控制极均连接第一时钟信号端CLK，第二极连接所述下拉节点PD。
在第一移位寄存器单元和第二移位寄存器单元的降噪阶段，第一时钟信号端CLK被写入的第一时钟信号为高电平信号，第十一晶体管M11被打开，下拉节点PD被上拉至高电平，同时对存储电容C3进行充电。
其中，下拉模块30连接第一上拉节点PU(N)、第二上拉节点PU(N+1)、低电平信号端VGL和下拉节点PD；用于在第一上拉节点PU(N)和第二上拉节点PU(N+1)的电位的控制下，通过低电平信号端VGL所输入的低电平信号，拉低下拉节点PD的电位。
具体的，下拉模块30优选包括第九晶体管M9、第十晶体管M10、第十二晶体管M12；其中，第九晶体管M9的第一极和控制极均连接第一上拉节点PU(N)，第二极连接第十二晶体管M12的控制极；第十晶体管M10的第一极和控制极均连接第二上拉节点PU(N+1)，第二极连接第十二晶体管M12的控制极；第十二晶体管M12的第一极连接下拉节点PD，第二极连接低电平信号端VGL，控制极连接第九晶体管M9的第二极和第十晶体管M10的第二极。
由于第九晶体管M9和第十晶体管M10的开启与关断是分别由第一上拉节点PU(N)和第二上拉节点PU(N+1)的电位控制的，而第十二晶体管M12是由第九晶体管M9所输出的第一上拉节点PU(N)的电位和第十晶体管M10所输出的第二上拉节点PU(N+1)的电位控制的，因此，只要第一上拉节点PU(N)和第二上拉节点PU(N+1)中一者的电位为高电平信号，第十二晶体管M12就会被打开，此时下拉节点PD的电位就会被低电平信号端VGL所输入的低电平信号拉低。
以下结合图1和4所示，对本实施例中的移位寄存器的工作原理进行说明。
第一阶段(第一移位寄存器单元的预充阶段)：第一输入信号端Input(N)被写入的第一输入信号为高电平信号，第一晶体管M1打开，此时第一输入信号通过第一晶体管M1给第一存储电容C1充电，使得第一上拉节点PU(N)的电位被拉高；由于第一上拉节点PU(N)此时处于高电平，使得第九晶体管M9和第十二晶体管M12打开，对存储电容C3进行放电，将下拉节点PD的电位下拉为低电平；而此时下拉节点PD的电位为低电平，因此第四晶体管M4和第十五晶体管M15关断，与此同时第一时钟信号为低电平，从而保证第一信号输出端Output(N)输出稳定的低电平信号。
第二阶段(第一移位寄存器单元的输出阶段，以及第二移位寄存器单元的预充阶段)：第一输入信号端Input(N)被写入的第一输入信号为低电平信号，第一晶体管M1关断，第一上拉节点PU(N)继续保持高电位，第三晶体管M3保持开启状态，此时，第一时钟信号端CLK被输入的第一时钟信号为高电平信号，第一上拉节点PU(N)由于第一存储电容C1的自举效应(bootstrapping)进一步拉高第一上拉节点PU(N)的电位，使得第一信号输出端Output(N)输出高电平信号；由于第一上拉节点PU(N)为高电位，因此第九晶体管M9和第十二晶体管M12处于开启状态，故下拉节点PD为低电平信号，第四晶体管M4和第十五晶体管M15继续保持关断，同时第二时钟信号端CLKB被写入的第二时钟信号为低电平信号，第十三晶体管M13处于关闭状态，保证第一信号输出端Output(N)输出信号的稳定性。
优选的，第一移位寄存器单元中的第一信号输出端Output(N)所输出的高电平信号，可以作为该级移位寄存器中的第二移位寄存器单元中的第二输入信号端Input(N+1)所写入的第二输入信号，此时第五晶体管M5打开，第二上拉节点PU(N+1)被拉高，同时对第二存储电容C2进行充电，由于此时第二时钟信号端CLKB被写入的第二时钟信号为低电平信号，因此第二信号输出端Output(N+1)输出的低电平信号。与此同时，第二上拉节点PU(N+1)被拉高，使得第十晶体管M10和第十二晶体管M12被打开，故下拉节点PD处于低电平，第八晶体管M8和第十六晶体管M16关断，从而保证第二信号输出端Output(N+1)输出稳定的低电平信号。
第三阶段(第一移位寄存器单元的复位阶段，以及第二移位寄存器单元的输出阶段)：第一复位信号端RESET(N)被写入复位信号为高电平，第二时钟信号端CLKB被写入的第二时钟信号为高电平，此时第二晶体管M2和第十五晶体管M15被打开，第一上拉节点PU(N)被下拉至低电平，也即完成第一下拉节点PD的复位；第十三晶体管M13打开，第一信号输出端Output(N)被下拉至低电平，此时完成第一信号输出端Output(N)的复位。
与此同时，由于第一移位寄存器单元中的第一信号输出端Output(N)所输出信号作为第二移位寄存器单元中的第二输入信号端Input(N+1)的输入，因此，第五晶体管M5关闭，第二存储电容C2放电，由于第二存储电容C2的自举效应，放大第二上拉节点PU(N+1)的电位，第二时钟信号为高电平，第七晶体管M7打开，因此第二信号输出端Output(N+1)输出高电平信号。此处需要注意的是，由于此时第二上拉节点PU(N+1)为高电平，第十晶体管M10和第十二晶体管M12打开，因此下拉节点PD被拉低，虽然第二时钟时钟信号为高电平，第十一晶体管M11被打开，但是下拉节点PD也不会被拉高。之所以如此是因为，所选取的第十一晶体管M11的宽长比是小于第十晶体管M10和第十二晶体管M12的。
在此要说明的是，由于在此阶段第一复位信号端RESET(N)的所输入的信号为高电平信号，而在该阶段第二信号输出端Output(N+1)所输出的信号刚好为高电平信号，因此可以由第二信号输出端Output(N+1)为第一复位信号端RESET(N)提供复位信号。
第四阶段(第二移位寄存器单元的复位阶段)：第二复位信号端RESET(N+1)被写入的复位信号为高电平信号，第六晶体管M6，第二上拉节点PU(N+1)为下拉至低电平，也即完成第二上拉节点PU(N+1)的复位；第一时钟信号端CLK被写入的第一时钟信号也为高电平信号，第十四晶体管M14打开，第二信号输出端Output(N+1)被下拉至低电平，也即完成第二信号输出端Output(N+1)的复位。
第五阶段(第一移位寄存器单元和第二移位寄存器单元的降噪阶段)：第二时钟信号端CLKB被写入的第二时钟信号为高电平信号，第十一晶体管M11被打开，下拉节点PD被上拉至高电平，同时对第三存储电容C3进行充电，此时第十五晶体管M15被打开，以降低第一上拉节点PU(N)的输出噪声；第四晶体管M4打开，以降低第一信号输出端Output(N)的噪声；第六晶体管M6打开，以降低第二上拉节点PU(N+1)的输出噪声；第八晶体管M8打开，以降低第二信号输出端Output(N+1)的噪声；当然，第十三晶体管M13被第二时钟信号控制，此时也是被打开的，用以稳定的降低第一信号输出端Output(N)的噪声。之后，虽然第二时钟信号会间隔一定时间变为低电平，但是可以通过第三存储电容C3维持下拉节点PD的高电位，从而继续对第一上拉节点PU(N)、第二上拉节点PU(N+1)、第一信号输出端Output(N)、第二信号输出端Output(N+1)进行下拉降噪。其中，在第二时钟信号为低电平时，第一时钟信号端CLK被写入的第一钟信号为高电平信号，第十四晶体管M14打开，用以稳定的降低第二信号输出端Output(N+1)的噪声。
之后，重复步骤五，直至下一帧的到来。
在此需要说明的是，当所采用的移位寄存器单元中的下拉控制模块20的第十一晶体管M11的第一极和控制极均连接第一时钟信号端CLK，第二极连接所述下拉节点PD时，该移位寄存器的驱动方法与上述方法相类似，区别仅在于第四阶段(第二移位寄存器单元的复位阶段)和第五阶段(第一移位寄存器单元和第二移位寄存器单元的降噪阶段)，结合图3和5所示，第四阶段和第五阶段具体包括：
第四阶段(第二移位寄存器单元的复位阶段)：第二复位信号端RESET(N+1)被写入的复位信号为高电平信号，第六晶体管M6，第二上拉节点PU(N+1)为下拉至低电平，也即完成第二上拉节点PU(N+1)的复位；第一时钟信号端CLK被写入的第一时钟信号也为高电平信号，第十四晶体管M14打开，第二信号输出端Output(N+1)被下拉至低电平，也即完成第二信号输出端Output(N+1)的复位。与此同时，由于第一时钟信号端CLK被写入的第一时钟信号为高电平信号，故第十一晶体管M11也是被打开的，此时下拉节点PD被上拉至高电平，同时对第三存储电容C3进行充电。
第五阶段(第一移位寄存器单元和第二移位寄存器单元的降噪阶段)：由于在第四阶段第三存储电容C3被充电，此时可以通过第三存储电容C3维持下拉节点PD的高电位，此时第十五晶体管M15被打开，以降低第一上拉节点PU(N)的输出噪声；第四晶体管M4打开，以降低第一信号输出端Output(N)的噪声；第六晶体管M6打开，以降低第二上拉节点PU(N+1)的输出噪声；第八晶体管M8打开，以降低第二信号输出端Output(N+1)的噪声；当然，第十三晶体管M13被控制第二时钟信号，此时也是被打开的，用以稳定的降低第一信号输出端Output(N)的噪声。之后，虽然第一时钟信号间隔一定时间变为低电平，但是可以通过第三存储电容C3维持下拉节点PD的高电位，从而继续对第一上拉节点PU(N)、第二上拉节点PU(N+1)、第一信号输出端Output(N)、第二信号输出端Output(N+1)进行下拉降噪。其中，在第一时钟信号为低电平时，第一时钟信号端CLK被写入的第一钟信号为高电平信号，第十四晶体管M14打开，用以稳定的降低第二信号输出端Output(N+1)的噪声。
实施例3：
如图6所示，本实施例提供了一种栅极驱动电路，其包括实施例1或2中的移位寄存器，其中，每一级移位寄存器中的第一移位寄存器单元的第一输入信号端Input(N)连接，上一级移位寄存器中的第二移位寄存器单元的第二信号输出端Output(N+1)；每一级移位寄存器中的第一移位寄存器单元的第一复位信号端RESET(N)连接，本级移位寄存器中的第二移位寄存器单元的第二信号输出端Output(N+1)；每一级移位寄存器中的第一移位寄存器单元的第一信号输出端Output(N)连接，本级移位寄存器中的第二移位寄存器单元的第二输入信号端Input(N+1)；每一级移位寄存器中的第二移位寄存器单元的第二信号输出端Output(N+1)连接，下一级移位寄存器中的第一移位寄存器单元的第一信号输入端；每一级移位寄存器中的第二移位寄存器单元的第二复位信号端RESET(N+1)连接，下一级移位寄存器中的第一移位寄存器单元的第一信号输出端。
由于本实施例中的栅极驱动电路包括实施例1或2中所述的移位寄存器，故其功耗较小，成本较低。
相应的，本实施例中还公开了一种显示装置，其包括上述的栅极驱动电路。由于包括上述的栅极驱动电路，故其可以实现窄边化设计。
该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
当然，本实施例的显示装置中还可以包括其他常规结构，如电源单元、显示驱动单元等。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (18)

1.一种移位寄存器，其特征在于，包括：第一移位寄存器单元、第二移位寄存器单元、下拉控制模块、下拉模块；其中，所述第一移位寄存器单元包括：第一输入模块、第一输出模块、第一复位模块、第一降噪模块；所述第二移位寄存器单元包括：第二输入模块、第二输出模块、第二复位模块、第二降噪模块；
所述第一输入模块，用于在第一输入信号的控制下，对第一上拉节点进行预充电；所述第一上拉节点为第一输入模块、第一输出模块、下拉模块、第一复位模块、第一降噪模块之间的连接节点；
所述第一输出模块，用于在所述第一上拉节点的电位的控制下，将第一时钟信号通过第一信号输出端进行输出；
所述第一复位模块，用于在第一复位信号的控制下，通过非工作电平信号对所述第一上拉节点和所述第一信号输出端的电位进行复位；
所述第二输入模块，用于在第二输入信号的控制下，对第二上拉节点进行预充电；所述第二上拉节点为第二输入模块、第二输出模块、下拉模块之间的连接节点；
所述第二输出模块，用于在所述第二上拉节点的电位的控制下，将第二时钟信号通过第二信号输出端进行输出；
所述第二复位模块，用于在第二复位信号的控制下，通过所述非工作电平信号对所述第二上拉节点和所述第二信号输出端的电位进行复位；
所述下拉控制模块，用于在所述第一时钟信号或者所述第二时钟信号的控制下，控制下拉节点的电位；所述下拉节点为所述下拉控制模块、所述下拉模块、所述第一降噪模块、所述第二降噪模块之间的连接节点；
所述下拉模块，用于在所述第一上拉节点的电位和所述第二上拉节点的电位的控制下，通过所述非工作电平信号对所述下拉节点的电位进行下拉；所述第一降噪模块，用于在所述下拉节点的控制下，通过所述非工作电平信号降低所述第一上拉节点和所述第一信号输出端的输出噪声；
所述第二降噪模块，用于在所述下拉节点的控制下，通过所述非工作电平信号降低所述第二上拉节点和所述第二信号输出端的输出噪声；
所述下拉模块包括第九晶体管、第十晶体管、第十二晶体管；其中，
所述第九晶体管的第一极和控制极均连接所述第一上拉节点，第二极连接所述第十二晶体管的控制极；
所述第十晶体管的第一极和控制极均连接所述第二上拉节点，第二极连接第十二晶体管的控制极；
所述第十二晶体管的第一极连接所述下拉节点，第二极连接非工作电平信号端，控制极连接所述第九晶体管的第二极和所述第十晶体管的第二极。
2.根据权利要求1所述的移位寄存器，其特征在于，还包括存储模块，所述存储模块，用于在维持所述下拉节点的电位。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入模块包括第一晶体管；其中，
所述第一晶体管的第一极和控制极均连接第一输入信号端，第二极连接所述第一上拉节点。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括第三晶体管和第一存储电容；其中，
所述第三晶体管的第一极连接第一时钟信号端，第二极连接第一信号输出端，控制极连接所述第一上拉节点；
所述第一存储电容的第一端连接所述第一上拉节点，第二端连接所述第一信号输出端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位模块包括：第二晶体管和第十三晶体管；其中，
所述第二晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接第一复位信号端；
所述第十三晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接第二时钟信号端。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位模块包括：第二晶体管和第十三晶体管；其中，
所述第二晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接第一复位信号端；
所述第十三晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接第一复位信号端。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一降噪模块包括第四晶体管和第十五晶体管；其中，
所述第四晶体管的第一极连接所述第一信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；
所述第十五晶体管的第一极连接所述第一上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入模块包括第五晶体管；其中，
所述第五晶体管的第一极和控制极均连接第二输入信号端，第二极连接所述第二上拉节点。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出模块包括第七晶体管和第二存储电容；其中，
所述第七晶体管的第一极连接第二时钟信号端，第二极连接所述第二信号输出端，控制极连接所述第二上拉节点；
所述第二存储电容的第一端连接所述第二上拉节点，第二端连接所述第二信号输出端。
10.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第六晶体管和第十四晶体管；其中，
所述第六晶体管的第一极连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接第二复位信号端；
所述第十四晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接第一时钟信号端。
11.根据权利要求1所述的移位寄存器，其特征在于，所述第二复位模块包括第六晶体管和第十四晶体管；其中，
所述第六晶体管的第一极连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接第二复位信号端；
所述第十四晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接第二复位信号端。
12.根据权利要求1所述的移位寄存器，其特征在于，所述第二降噪模块包括第八晶体管和第十六晶体管；其中，
所述第八晶体管的第一极连接所述第二信号输出端，第二极连接非工作电平信号端，控制极连接所述下拉节点；
所述第十六晶体管的第一连接所述第二上拉节点，第二极连接非工作电平信号端，控制极连接所述下拉节点。
13.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块包括第十一晶体管；其中，
所述第十一晶体管的第一极和控制极均连接第二时钟信号端，第二极连接所述下拉节点。
14.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块包括第十一晶体管；其中，
所述第十一晶体管的第一极和控制极均连接第一时钟信号端，第二极连接所述下拉节点。
15.根据权利要求2所述的移位寄存器，其特征在于，所述存储模块包括第三存储电容；其中，
所述第三存储电容的第一端连接所述下拉节点，第二端连接非工作电平信号端。
16.一种栅极驱动电路，其特征在于，包括权利要求1-15中任一项所述的移位寄存器。
17.根据权利要求16所述的栅极驱动电路，其特征在于，每一级所述移位寄存器中的第一移位寄存器单元的第一输入信号端连接上一级所述移位寄存器中的第二移位寄存器单元的第二信号输出端；
每一级所述移位寄存器中的第一移位寄存器单元的第一复位信号端连接本级所述移位寄存器中的第二移位寄存器单元的第二信号输出端；
每一级所述移位寄存器中的第一移位寄存器单元的第一信号输出端连接本级所述移位寄存器中的第二移位寄存器单元的第二信号输入端；
每一级所述移位寄存器中的第二移位寄存器单元的第二信号输出端连接下一级所述移位寄存器中的第一移位寄存器单元的第一信号输入端；
每一级所述移位寄存器中的第二移位寄存器单元的第二复位信号端连接下一级所述移位寄存器中的第一移位寄存器单元的第一信号输出端。
18.一种显示装置，其特征在于，包括权利要求16或17所述的栅极驱动电路。
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