CN110706639A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，可减少GOA尺寸，便于显示面板实现窄边框。一种移位寄存器单元，包括：第一输出子电路在上拉节点的控制下，将时钟信号端的时钟信号传输至信号输出端；N个第二输出子电路中的第1个第二输出子电路在第1个信号端的控制下，将信号输出端的信号传输至第1个输出端；所述N个第二输出子电路中第i个第二输出子电路在第i个信号端的控制下，将信号输出端的信号传输至第i个输出端，并将第一电压信号端的第一电压信号传输至第i‑1个输出端，对第i‑1个输出端进行复位，其中N为大于等于2的正整数，N≥i≥2，且i为正整数。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

GOA(Gate Driver on Array，集成栅极驱动电路)技术可以将栅极驱动电路集成在显示面板的阵列基板上，替代由外接硅片制作的驱动芯片，可以省掉Gate IC(GateIntegrated Circuit，栅极驱动集成电路)部分以及扇出型(Fan-out)布线空间，以简化显示产品的结构。

目前的GOA设计是每一根栅线对应一个GOA单元，且GOA单元的结构，例如包括11个薄膜晶体管(Thin Film Transistor，简称TFT)和1个存储电容(Capacitance，简称C)，当其应用在大尺寸或车载显示产品中，出于信赖性的考虑，每个GOA单元中的TFT数量相对变多，使得GOA的尺寸增大，导致显示面板的边框变宽。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可减少GOA尺寸，便于显示面板实现窄边框。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括：第一输出子电路和N个第二输出子电路；N为大于等于2的正整数；所述第一输出子电路与上拉节点、时钟信号端、以及信号输出端电连接；所述第一输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；所述N个第二输出子电路中的第1个第二输出子电路与所述信号输出端、第1个信号端、以及第1个输出端电连接；该第二输出子电路被配置为在来自所述第1个信号端的信号的控制下，将来自所述信号输出端的信号传输至所述第1个输出端；所述N个第二输出子电路中第i个第二输出子电路与所述信号输出端、第i个信号端、第i个输出端、第i-1个输出端、以及第一电压信号端电连接，其中，N≥i≥2，且i为正整数；该第二输出子电路被配置为在来自所述第i个信号端的信号的控制下，将来自所述信号输出端的信号传输至所述第i个输出端，并且，将来自所述第一电压信号端的第一电压信号传输至所述第i-1个输出端，对所述第i-1个输出端进行复位。

可选的，所述移位寄存器单元还包括第一信号输入子电路、第一降噪子电路、下拉控制子电路、以及下拉子电路；所述第一信号输入子电路与第一信号输入端、第二电压信号端、以及所述上拉节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；所述第一降噪子电路与所述上拉节点、第二信号输入端、以及第三电压信号端电连接；所述第一降噪子电路被配置为在来自所述第二信号输入端的信号的控制下，将来自所述第三电压信号端的第三电压信号传输至所述上拉节点；所述下拉控制子电路与第四电压信号端、所述上拉节点、下拉节点、以及所述第一电压信号端电连接；所述下拉控制子电路被配置为在来自所述第四电压信号端的第四电压信号和来自所述上拉节点的信号的共同控制下，分别在不同的时间段，将来自所述第一电压信号端的第一电压信号传输至所述下拉节点，将来自所述第四电压信号端的第四电压信号传输至所述下拉节点；所述下拉子电路与所述下拉节点、所述上拉节点、所述信号输出端、以及所述第一电压信号端电连接；所述下拉子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点和所述信号输出端。

可选的，所述移位寄存器单元还包括第二降噪子电路和/或第三降噪子电路；在所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路与第三信号输入端、所述上拉节点、以及所述第一电压信号端电连接；所述第二降噪子电路被配置为在来自所述第三信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；在所述移位寄存器单元包括第三降噪子电路的情况下，所述第三降噪子电路与第四信号输入端、所述信号输出端、以及所述第一电压信号端电连接；所述第三降噪子电路被配置为在来自所述第四信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。

可选的，所述N个第二输出子电路中的第1个第二输出子电路包括第一晶体管；所述第一晶体管的栅极与所述第1个信号端电连接，所述第一晶体管的第一极与所述信号输出端电连接，所述第一晶体管的第二极与所述第1个输出端电连接。

可选的，所述N个第二输出子电路中的第i个第二输出子电路包括第二晶体管和第三晶体管；所述第二晶体管的栅极与所述第i个信号端电连接，所述第二晶体管的第一极与所述信号输出端电连接，所述第二晶体管的第二极与所述第i个输出端电连接；所述第三晶体管的栅极与所述第i个信号端电连接，所述第三晶体管的第一极与所述第一电压信号端电连接，所述第三晶体管的第二极与所述第i-1个输出端电连接。

可选的，所述第一输出子电路包括第四晶体管和存储电容；所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一极与所述时钟信号端电连接，所述第四晶体管的第二极与所述信号输出端电连接；所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述信号输出端电连接。

可选的，所述第一信号输入子电路包括第五晶体管；所述第五晶体管的栅极与所述第一信号输入端电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接。

可选的，所述第一降噪子电路包括第六晶体管；所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述第三电压信号端电连接，所述第六晶体管的第二极与所述上拉节点电连接。

可选的，所述下拉控制子电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述第七晶体管的栅极和第一极均与所述第四电压信号端电连接，所述第七晶体管的第二极与所述第八晶体管的栅极和所述第九晶体管的第二极电连接；所述第八晶体管的第一极与所述第四电压信号端电连接，所述第八晶体管的第二极与所述下拉节点电连接；所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述第一电压信号端电连接；所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第一极与所述第一电压信号端电连接，所述第十晶体管的第二极与所述下拉节点电连接。

可选的，所述下拉子电路包括第十一晶体管和第十二晶体管；所述第十一晶体管的栅极与所述下拉节点电连接，所述第十一晶体管的第一极与所述第一电压信号端电连接，所述第十一晶体管的第二极与所述上拉节点电连接；所述第十二晶体管的栅极与所述下拉节点电连接，所述第十二晶体管的第一极与所述第一电压信号端电连接，所述第十二晶体管的第二极与所述信号输出端电连接。

可选的，在所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路包括第十三晶体管；所述第十三晶体管的栅极与所述第三信号输入端电连接，所述第十三晶体管的第一极与所述第一电压信号端电连接，所述第十三晶体管的第二极与所述上拉节点电连接；在所述移位寄存器单元包括第三降噪子电路的情况下，所述第三降噪子电路包括第十四晶体管；所述第十四晶体管的栅极与所述第四信号输入端电连接，所述第十四晶体管的第一极与所述第一电压信号端电连接，所述第十四晶体管的第二极与所述信号输出端电连接。

第二方面，提供一种栅极驱动电路，包括多个级联的如上述的移位寄存器单元；每级的所述移位寄存器单元的第1个输出端和第i个输出端分别与栅线一一对应电连接。

可选的，除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的信号输出端相连接。

第三方面，提供一种显示装置，包括上述的栅极驱动电路。

第四方面，提供一种移位寄存器单元的驱动方法，所述移位寄存器单元包括第一信号输入子电路、第一输出子电路和N个第二输出子电路；N为大于等于2的正整数；所述第一输出子电路与上拉节点、时钟信号端、以及信号输出端连接；所述N个第二输出子电路中的第1个第二输出子电路与所述信号输出端、第1个信号端、以及第1个输出端电连接；所述N个第二输出子电路中的第i个第二输出子电路与所述信号输出端、第i个信号端、第i个输出端、第i-1个输出端、以及第一电压信号端电连接，其中，N≥i≥2，且i为正整数；所述第一信号输入子电路与第一信号输入端、第二电压信号端、以及所述上拉节点电连接；所述移位寄存器单元的驱动方法包括：在图像帧的输入阶段：所述第一信号输入子电路在来自所述第一信号输入端的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；在所述图像帧的输出阶段：所述第一输出子电路在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；所述N个第二输出子电路在来自第1个到第i个信号端的信号的控制下，将来自所述信号输出端的信号依次通过第1个到第i个输出端输出；并且，在第i个输出端输出信号的同时，对第i-1个输出端进行复位。

可选的，所述移位寄存器单元还包括第二降噪子电路和第三降噪子电路；所述第二降噪子电路与第三信号输入端、所述上拉节点、以及所述第一电压信号端电连接；所述第三降噪子电路与第四信号输入端、所述信号输出端、以及所述第一电压信号端电连接；所述移位寄存器单元的驱动方法还包括：在所述图像帧的消隐阶段：所述第二降噪子电路在来自所述第三信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；所述第三降噪子电路在来自所述第四信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。

综上所述，本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，包括第一输出子电路和N个第二输出子电路，N为大于等于2的正整数。第一输出子电路与上拉节点、时钟信号端、以及信号输出端电连接。N个第二输出子电路中的第1个第二输出子电路与信号输出端、第1个信号端、以及第1个输出端电连接。N个第二输出子电路中的第i个第二输出子电路与信号输出端、第i个信号端、第i个输出端、第i-1个输出端、以及第一电压信号端电连接。其中，N≥i≥2，且i为正整数。其中，第一输出子电路用于在来自上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至信号输出端。N个第二输出子电路中的第1个第二输出子电路用于在来自第1个信号端的信号的控制下，将来自信号输出端的信号传输至第1个输出端。N个第二输出子电路中的第i个第二输出子电路用于在来自第i个信号端的信号的控制下，将来自信号输出端的信号传输至第i个输出端，并且，将来自第一电压信号端的第一电压信号传输至第i-1个输出端，对第i-1个输出端进行复位。因此，该移位寄存器单元可以将来自信号输出端的信号分成多个信号，以向与第1个至第i个输出端电连接的栅线逐行提供栅极扫描信号，使得一个移位寄存器单元可以对应多根栅线，实现多行亚像素可以复用一个移位寄存器单元，从而减小了移位寄存器单元的数量，减小了GOA电路的尺寸，使得显示面板的边框尺寸减小，便于显示面板实现窄边框。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示装置的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的结构示意图；

图4为图3中的移位寄存器单元的具体结构示意图；

图5为本发明实施例提供的另一种移位寄存器单元的具体结构示意图；

图6为本发明实施例提供的又一种移位寄存器单元的具体结构示意图；

图7为用于驱动如图4所示的移位寄存器单元的信号时序图；

图8为用于驱动如图5所示的移位寄存器单元的信号时序图；

图9为用于驱动如图6所示的移位寄存器单元的信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种显示装置，包括显示面板10。

如图1所示，该显示面板10包括显示区(active area，AA区)和周边区S，周边区S例如围绕AA区一圈设置。上述AA区包括多个亚像素P。

图1中以上述多个亚像素P呈阵列形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。亚像素P内设置有用于控制亚像素P进行显示的像素电路。该像素电路包括多个晶体管。

在此基础上，如图1所示，显示面板10还包括多根栅线(G11……G1i、G21……G2i、……、Gm1……Gmi)。

可选的，同一行亚像素可以与一根栅线电连接。

基于此，在本发明的一些实施例中，如图1所示，上述的显示装置还包括设置于周边区S的栅极驱动电路20。

如图2所示，该栅极驱动电路20包括多个移位寄存器单元(SR1、SR2……SR(m-1)、SRm)。

每级移位寄存器单元的第1个输出端至第i个输出端分别与栅线一一对应电连接。并且，通过栅线向一行亚像素的每个亚像素中的至少一个晶体管的栅极提供栅极扫描信号。

可以理解的是，第一级移位寄存器单元(SR1)的第1个输出端OUT(1)与其对应的栅线G11电连接，第一级移位寄存器单元(SR1)的第i个输出端OUT(i)与其对应的栅线G1i电连接，第2级移位寄存器单元(SR2)的第1个输出端OUT(1)与其对应的栅线G21电连接，第2级移位寄存器单元(SR2)的第i个输出端OUT(i)与其对应的栅线G2i电连接，第m级移位寄存器单元(SRm)的第1个输出端OUT(1)与其对应的栅线Gm1电连接，第m级移位寄存器单元(SRm)的第i个输出端OUT(i)与其对应的栅线Gmi电连接。

在本发明的一些实施例中，移位寄存器单元包括与信号输出端Output电连接的第一输出子电路。

在此情况下，可选的，如图2所示，当多个移位寄存器依次级联时，除了第一级移位寄存器单元SR1以外，每一级移位寄存器单元的第一信号输入端IN1与其上一级移位寄存器单元的信号输出端Output相连接。除了最后一级移位寄存器单元SRm以外，每一级移位寄存器单元的第二信号输入端IN2与其下一级移位寄存器单元的信号输出端Output相连接。

需要说明的是，上述第一级移位寄存器单元SR1和最后一级移位寄存器单元SRm是相对的，根据栅极驱动电路20正向扫描和反向扫描而定。该栅极驱动电路20用于对栅线进行正向扫描时，根据栅线的扫描顺序，向第一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；向最后一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRm。该栅极驱动电路20用于对栅线进行反向扫描时，根据栅线的扫描顺序，最后一根栅线先被输入扫描信号，因而，向最后一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；向第一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRm。

在上述的基础上，可选的，如图2所示，第一级移位寄存器单元SR1的第一信号输入端IN1可以连接起始信号端STV，最后一级移位寄存器单元SRm的第二信号输入端IN2可以连接上述起始信号端STV。

其中，起始信号端STV用于输出起始信号，该栅极驱动电路20的第一级移位寄存器单元SR1在接收到上述起始信号后开始对栅线进行逐行扫描。

在此情况下，当起始信号端STV的起始信号输入第一级移位寄存器单元SR1的第一信号输入端IN1时，最后一级移位寄存器单元SRm的第二信号输入端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元SRm进行复位。

此处，最后一级移位寄存器单元SRm的第二信号输入端IN2也可以单独设置初始化信号端，该初始化信号端可以向最后一级移位寄存器单元SRm的第二信号输入端IN2传输复位信号。

需要说明的是，任意相邻的两个级联的移位寄存器单元的时钟信号端CLK提供的时钟信号具有180度相位差。

例如，如图2所示，第一级移位寄存器单元SR1的时钟信号端CLK接收来自第一时钟信号线CLK(1)的第一时钟信号，与第一级移位寄存器单元SR1级联的第二级移位寄存器单元SR2的时钟信号端CLK接收来自第二时钟信号线CLK(2)的第二时钟信号；第m-1级移位寄存器单元SR(m-1)的时钟信号端CLK接收来自第一时钟信号线CLK(1)的第一时钟信号，与第m-1级移位寄存器单元SR(m-1)级联的第m级移位寄存器单元SRm的时钟信号端CLK接收来自第二时钟信号线CLK(2)的第二时钟信号；其中，第一时钟信号和第二时钟信号具有180度相位差，即，当第一时钟信号为高电平信号时，第一时钟信号为低电平信号，当第一时钟信号为低电平信号时，第二时钟信号为高电平信号。

基于上述的描述，如图3所示，本发明实施例提供一种移位寄存器单元，包括第一输出子电路21和N个第二输出子电路，N为大于等于2的正整数。

第一输出子电路21与上拉节点PU、时钟信号端CLK、以及信号输出端Output电连接。

N个第二输出子电路中的第1个第二输出子电路22(1)与信号输出端Output、第1个信号端S(1)、以及第1个输出端OUT(1)电连接。

N个第二输出子电路中的第i个第二输出子电路22(i)与信号输出端Output、第i个信号端S(i)、第i个输出端OUT(i)、第i-1个输出端OUT(i-1)、以及第一电压信号端V1电连接。其中，N≥i≥2，且i为正整数。

其中，第一输出子电路21用于在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。

N个第二输出子电路中的第1个第二输出子电路22(1)用于在来自第1个信号端S(1)的信号的控制下，将来自信号输出端Output的信号传输至第1个输出端OUT(1)。

N个第二输出子电路中的第i个第二输出子电路22(i)用于在来自第i个信号端S(i)的信号的控制下，将来自信号输出端Output的信号传输至第i个输出端OUT(i)，并且，将来自第一电压信号端V1的第一电压信号传输至第i-1个输出端OUT(i-1)，对第i-1个输出端OUT(i-1)进行复位。

需要说明的是，N个第二输出子电路在来自第1个到第i个信号端的信号的控制下，将来自信号输出端Output的信号依次通过第1个到第i个输出端输出。并且，在第i个输出端OUT(i)输出信号的同时，对第i-1个输出端OUT(i-1)进行复位。

可以理解的是，对与第1个至第i个输出端电连接的栅线依次输出栅极扫描信号，并在对与第i个输出端电连接的栅线输出栅极扫描信号的同时，对与第i-1个输出端电连接的栅线进行复位。

示例的，第一级移位寄存器SR1中的第1个输出端OUT(1)与栅线G11电连接，第一级移位寄存器SR1中的第i个输出端OUT(i)与栅线G1i电连接，第二级移位寄存器SR2中的第1个输出端OUT(1)与栅线G21电连接，第二级移位寄存器SR2中的第i个输出端OUT(i)与栅线G2i电连接，第m级移位寄存器SRm中的第1个输出端OUT(1)与栅线Gm1电连接，第m级移位寄存器SRm中的第i个输出端OUT(i)与栅线Gmi电连接。

当信号输出端Output输出有效信号时，首先N个第二输出子电路中的第1个第二输出子电路22(1)在来自第1个信号端S(1)的信号的控制下，将来自信号输出端Output的信号传输至第1个输出端OUT(1)。之后，N个第二输出子电路中的第2个第二输出子电路22(2)在来自第2个信号端S(2)的信号的控制下，将来自信号输出端Output的信号传输至第2个输出端OUT(2)，并且，将来自第一电压信号端V1的第一电压信号传输至第1个输出端OUT(1)，对第1个输出端OUT(1)进行复位。之后，N个第二输出子电路中的第3个第二输出子电路22(3)在来自第3个信号端S(3)的信号的控制下，将来自信号输出端Output的信号传输至第3个输出端OUT(3)，并且，将来自第一电压信号端V1的第一电压信号传输至第2个输出端OUT(2)，对第2个输出端OUT(2)进行复位，此时第1个输出端OUT(1)仍保持被第2个第二输出子电路22(2)进行复位的状态。以此类推，直至第N个第二输出子电路22(N)在来自第N个信号端S(N)的信号的控制下，将来自信号输出端Output的信号传输至第N个输出端OUT(N)，并且，将来自第一电压信号端V1的第一电压信号传输至第N-1个输出端OUT(N-1)，对第N-1个输出端OUT(N-1)进行复位。

其中，第一输出子电路21向信号输出端Output输出有效信号的开始时刻为第1个第二输出子电路22(1)输出有效信号的开始时刻，第一输出子电路21向信号输出端Output输出有效信号的完毕时刻为第N个第二输出子电路22(N)输出有效信号的完毕时刻。

在此基础上，由于每级移位寄存器单元包括N个第二输出子电路，其中，第1个第二输出子电路22(1)向第1个输出端OUT(1)输出来自信号输出端Output的信号，第i个第二输出子电路22(i)向第i个输出端OUT(i)输出来自信号输出端Output的信号，因此，该移位寄存器单元可以将来自信号输出端Output的信号分成多个信号，以向与第1个至第i个输出端电连接的栅线逐行提供栅极扫描信号，使得一个移位寄存器单元可以对应多根栅线，实现多行亚像素可以复用一个移位寄存器单元，从而减小了移位寄存器单元的数量，并减小了GOA电路的尺寸。

综上所述，本发明实施例提供一种移位寄存器单元，包括第一输出子电路21和N个第二输出子电路，N为大于等于2的正整数。第一输出子电路21与上拉节点PU、时钟信号端CLK、以及信号输出端Output电连接。N个第二输出子电路中的第1个第二输出子电路22(1)与信号输出端Output、第1个信号端S(1)、以及第1个输出端OUT(1)电连接。N个第二输出子电路中的第i个第二输出子电路22(i)与信号输出端Output、第i个信号端S(i)、第i个输出端OUT(i)、第i-1个输出端OUT(i-1)、以及第一电压信号端V1电连接。其中，N≥i≥2，且i为正整数。其中，第一输出子电路21用于在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。N个第二输出子电路中的第1个第二输出子电路22(1)用于在来自第1个信号端S(1)的信号的控制下，将来自信号输出端Output的信号传输至第1个输出端OUT(1)。N个第二输出子电路中的第i个第二输出子电路22(i)用于在来自第i个信号端S(i)的信号的控制下，将来自信号输出端Output的信号传输至第i个输出端OUT(i)，并且，将来自第一电压信号端V1的第一电压信号传输至第i-1个输出端OUT(i-1)，对第i-1个输出端OUT(i-1)进行复位。因此，该移位寄存器单元可以将来自信号输出端Output的信号分成多个信号，以向与第1个至第i个输出端电连接的栅线逐行提供栅极扫描信号，使得一个移位寄存器单元可以对应多根栅线，实现多行亚像素可以复用一个移位寄存器单元，从而减小了移位寄存器单元的数量，减小了GOA电路的尺寸，使得显示面板的边框尺寸减小，能够便于实现显示面板的窄边框。

在此基础上，在本发明的一些实施例中，如图3所示，移位寄存器单元还包括第一信号输入子电路23、第一降噪子电路24、下拉控制子电路25、以及下拉子电路26。

第一信号输入子电路23与第一信号输入端IN1、第二电压信号端V2、以及上拉节点PU电连接。

第一降噪子电路24与上拉节点PU、第二信号输入端IN2、以及第三电压信号端V3电连接。

下拉控制子电路25与第四电压信号端V4、上拉节点PU、下拉节点PD、以及第一电压信号端V1电连接。

下拉子电路26与下拉节点PD、上拉节点PU、信号输出端Output、以及第一电压信号端V1电连接。

其中，第一信号输入子电路23用于在来自第一信号输入端IN1的信号的控制下，将来自第二电压信号端V2的第二电压信号传输至上拉节点PU。

第一降噪子电路24用于在来自第二信号输入端IN2的信号的控制下，将来自第三电压信号端V3的第三电压信号传输至上拉节点PU。

下拉控制子电路25用于在来自第四电压信号端V4的第四电压信号和来自上拉节点PU的信号的共同控制下，分别在不同的时间段，将来自第一电压信号端V1的第一电压信号传输至下拉节点PD，将来自第四电压信号端V4的第四电压信号传输至下拉节点PD。

下拉子电路26用于在来自下拉节点PD的信号的控制下，将来自第一电压信号端V1的第一电压信号传输至上拉节点PU和信号输出端Output。

需要说明的是，第一电压信号端V1、第二电压信号端V2、第三电压信号端V3、以及第四电压信号端V4均提供的是固定电平信号，本领域技术人员可以根据实际情况对第一电压信号端V1、第二电压信号端V2、第三电压信号端V3、以及第四电压信号端V4提供的信号的电压的大小进行设定。

在此基础上，在本发明的一些实施例中，如图3所示，移位寄存器单元还包括第二降噪子电路27。

第二降噪子电路27与第三信号输入端IN3、上拉节点PU、以及第一电压信号端V1电连接。

其中，第二降噪子电路27用于在来自第三信号输入端IN3的信号的控制下，将来自第一电压信号端V1的第一电压信号传输至上拉节点PU。

在本发明的一些实施例中，如图3所示，移位寄存器单元还包括

第三降噪子电路28。

第三降噪子电路28与第四信号输入端IN4、信号输出端Output、以及第一电压信号端V1电连接。

第三降噪子电路28用于在来自第四信号输入端IN4的信号的控制下，将来自第一电压信号端V1的第一电压信号传输至信号输出端Output。

具体地，在本发明的一些实施例中，如图4所示，N个第二输出子电路中的第1个第二输出子电路22(1)包括第一晶体管M1。

第一晶体管M1的栅极与第1个信号端电连接，第一晶体管M1的第一极与信号输出端Output电连接，第一晶体管M1的第二极与第1个输出端OUT(1)电连接。

在本发明的一些实施例中，如图4所示，N个第二输出子电路中的第i个第二输出子电路22(i)包括第二晶体管M2和第三晶体管M3。

第二晶体管M2的栅极与第i个信号端S(i)电连接，第二晶体管M2的第一极与信号输出端Output电连接，第二晶体管M2的第二极与第i个输出端OUT(i)电连接。

第三晶体管M3的栅极与第i个信号端S(i)电连接，第三晶体管M3的第一极与第一电压信号端V1电连接，第三晶体管M3的第二极与第i-1个输出端OUT(i-1)电连接。

可以理解的是，如图5所示，在i＝2的情况下，N个第二输出子电路中的第2个第二输出子电路22(2)的第二晶体管M2的栅极与第2个信号端S(2)电连接，第二晶体管M2的第一极与信号输出端Output电连接，第二晶体管M2的第二极与第2个输出端OUT(2)电连接，

第三晶体管M3的栅极与第2个信号端S(2)电连接，第三晶体管M3的第一极与第一电压信号端V1电连接，第三晶体管M3的第二极与第1个输出端OUT(1)电连接。

如图6所示，在i＝3的情况下，N个第二输出子电路中的第3个第二输出子电路22(3)的第二晶体管M2的栅极与第3个信号端S(3)电连接，第二晶体管M2的第一极与信号输出端Output电连接，第二晶体管M2的第二极与第3个输出端OUT(3)电连接，第三晶体管M3的栅极与第3个信号端S(3)电连接，第三晶体管M3的第一极与第一电压信号端V1电连接，第三晶体管M3的第二极与第2个输出端OUT(2)电连接。

在本发明的一些实施例中，如图4所示，第一输出子电路21包括第四晶体管M4和存储电容C。

第四晶体管M4的栅极与上拉节点PU电连接，第四晶体管M4的第一极与时钟信号端CLK电连接，第四晶体管M4的第二极与信号输出端Output电连接。

存储电容C的第一极与上拉节点PU电连接，存储电容C的第二极与信号输出端Output电连接。

在本发明的一些实施例中，如图4所示，第一信号输入子电路23包括第五晶体管M5。

第五晶体管M5的栅极与第一信号输入端IN1电连接，第五晶体管M5的第一极与第二电压信号端V2电连接，第五晶体管M5的第二极与上拉节点PU电连接。

在本发明的一些实施例中，如图4所示，第一降噪子电路24包括第六晶体管M6。

第六晶体管M6的栅极与第二信号输入端IN2电连接，第六晶体管M6的第一极与第三电压信号端V3电连接，第六晶体管M6的第二极与上拉节点PU电连接。

在本发明的一些实施例中，如图4所示，下拉控制子电路25包括第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10。

第七晶体管M7的栅极和第一极均与第四电压信号端V4电连接，

第七晶体管M7的第二极与第八晶体管M8的栅极和第九晶体管M9的第二极电连接。

第八晶体管M8的第一极与第四电压信号端V4电连接，第八晶体管M8的第二极与下拉节点PD电连接。

第九晶体管M9的栅极与上拉节点PU电连接，第九晶体管M9的第一极与第一电压信号端V1电连接。

第十晶体管M10的栅极与上拉节点PU电连接，第十晶体管M10的第一极与第一电压信号端V1电连接。第十晶体管M10的第二极与下拉节点PD电连接。

在本发明的一些实施例中，如图4所示，下拉子电路26包括第十一晶体管M11和第十二晶体管M12。

第十一晶体管M11的栅极与下拉节点PD电连接，第十一晶体管M11的第一极与第一电压信号端V1电连接，第十一晶体管M11的第二极与上拉节点PU电连接。

第十二晶体管M12的栅极与下拉节点PD电连接，第十二晶体管M12的第一极与第一电压信号端V1电连接，第十二晶体管M12的第二极与信号输出端Output电连接。

在本发明的一些实施例中，如图4所示，第二降噪子电路27包括第十三晶体管M13。

第十三晶体管M13的栅极与第三信号输入端IN3电连接，第十三晶体管M13的第一极与第一电压信号端V1电连接，第十三晶体管M13的第二极与上拉节点PU电连接。

在本发明的一些实施例中，如图4所示，第三降噪子电路28包括第十四晶体管M14。

第十四晶体管M14的栅极与第四信号输入端IN4电连接，第十四晶体管M14的第一极与第一电压信号端V1电连接，第十四晶体管M14的第二极与信号输出端Output电连接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

此外，本发明均以上述晶体管均为N型晶体管为例进行说明。并且，第一电压信号端V1恒定输出低电平，第一信号输入端IN1接收输入信号INPUT，第二信号输入端IN2接收复位信号RESET。其中“0”表示低电平，“1”表示高电平。

在此情况下，结合图7所示的信号时序图，对图4所示的移位寄存器单元在不同的阶段(P1～P5)的工作情况进行详细的举例说明。

需要说明的是，在一图像帧中，第一电压信号端V1提供的第一电压信号恒为低电平信号，第二电压信号端V2提供的第二电压信号恒为高电平信号，第三电压信号端V3提供的第三电压信号恒为低电平信号，第四电压信号端V4提供的第四电压信号恒为高电平信号。

在此情况下，在输入阶段P1，INPUT＝1，RESET＝0，CLK＝0。

由于来自第一信号输入端IN1的信号为高电平，因此，第五晶体管M5导通，从而将第二电压信号端V2的高电平信号传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。

此时，存储电容C对传输至上拉节点PU的电压进行存储。并且，随着上拉节点PU的电位逐渐升高，使得第四晶体管M4在上拉节点PU高电位的控制下导通，从而将时钟信号端CLK的低电平信号传输至信号输出端Output。

在此情况下，由于第1个信号端S(1)至第i个信号端S(i)均输入低电平信号，因此，N个第二输出子电路中的所有晶体管均截止。此时，第1个输出端OUT(1)至第i个输出端OUT(i)均无信号输出。

可以理解的是，在如图5所示的移位寄存器单元中，i＝2的情况下，第1个信号端S(1)和第2个信号端S(2)均输入低电平信号(如图8所示)，因此，第一晶体管M1、以及第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3均截止。此时，第1个输出端OUT(1)和第2个输出端OUT(2)均无信号输出。

在如图6所示的移位寄存器单元中，i＝3的情况下，第1个信号端S(1)、第2个信号端S(2)和第3个信号端S(3)均输入低电平信号(如图9所示)，因此，第一晶体管M1、第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3、以及第3个第二输出子电路22(3)中的第二晶体管M2和第三晶体管M3均处于截止状态。此时，第1个输出端OUT(1)、第2个输出端OUT(2)和第3个输出端OUT(3)均无信号输出。

在此基础上，在上拉节点PU高电位的控制下，第九晶体管M9和第十晶体管M10导通，在第四电压信号端V4的高电平信号的控制下，第七晶体管M7导通，但由于第九晶体管M9沟道的宽长比大于第七晶体管M7沟道的宽长比，使得第八晶体管M8的栅极为低电平，控制第八晶体管M8截止，使得下拉节点PD的电位仍会通过第十晶体管M10下拉至第一电压信号端V1的低电平。此时，在下拉节点PD低电位的控制下，第十一晶体管M11和第十二晶体管M12均处于截止状态。

并且，由于第二信号输入端IN2、第三信号输入端IN3和第四信号输入端IN4均输入低电平信号，因此，第六晶体管M6、第十三晶体管M13和第十四晶体管M14均处于截止状态。

综上所述，在输入阶段P1，第1个输出端OUT(1)至第i个输出端OUT(i)均无有效信号输出。

在输出阶段P2，INPUT＝0，RESET＝0，CLK＝1。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。电容C将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得第四晶体管M4保持开启状态。此时，时钟信号端CLK的高电平信号通过第四晶体管M4传输至信号输出端Output。

并且，在存储电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第四晶体管M4处于导通的状态，从而使得时钟信号端CLK的高电平能够持续稳定的传输至信号输出端Output。

需要说明的是，如图7所示，移位寄存器单元的输出阶段(P2)包括多个第二输出子电路的输出时段(ts1～tsi)，即，第1个第二输出子电路22(1)至第i个第二输出子电路22(i)的输出时段分别为ts1～tsi，例如，第1个第二输出子电路22(1)的输出时段为ts1，第i个第二输出子电路22(i)的输出时段为tsi。

在此情况下，在移位寄存器单元的输出阶段(P2)，对第1个第二输出子电路22(1)至第i个第二输出子电路22(i)进行依次输出，即，将来自信号输出端Output的信号依次通过第1个至第i个输出端(OUT(1)～OUT(i))输出。并且，在第i个输出端OUT(i)输出信号的同时，对第i-1个输出端OUT(i-1)进行复位，即，在第i个第二输出子电路22(i)的输出时段tsi，第i个第二输出子电路22(i)还对第i-1个输出端OUT(i-1)进行复位。

可以理解的是，与第1个输出端OUT(1)电连接的栅线首先接收来自第1个第二输出子电路22(1)的输出信号，之后与第2个输出端OUT(2)电连接的栅线接收来自第2个第二输出子电路22(2)的输出信号，同时对第1个输出端OUT(1)进行复位，以此类推，直至与第i个输出端OUT(i)电连接的栅线接收来自第i个第二输出子电路22(i)的输出信号，同时对第i-1个输出端OUT(i-1)进行复位。

在此基础上，在输出阶段P2中的第1个第二输出子电路22(1)的输出时段ts1，在第1个信号端S(1)的高电平信号的控制下，第一晶体管M1开启，将来自信号输出端Output的高电平信号传输至第1个输出端OUT(1)，以向与第1个输出端OUT(1)电连接的栅线输出栅极扫描信号。此时，第i个第二输出子电路中的第二晶体管M2和第三晶体管M3均在第i个信号端S(i)的低电平信号的控制下处于截止状态。

在输出阶段P2中的第i个第二输出子电路22(i)的输出时段tsi，在第1个信号端S(1)的低电平信号的控制下，第一晶体管M1截止。在第i个信号端S(i)的高电平信号的控制下，第i个第二输出子电路22(i)中的第二晶体管M2开启，将来自信号输出端Output的高电平信号传输至第i个输出端OUT(i)，以向与第i个输出端OUT(i)电连接的栅线输出栅极扫描信号。同时，在第i个信号端S(i)的高电平信号的控制下，第i个第二输出子电路22(i)中的第三晶体管M3开启，将来自第一电压信号端V1的低电平的第一电压信号传输至第i-1个输出端，使得第i-1个输出端OUT(i-1)输出低电平信号，以对第i-1个输出端OUT(i-1)进行复位。

示例的，在如图5所示的移位寄存器单元中，i＝2的情况下，在输出阶段P2中的第2个第二输出子电路22(2)的输出时段ts2(如图8所示)，在第1个信号端S(1)的低电平信号的控制下，第一晶体管M1截止。在第2个信号端S(2)的高电平信号的控制下，第2个第二输出子电路22(2)中的第二晶体管M2开启，将来自信号输出端Output的高电平信号传输至第2个输出端OUT(2)，以向与第2个输出端OUT(2)电连接的栅线输出栅极扫描信号。同时，在第2个信号端S(2)的高电平信号的控制下，第2个第二输出子电路22(2)中的第三晶体管M3开启，将来自第一电压信号端V1的低电平的第一电压信号传输至第1个输出端OUT(1)，使得第1个输出端OUT(1)输出低电平信号，以对第1个输出端OUT(1)进行复位。

在如图6所示的移位寄存器单元中，i＝3的情况下，在输出阶段P2中的第2个第二输出子电路22(2)的输出时段ts2(如图9所示)，在第1个信号端S(1)的低电平信号的控制下，第一晶体管M1截止，在第3信号端S(3)的低电平信号的控制下，第3个第二输出子电路22(3)第二晶体管M2和第三晶体管M3均截止。在第2个信号端S(2)的高电平信号的控制下，第2个第二输出子电路22(2)中的第二晶体管M2开启，将来自信号输出端Output的高电平信号传输至第2个输出端OUT(2)，以向与第2个输出端OUT(2)电连接的栅线输出栅极扫描信号。同时，在第2个信号端S(2)的高电平信号的控制下，第2个第二输出子电路22(2)中的第三晶体管M3开启，将来自第一电压信号端V1的低电平的第一电压信号传输至第1个输出端OUT(1)，使得第1个输出端OUT(1)输出低电平信号，以对第1个输出端OUT(1)进行复位。之后，在输出阶段P2中的第3个第二输出子电路22(3)的输出时段ts3，第一晶体管M1在第1个信号端S(1)的低电平信号的控制下截止，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的低电平信号的控制下均截止，此时，第1个输出端OUT(1)的电位仍保持为在第2个第二输出子电路22(2)的输出时段ts2的低电平。在此基础上，在第3个信号端S(3)的高电平信号的控制下，第3个第二输出子电路22(3)中的第二晶体管M2开启，第3个第二输出子电路22(3)中的第二晶体管M2将来自信号输出端Output的高电平信号传输至第3个输出端OUT(3)，以向与第3个输出端OUT(3)电连接的栅线输出栅极扫描信号。同时，在第3个信号端S(3)的高电平信号的控制下，第3个第二输出子电路22(3)中的第三晶体管M3开启，将来自第一电压信号端V1的低电平的第一电压信号传输至第2个输出端，使得第2个输出端输出低电平信号，以对第2个输出端进行复位。

需要说明的是，当N个第二输出子电路中的某一个第二输出子电路输出来自信号输出端Output的信号时，N个第二输出子电路中的其余的第二输出子电路均不输出来自信号输出端Output的信号，即，N个第二输出子电路不会同时将来自信号输出端Output的信号输出。并且，显示面板中的每行亚像素的扫描时长均保持不变，即，第1个至第i个输出端依次输出有效信号的时长H均相等。

此外，移位寄存器单元中的第六晶体管M6至第十二晶体管M12均保持与输入阶段P1相同的工作状态。

综上所述，在输出阶段P2，信号输出端Output输出高电平信号，N个第二输出子电路在来自第1个到第i个信号端的信号的控制下，将来自信号输出端Output的信号依次通过第1个到第i个输出端输出，并且在第i个输出端输出信号的同时，对第i-1个输出端进行复位。

在复位阶段P3：INPUT＝0，RESET＝1，CLK＝0。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。在来自第二信号输入端IN2的高电平信号的控制下，第六晶体管M6导通，通过第六晶体管M6将上拉节点PU的电位下拉至第三电压信号端V3的低电平的电位，以对上拉节点PU进行复位。

并且，在上拉节点PU低电位的控制下，第四晶体管M4、第九晶体管M9和第十晶体管M10也均截止。在此基础上，由于在来自第四电压信号端V4的高电平的第四电压信号的控制下，第七晶体管M7导通，并将来自第四电压信号端V4的高电平的第四电压信号传输至第八晶体管M8，使得第八晶体管M8导通，第八晶体管M8将第四电压信号端V4的高电平的第四电压信号传输至下拉节点PD。在此情况下，在下拉节点PD的高电平信号的控制下，第十一晶体管M11导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第一电压信号端V1的低电平，同时，在下拉节点PD的高电平信号的控制下，第十二晶体管M12导通，通过第十二晶体管M12将信号输出端Output的电位下拉至第一电压信号端V1的低电平，此时信号输出端Output输出低电平信号。

在此基础上，N个第二输出子电路也可以在来自第1个到第i个信号端的信号的控制下，将来自信号输出端Output的低电平信号依次通过第1个到第i个输出端输出。并且，在第i个输出端输出信号的同时，对第i-1个输出端进行复位。

可以理解的是，在图5中的移位寄存器单元，i＝2的情况下，在第1个信号端S(1)的高电平信号(如图8所示)控制下，第1个第二输出子电路22(1)中的第一晶体管M1开启，第一晶体管M1将信号输出端Output的低电平信号传输至第1个输出端OUT(1)，此时，第2个信号端S(2)的低电平信号控制第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，同时，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的高电平信号控制下均开启，使得第二晶体管M2将信号输出端Output的低电平信号传输至第2个输出端OUT(2)，第三晶体管M3将第一电压信号端V1的低电平信号传输至第1个输出端OUT(1)。

在图6中的移位寄存器单元，i＝3的情况下，在第1个信号端S(1)的高电平信号(如图9所示)控制下，第1个第二输出子电路22(1)中的第一晶体管M1开启时，第一晶体管M1将信号输出端Output的低电平信号传输至第1个输出端OUT(1)，此时，第2个信号端S(2)的低电平信号控制第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3截止，第3个信号端S(3)的低电平信号控制第3个第二输出子电路22(3)中的第二晶体管M2和第三晶体管M3截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，同时，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的高电平信号控制下均开启，使得第2个第二输出子电路22(2)中的第二晶体管M2将信号输出端Output的低电平信号传输至第2个输出端OUT(2)，第2个第二输出子电路22(2)中的第三晶体管M3将第一电压信号端V1的低电平信号传输至第1个输出端OUT(1)，此时，第3个第二输出子电路中的第二晶体管M2和第三晶体管M3仍截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的低电平信号控制下截止，同时，第3个第二输出子电路22(3)中的第二晶体管M2和第三晶体管M3在第3个信号端S(3)的高电平信号控制下均开启，使得第3个第二输出子电路22(3)中的第二晶体管M2将信号输出端Output的低电平信号传输至第3个输出端OUT(3)，第3个第二输出子电路22(3)中的第三晶体管M3将第一电压信号端V1的低电平信号传输至第2个输出端OUT(2)。

此外，在第三信号输入端IN3的低电平信号控制下第十三晶体管M13截止，在第四信号输入端IN4的低电平信号的控制下第十四晶体管M14截止。

综上所述，在复位阶段P3，信号输出端Output、以及第1个到第i个输出端均输出低电平信号。

在降噪阶段P4，INPUT＝0，RESET＝0。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。并且，在来自第二信号输入端IN2的低电平信号的控制下，第六晶体管M6截止。

在上拉节点PU低电位的控制下，第四晶体管M4、第九晶体管M9和第十晶体管M10也均截止。在来自第四电压信号端V4的高电平的第四电压信号的控制下，第七晶体管M7导通，并将来自第四电压信号端V4的高电平的第四电压信号传输至第八晶体管M8，使得第八晶体管M8导通，第八晶体管M8将第四电压信号端V4的高电平的第四电压信号传输至下拉节点PD。在此情况下，在下拉节点PD的高电平信号的控制下，第十一晶体管M11导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第一电压信号端V1的低电平，同时，在下拉节点PD的高电平信号的控制下，第十二晶体管M12导通，通过第十二晶体管M12将信号输出端Output的电位下拉至第一电压信号端V1的低电平，从而对上拉节点PU和信号输出端Output进行降噪。

在此基础上，N个第二输出子电路在来自第1个到第i个信号端的信号的控制下，将来自信号输出端Output的低电平信号依次通过第1个到第i个输出端输出。并且，在第i个输出端输出信号的同时，对第i-1个输出端进行复位。

可以理解的是，在图5中的移位寄存器单元，i＝2的情况下，如图8所示，在第1个信号端S(1)的高电平信号控制下，第1个第二输出子电路22(1)中的第一晶体管M1开启，第一晶体管M1将信号输出端Output的低电平信号传输至第1个输出端OUT(1)，此时，第2个信号端S(2)的低电平信号控制第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，同时，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的高电平信号控制下均开启，使得第二晶体管M2将信号输出端Output的低电平信号传输至第2个输出端OUT(2)，第三晶体管M3将第一电压信号端V1的低电平信号传输至第1个输出端OUT(1)。

在图6中的移位寄存器单元，i＝3的情况下，如图9所示，在第1个信号端S(1)的高电平信号控制第1个第二输出子电路22(1)中的第一晶体管M1开启时，第一晶体管M1将信号输出端Output的低电平信号传输至第1个输出端OUT(1)，此时，第2个信号端S(2)的低电平信号控制第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3截止，第3个信号端S(3)的低电平信号控制第3个第二输出子电路22(3)中的第二晶体管M2和第三晶体管M3截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，同时，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的高电平信号控制下均开启，使得第2个第二输出子电路22(2)中的第二晶体管M2将信号输出端Output的低电平信号传输至第2个输出端OUT(2)，第2个第二输出子电路22(2)中的第三晶体管M3将第一电压信号端V1的低电平信号传输至第1个输出端OUT(1)，此时，第3个第二输出子电路中的第二晶体管M2和第三晶体管M3仍截止。之后，第1个第二输出子电路22(1)中的第一晶体管M1在第1个信号端S(1)的低电平信号控制下截止，第2个第二输出子电路22(2)中的第二晶体管M2和第三晶体管M3在第2个信号端S(2)的低电平信号控制下截止，同时，第3个第二输出子电路22(3)中的第二晶体管M2和第三晶体管M3在第3个信号端S(3)的高电平信号控制下均开启，使得第3个第二输出子电路22(3)中的第二晶体管M2将信号输出端Output的低电平信号传输至第3个输出端OUT(3)，第3个第二输出子电路22(3)中的第三晶体管M3将第一电压信号端V1的低电平信号传输至第2个输出端OUT(2)。

此外，在第三信号输入端IN3的低电平信号控制下第十三晶体管M13截止，在第四信号输入端IN4的低电平信号的控制下第十四晶体管M14截止。

综上所述，在降噪阶段P4，信号输出端Output、以及第1个到第i个输出端均输出低电平信号，从而实现对移位寄存器单元降噪。

需要说明的是，在一图像帧内，栅极驱动电路会从上至下或从下至上对栅线进行逐行扫描。以从上直下对栅线进行扫描为例，当对最后一行栅线扫描之后，栅极驱动电路需要从最后一行回到第一行，进入下一图像帧的扫描步骤。为了避免对显示造成影响，上述从最后一行回到第一行的这段时间，需要该栅极驱动电路中任意一个移位寄存器单元均无有效信号输出，这段时间为消隐时间(Blank)。

在图像帧的消隐阶段P5：INPUT＝0，RESET＝0，CLK＝0。

在此情况下，当来自第三信号输入端IN3的信号为高电平信号时，第十三晶体管M13开启，将来自第一电压信号端V1的低电平的第一电压信号传输至上拉节点PU，以对上拉节点PU进行降噪。并且，当来自第四信号输入端IN4的信号为高电平信号时，第十四晶体管M14开启，将来自第一电压信号端V1的低电平的第一电压信号传输至信号输出端Output，以对信号输出端Output进行降噪。因此，上拉节点PU和信号输出端Output的电位均为低电平，即，信号输出端Output无有效信号输出，从而可以在上述消隐阶段内，可以对信号输出端Output持续进行降噪。这样，可以有效避免噪声对显示效果造成的影响。

此外，在消隐阶段P5，由于第一信号输入端IN1、第二信号输入端IN2、第1个到第i个信号端均输入低电平信号，因此，移位寄存器单元中除了第十三晶体管M13和第十四晶体管M14之外，其余的晶体管均截止。

需要说明的是，在消隐阶段P5，第1个到第i个信号端也可以有高电平信号输入。这样，可以在消隐阶段P5对第1个到第i个输出端进行降噪。

综上所述，在消隐阶段P4，信号输出端Output、以及第1个到第i个输出端均输出低电平信号。

综上，本发明中的移位寄存器单元在图像帧的输出阶段，可以通过N个第二输出子电路，在来自第1个到第i个信号端的信号的控制下，将来自信号输出端Output的信号依次通过第1个到第i个输出端输出，并且，在第i个输出端OUT(i)输出信号的同时，对第i-1个输出端OUT(i-1)进行复位，使得移位寄存器单元可以将来自信号输出端Output的信号分成多个信号，以向与第1个至第i个输出端电连接的栅线逐行提供栅极扫描信号，使得一个移位寄存器单元可以对应多根栅线，实现多行亚像素可以复用一个移位寄存器单元，从而减小了移位寄存器单元的数量，减小了GOA电路的尺寸，使得显示面板的边框尺寸减小，能够便于实现显示面板的窄边框。

在此基础上，本发明实施例还提供一种移位寄存器单元的驱动方法，参考图3，移位寄存器单元包括第一信号输入子电路23、第一输出子电路21和N个第二输出子电路，N为大于等于2的正整数。

第一输出子电路21与上拉节点PU、时钟信号端CLK、以及信号输出端Output电连接。

N个第二输出子电路中的第1个第二输出子电路22(1)与信号输出端Output、第1个信号端S(1)、以及第1个输出端OUT(1)电连接。

N个第二输出子电路中的第i个第二输出子电路22(i)与信号输出端Output、第i个信号端S(i)、第i个输出端OUT(i)、第i-1个输出端OUT(i-1)、以及第一电压信号端V1电连接。其中，N≥i≥2，且i为正整数。

第一信号输入子电路23与第一信号输入端IN1、第二电压信号端V2、以及上拉节点PU电连接。

移位寄存器单元的驱动方法包括：

在如图7所示的图像帧的输入阶段P1：

第一信号输入子电路23在来自第一信号输入端IN1的信号的控制下，将来自第二电压信号端V2的第二电压信号传输至上拉节点PU。

在如图7所示的图像帧的输出阶段P2：

第一输出子电路21在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至信号输出端Output。

N个第二输出子电路在来自第1个到第i个信号端(OUT(1)～OUT(i))的信号的控制下，将来自信号输出端Output的信号依次通过第1个到第i个输出端输出，并且，在第i个输出端OUT(i)输出信号的同时，对第i-1个输出端OUT(i-1)进行复位。

在此基础上，在本发明的一些实施例中，参考图3，移位寄存器单元还包括第二降噪子电路27和第三降噪子电路28。

第二降噪子电路27与第三信号输入端IN3、上拉节点PU、以及第一电压信号端V1电连接。

第三降噪子电路28与第四信号输入端IN4、信号输出端Output、以及第一电压信号端V1电连接。

移位寄存器单元的驱动方法还包括：

在如图7所示的图像帧的消隐阶段P5：

第二降噪子电路27在来自第三信号输入端IN3的信号的控制下，将来自第一电压信号端V1的第一电压信号传输至上拉节点PU。

第三降噪子电路28在来自第四信号输入端IN4的信号的控制下，将来自第一电压信号端V1的第一电压信号传输至信号输出端Output。

上述的移位寄存器单元的驱动方法具有与上述的移位寄存器单元相同的有益效果，因此不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：第一输出子电路和N个第二输出子电路；N为大于等于2的正整数；

所述第一输出子电路与上拉节点、时钟信号端、以及信号输出端电连接；所述第一输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；

所述N个第二输出子电路中的第1个第二输出子电路与所述信号输出端、第1个信号端、以及第1个输出端电连接；该第二输出子电路被配置为在来自所述第1个信号端的信号的控制下，将来自所述信号输出端的信号传输至所述第1个输出端；

所述N个第二输出子电路中第i个第二输出子电路与所述信号输出端、第i个信号端、第i个输出端、第i-1个输出端、以及第一电压信号端电连接，其中，N≥i≥2，且i为正整数；该第二输出子电路被配置为在来自所述第i个信号端的信号的控制下，将来自所述信号输出端的信号传输至所述第i个输出端，并且，将来自所述第一电压信号端的第一电压信号传输至所述第i-1个输出端，对所述第i-1个输出端进行复位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一信号输入子电路、第一降噪子电路、下拉控制子电路、以及下拉子电路；

所述第一信号输入子电路与第一信号输入端、第二电压信号端、以及所述上拉节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；

所述第一降噪子电路与所述上拉节点、第二信号输入端、以及第三电压信号端电连接；所述第一降噪子电路被配置为在来自所述第二信号输入端的信号的控制下，将来自所述第三电压信号端的第三电压信号传输至所述上拉节点；

所述下拉控制子电路与第四电压信号端、所述上拉节点、下拉节点、以及所述第一电压信号端电连接；所述下拉控制子电路被配置为在来自所述第四电压信号端的第四电压信号和来自所述上拉节点的信号的共同控制下，分别在不同的时间段，将来自所述第一电压信号端的第一电压信号传输至所述下拉节点，将来自所述第四电压信号端的第四电压信号传输至所述下拉节点；

所述下拉子电路与所述下拉节点、所述上拉节点、所述信号输出端、以及所述第一电压信号端电连接；所述下拉子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点和所述信号输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二降噪子电路和/或第三降噪子电路；

在所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路与第三信号输入端、所述上拉节点、以及所述第一电压信号端电连接；所述第二降噪子电路被配置为在来自所述第三信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；

在所述移位寄存器单元包括第三降噪子电路的情况下，所述第三降噪子电路与第四信号输入端、所述信号输出端、以及所述第一电压信号端电连接；所述第三降噪子电路被配置为在来自所述第四信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述N个第二输出子电路中的第1个第二输出子电路包括第一晶体管；所述第一晶体管的栅极与所述第1个信号端电连接，所述第一晶体管的第一极与所述信号输出端电连接，所述第一晶体管的第二极与所述第1个输出端电连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述N个第二输出子电路中的第i个第二输出子电路包括第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述第i个信号端电连接，所述第二晶体管的第一极与所述信号输出端电连接，所述第二晶体管的第二极与所述第i个输出端电连接；

所述第三晶体管的栅极与所述第i个信号端电连接，所述第三晶体管的第一极与所述第一电压信号端电连接，所述第三晶体管的第二极与所述第i-1个输出端电连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出子电路包括第四晶体管和存储电容；

所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一极与所述时钟信号端电连接，所述第四晶体管的第二极与所述信号输出端电连接；

所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述信号输出端电连接。

7.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一信号输入子电路包括第五晶体管；所述第五晶体管的栅极与所述第一信号输入端电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述上拉节点电连接；

和/或，

所述第一降噪子电路包括第六晶体管；所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述第三电压信号端电连接，所述第六晶体管的第二极与所述上拉节点电连接；

和/或，

所述下拉控制子电路包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述第七晶体管的栅极和第一极均与所述第四电压信号端电连接，所述第七晶体管的第二极与所述第八晶体管的栅极和所述第九晶体管的第二极电连接；所述第八晶体管的第一极与所述第四电压信号端电连接，所述第八晶体管的第二极与所述下拉节点电连接；所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述第一电压信号端电连接；所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第一极与所述第一电压信号端电连接，所述第十晶体管的第二极与所述下拉节点电连接；

和/或，

所述下拉子电路包括第十一晶体管和第十二晶体管；所述第十一晶体管的栅极与所述下拉节点电连接，所述第十一晶体管的第一极与所述第一电压信号端电连接，所述第十一晶体管的第二极与所述上拉节点电连接；所述第十二晶体管的栅极与所述下拉节点电连接，所述第十二晶体管的第一极与所述第一电压信号端电连接，所述第十二晶体管的第二极与所述信号输出端电连接。

8.根据权利要求3所述的移位寄存器单元，其特征在于，在所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路包括第十三晶体管；所述第十三晶体管的栅极与所述第三信号输入端电连接，所述第十三晶体管的第一极与所述第一电压信号端电连接，所述第十三晶体管的第二极与所述上拉节点电连接；

在所述移位寄存器单元包括第三降噪子电路的情况下，所述第三降噪子电路包括第十四晶体管；所述第十四晶体管的栅极与所述第四信号输入端电连接，所述第十四晶体管的第一极与所述第一电压信号端电连接，所述第十四晶体管的第二极与所述信号输出端电连接。

9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-8任一项所述的移位寄存器单元；

每级的所述移位寄存器单元的第1个输出端和第i个输出端分别与栅线一一对应电连接。

10.根据权利要求9所述的栅极驱动电路，其特征在于，除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的信号输出端相连接；

除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的信号输出端相连接。

11.一种显示装置，其特征在于，包括如权利要求9或10所述的栅极驱动电路。

12.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括第一信号输入子电路、第一输出子电路和N个第二输出子电路；N为大于等于2的正整数；

所述第一输出子电路与上拉节点、时钟信号端、以及信号输出端连接；

所述N个第二输出子电路中的第1个第二输出子电路与所述信号输出端、第1个信号端、以及第1个输出端电连接；

所述N个第二输出子电路中的第i个第二输出子电路与所述信号输出端、第i个信号端、第i个输出端、第i-1个输出端、以及第一电压信号端电连接，其中，N≥i≥2，且i为正整数；

所述第一信号输入子电路与第一信号输入端、第二电压信号端、以及所述上拉节点电连接；

所述移位寄存器单元的驱动方法包括：

在图像帧的输入阶段：

所述第一信号输入子电路在来自所述第一信号输入端的信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述上拉节点；

在所述图像帧的输出阶段：

所述第一输出子电路在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述信号输出端；

所述N个第二输出子电路在来自第1个到第i个信号端的信号的控制下，将来自所述信号输出端的信号依次通过第1个到第i个输出端输出；并且，在第i个输出端输出信号的同时，对第i-1个输出端进行复位。

13.根据权利要求12所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元还包括第二降噪子电路和第三降噪子电路；

所述第二降噪子电路与第三信号输入端、所述上拉节点、以及所述第一电压信号端电连接；

所述第三降噪子电路与第四信号输入端、所述信号输出端、以及所述第一电压信号端电连接；

所述移位寄存器单元的驱动方法还包括：

在所述图像帧的消隐阶段：

所述第二降噪子电路在来自所述第三信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述上拉节点；

所述第三降噪子电路在来自所述第四信号输入端的信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。

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