CN109410810A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括：移位寄存模块和N个输出控制模块，该移位寄存模块用于在来自该输入信号端的输入信号和来自该时钟信号端的时钟信号的控制下，向该输出节点输出栅极驱动信号；该N个输出控制模块中，第i个输出控制模块用于在第i个控制信号端提供的第i控制信号为第一电位时，向该第i条栅线输出该栅极驱动信号。因此本发明提供的移位寄存器单元可以实现多条栅线的控制，由此可以极大减少栅极驱动电路中所需设置的移位寄存器单元的数量，从而有效减少了栅极驱动电路占用的面积，便于实现显示装置的窄边框设计。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
显示装置在显示图像时，需要利用栅极驱动电路(英文：Gate Driver on Array；简称：GOA)对像素单元进行逐行扫描。栅极驱动电路一般包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由多个移位寄存器单元实现对显示装置中多行像素单元的逐行扫描驱动。
相关技术中有一种移位寄存器单元，它通过多个晶体管和电容器来控制输出的栅极驱动信号的电位的高低。但是，相关技术中的移位寄存器单元所包括的元件一般较多，使得栅极驱动电路在显示装置中所占用的版图面积较大，不利于实现显示装置的窄边框设计。
发明内容
为了解决相关技术中的栅极驱动电路占用面积较大的问题，本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。所述技术方案如下：
一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：移位寄存模块和N个输出控制模块，所述N为大于或等于2的整数；
所述移位寄存模块分别与输入信号端、时钟信号端和输出节点连接，用于在来自所述输入信号端的输入信号和来自所述时钟信号端的时钟信号的控制下，向所述输出节点输出栅极驱动信号；
所述N个输出控制模块中，第i个输出控制模块分别与N个控制信号端中的第i个控制信号端、所述输出节点、N条栅线中的第i条栅线连接，用于在所述第i个控制信号端提供的第i控制信号为第一电位时，向所述第i条栅线输出所述栅极驱动信号，所述i为小于等于N的正整数；
其中，所述N个控制信号端依次输出处于第一电位的控制信号，并且在第i个控制信号端提供的第i控制信号为第一电位时，除所述第i个控制信号端之外的其他控制信号端提供的控制信号均为第二电位，所述第一电位为有效电位。
可选的，所述移位寄存器单元，还包括：N个复位模块；
所述N个复位模块中，第i个复位模块分别与N个复位信号端中的第i个复位信号端、电源信号端和所述第i条栅线连接，用于在所述第i个复位信号端提供的第i复位信号为第一电位时，向所述第i条栅线输出来自所述电源信号端的电源信号，所述电源信号为第二电位；
其中，在所述第i控制信号由第一电位跳变为第二电位时，所述第i个复位信端提供的第i复位信号由第二电位跳变为第一电位。
可选的，所述第i个输出控制模块，包括：第一晶体管；
所述第一晶体管的栅极与所述第i个控制信号端连接，所述第一晶体管的第一极与所述输出节点连接，所述第一晶体管的第二极与所述第i条栅线连接。
可选的，所述第i个复位模块，包括：第二晶体管；
所述第二晶体管的栅极与所述第i个复位信号端连接，所述第二晶体管的第一极与所述电源信号端连接，所述第二晶体管的第二极与所述第i条栅线连接。
可选的，所述移位寄存器单元包括：第一输出控制模块和第二输出控制模块；
所述第二输出控制模块，还包括：第三晶体管；
所述第三晶体管的栅极和第一极与所述输出节点连接，所述第三晶体管的第二极与所述第二输出控制模块中的第一晶体管的第一极连接，所述第二输出控制模块中的第一晶体管的第一极通过所述第三晶体管与所述输出节点连接。
可选的，所述N个复位信号端的前N-1个复位信号端中，第i个复位信号端与所述N条栅线中的第i+1条栅线连接；
所述N个复位信号端中第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
可选的，所述移位寄存模块与两个时钟信号端连接，且所述移位寄存模块包括：输入子模块、输出子模块和下拉子模块；
所述输入子模块分别与输入信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；
所述输出子模块分别与第一时钟信号端、所述上拉节点和所述输出节点连接，用于在所述上拉节点和来自所述第一时钟信号端的第一时钟信号的控制下，向所述输出节点输出所述栅极驱动信号；
所述下拉子模块分别与输入信号端、第二时钟信号端、电源信号端、复位端、所述上拉节点和所述输出端连接，用于在所述输入信号、来自所述第二时钟信号端的第二时钟信号和来自所述复位端的复位信号的控制下，分别向所述上拉节点和所述输出节点输出来自所述电源信号端的电源信号，所述电源信号为第二电位。
第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：移位寄存模块和N个输出控制模块，所述N个输出模块分别与N个控制信号端一一对应连接，并与N条栅线一一对应连接；所述方法包括：输入阶段和输出阶段，所述输出阶段包括N个子输出阶段；
在所述输入阶段中，输入信号端提供的输入信号为第一电位，所述输入信号端为所述移位寄存模块充电；
在所述输出阶段中，时钟信号端提供的时钟信号为第一电位，所述移位寄存模块在所述时钟信号的控制下，向输出节点输出栅极驱动信号；在所述输出阶段的第i个子输出阶段中，所述N个控制信号端中第i个控制信号端提供的第i控制信号为第一电位，除所述第i个控制信号端之外的其他控制信号端提供的控制信号为第二电位，所述N个输出控制模块中第i个输出控制模块在所述第i控制信号的控制下，向所述N条栅线中第i条栅线输出所述栅极驱动信号；
其中，所述N个控制信号端依次输出处于第一电位的控制信号，所述第一电位为有效电位。
可选的，所述移位寄存器单元还包括：N个复位模块，所述N个复位模块分别与N个复位信号端一一对应连接，并与所述N条栅线一一对应连接，所述方法还包括：N个复位阶段；
在所述N个复位阶段的第i个复位阶段中，所述N个复位信号端中第i个复位信号端提供的第i复位信号为第一电位，所述N个复位模块中第i个复位模块在所述第i复位信号的控制下，向所述第i条栅线输出来自电源信号端的电源信号，所述电源信号为第二电位；
其中，在所述第i控制信号由第一电位跳变为第二电位时，所述第i个复位信端提供的第i复位信号由第二电位跳变为第一电位。
可选的，所述N个复位信号端的前N-1个复位信号端中，第i个复位信号端与所述N条栅线中的第i+1条栅线连接；
所述N个复位阶段的前N-1个复位阶段中，第i个复位阶段与所述N个子输出阶段中的第i+1个子输出阶段同时执行。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面所述的移位寄存器单元。
可选的，每个所述移位寄存器单元中，第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
可选的，各个移位寄存器单元中的第i个输出控制模块所连接的第i个控制信号端为同一个控制信号端。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
本发明实施例提供了一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括N个输出控制模块，每个输出控制模块能够在一个控制信号端的控制下，向一条栅线输出栅极驱动信号。因此该一个移位寄存器单元即可在N个控制信号端的控制下，向N条栅线依次输出栅极驱动信号。也即是，可以实现一个移位寄存器单元对多条栅线的控制，由此可以极大减少栅极驱动电路中所需设置的移位寄存器单元的数量，从而有效减少了栅极驱动电路占用的面积，便于实现显示装置的窄边框设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的一种移位寄存器单元的局部结构示意图；
图4是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图5是本发明实施例提供的一种移位寄存模块的结构示意图；
图6是本发明实施例提供的另一种移位寄存模块的结构示意图；
图7是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图8是本发明实施例提供的一种移位寄存器单元中各信号端的时序图；
图9是本发明实施例提供的一种栅极驱动电路的结构示意图；
图10是本发明实施例提供的一种时钟信号与三个控制信号的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：
移位寄存模块10和N个输出控制模块20，该N为大于或等于2的整数，也即是，该移位寄存器单元中可以设置有至少两个输出控制模块20。
该移位寄存模块10分别与输入信号端IN、时钟信号端CK和输出节点P1连接，用于在来自该输入信号端IN的输入信号和来自该时钟信号端CK的时钟信号的控制下，向该输出节点P1输出栅极驱动信号。
该N个输出控制模块20中，第i个输出控制模块20分别与N个控制信号端中的第i个控制信号端、该输出节点P1、N条栅线中的第i条栅线连接，用于在该第i个控制信号端提供的第i控制信号为第一电位时，向该第i条栅线输出该栅极驱动信号，该i为小于等于N的正整数。
例如，在图1所示的结构中，第一个输出控制模块20分别与该输出节点P1、N个控制信号端的第一个控制信号端T1以及N条栅线中的第一条栅线：栅线1连接；第N个输出控制模块分别与该输出节点P1、N个控制信号端的第N个控制信号端TN以及N条栅线中的第N条栅线：栅线N连接。
其中，该N个控制信号端T1至TN可以依次输出处于第一电位的控制信号，并且在第i个控制信号端提供的第i控制信号为第一电位时，除该第i个控制信号端之外的其他控制信号端提供的控制信号均为第二电位，该第一电位为有效电位。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括N个输出控制模块，每个输出控制模块能够在一个控制信号端的控制下，向一条栅线输出栅极驱动信号。因此该一个移位寄存器单元即可在N个控制信号端的控制下，向N条栅线依次输出栅极驱动信号。也即是，可以实现一个移位寄存器单元对多条栅线的控制，由此可以极大减少栅极驱动电路中所需设置的移位寄存器单元的数量，从而有效减少了栅极驱动电路占用的面积，便于实现显示装置的窄边框设计。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图2，该移位寄存器单元还可以包括：N个复位模块30。
该N个复位模块30中，第i个复位模块30分别与N个复位信号端中的第i个复位信号端、电源信号端VSS和该第i条栅线连接，用于在该第i个复位信号端提供的第i复位信号为第一电位时，向该第i条栅线输出来自该电源信号端VSS的电源信号，该电源信号为第二电位。
例如，在图2所示的结构中，第一个复位模块分别与N个复位信号端的第一个复位信号端R1以及N条栅线中的第一条栅线：栅线1连接；第二个复位模块分别与N个复位信号端的第二个复位信号端R2以及N条栅线中的第二条栅线：栅线2连接。
其中，在该第i控制信号由第一电位跳变为第二电位时，该第i个复位信端提供的第i复位信号由第二电位跳变为第一电位。也即是，在第i个输出控制模块停止向第i条栅线输出栅极驱动信号时，该第i个复位模块即可开始对该第i条栅线进行复位，以避免该第i条栅线对其他栅线上输出的信号造成影响。
图3是本发明实施例提供的一种移位寄存器单元的局部结构示意图，参考图3，该第i个输出控制模块20可以包括：第一晶体管M1。
该第一晶体管M1的栅极与该第i个控制信号端Ti连接，该第一晶体管M1的第一极与该输出节点P1连接，该第一晶体管M1的第二极与第i条栅线：栅线i连接。当该第i个控制信号端Ti提供的第i控制信号为第一电位时，该第一晶体管M1开启，输出节点P1即可向栅线i输出栅极驱动信号。
进一步的，参考图3，该第i个复位模块30可以包括：第二晶体管M2。
该第二晶体管M2的栅极与该第i个复位信号端Ri连接，该第二晶体管M2的第一极与该电源信号端VSS连接，该第二晶体管M2的第二极与第i条栅线：栅线i连接。当该第i个复位信号端Ri提供的第i复位信号为第一电位时，该第二晶体管M2开启，能够向该栅线i输出来自电源信号端VSS的电源信号，由于该电源信号为第二电位，因此能够对该栅线i进行复位。
图4是本发明实施例提供的又一种移位寄存器单元的结构示意图，参考图4，该移位寄存器单元可以包括两个输出控制模块，即第一输出控制模块201和第二输出控制模块202。其中，该第二输出控制模块202中除了第一晶体管M1之外，还可以包括：第三晶体管M3。
该第三晶体管M3的栅极和第一极与该输出节点P1连接，该第三晶体管M3的第二极与该第二输出控制模块202中的第一晶体管M1的第一极连接；相应的，该第二输出控制模块202中的第一晶体管M1的第一极需要通过该第三晶体管M3与该输出节点P1连接。
当输出节点P1的电位为第一电位时，该第三晶体管M3开启，第三晶体管M3能够将该输出节点P1的电位存储在该第一晶体管M1与第三晶体管M3之间的连接点，即第一晶体管M1的第一极，以便当该第一晶体管M1在第二控制信号的控制下开启时，可以向栅线2输出该输出节点P1的电位，也即是，向该栅线2输出栅极驱动信号。
进一步的，在本发明实施例中，该N个复位信号端的前N-1个复位信号端中，第i个复位信号端与该N条栅线中的第i+1条栅线连接。
该N个复位信号端中第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
示例的，如图4所示，假设移位寄存器单元中包括两个输出控制模块201和202，以及两个复位模块301和302。其中第一个复位模块301与第一个复位信号端连接，第二个复位模块302与第二个复位信号端R2连接。从图4中可以看出，用于控制第一个复位模块301的第一个复位信号端与第二条栅线：栅线2连接；用于控制第二个复位模块302的第二个复位信号端R2与下一级移位寄存器单元中的第一条栅线(图中未示出)连接。
由于该N条栅线能够在N个输出控制模块的控制下，依次输出处于第一电位的栅极驱动信号，因此，将第i个复位信号端与第i+1条栅线连接，即可保证该N个复位信号端依次输出处于第一电位的复位信号，且第i复位信号与第i+1条栅线上传输的信号的时序相同；进一步的，即可实现当第i控制信号由第一电位跳变为第二电位，使得第i条栅线上传输的信号的电位由第一电位跳变为第二电位时，第i复位信号可以由第二电位跳变为第一电位。
图5是本发明实施例提供的一种移位寄存模块的结构示意图，参考图5，该移位寄存模块10可以与两个时钟信号端连接，例如与第一时钟信号端CLK和第二时钟信号端CLKB连接；且该移位寄存模块10可以包括：输入子模块101、输出子模块102和下拉子模块103。
该输入子模块101分别与输入信号端IN和上拉节点PU连接，用于在来自该输入信号端IN的输入信号的控制下，控制该上拉节点PU的电位。
该输出子模块102分别与第一时钟信号端CLK、该上拉节点PU和该输出节点P1连接，用于在该上拉节点PU和来自该第一时钟信号端CLK的第一时钟信号的控制下，向该输出节点P1输出该栅极驱动信号。
该下拉子模块103分别与输入信号端IN、第二时钟信号端CLKB、电源信号端VSS、复位端RST、该上拉节点PU和该输出端连接，用于在该输入信号、来自该第二时钟信号端CLKB的第二时钟信号和来自该复位端RST的复位信号的控制下，分别向该上拉节点PU和该输出节点P1输出来自该电源信号端VSS的电源信号，该电源信号为第二电位，从而可以为该上拉节点PU和输出节点P1复位。
图6是本发明实施例提供的另一种移位寄存模块的结构示意图，参考图6，该移位寄存模块中的输入子模块101可以包括：第四晶体管M4；输出子模块102可以包括：第五晶体管M5和电容器C；下拉子模块103可以包括：第六晶体管M6至第十五晶体管M15共十个晶体管。
其中，第四晶体管M4的栅极和第一极与输入信号端IN连接，该第四晶体管M4的第二极与上拉节点PU连接。
第五晶体管M5的栅极与该上拉节点PU连接，第五晶体管M5的第一极与第一时钟信号端CLK连接，该第五晶体管M5的第二极与输出节点P1连接。
电容器C的一端与该上拉节点PU连接，该电容器C的另一端与输出节点P1连接。
第六晶体管M6的栅极与复位端RST连接，第六晶体管M6的第一极与电源信号端VSS连接，该第六晶体管M6的第二极与上拉节点PU连接。
第七晶体管M7的栅极与复位端RST连接，第七晶体管M7的第一极与电源信号端VSS连接，该第七晶体管M7的第二极与输出节点P1连接。
第八晶体管M8的栅极与第十晶体管M10的第二极以及第十一晶体管M11的第二极连接，第八晶体管M8的第一极与第二时钟信号端CLKB连接，该第八晶体管M8的第二极与下拉节点PD连接。
第九晶体管M9的栅极与上拉节点PU连接，第九晶体管M9的第一极与电源信号端VSS连接，第九晶体管M9的第二极与下拉节点PD连接。
第十晶体管M10的栅极与上拉节点PU连接，第十晶体管M10的第一极与电源信号端VSS连接，第十晶体管M10的第二极与第八晶体管M8的栅极连接。
第十一晶体管M11的栅极和第一极与第二时钟信号端CLKB连接，第十一晶体管M11的第二极与第八晶体管M8的栅极连接。
第十二晶体管M12的栅极与下拉节点PD连接，第十二晶体管M12的第一极与电源信号端VSS连接，第十二晶体管M12的第二极与上拉节点PU连接。
第十三晶体管M13的栅极与下拉节点PD连接，第十三晶体管M13的第一极与电源信号端VSS连接，第十三晶体管M13的第二极与输出节点P1连接。
第十四晶体管M14的栅极与第二时钟信号端CLKB连接，第十四晶体管M14的第一极与电源信号端VSS连接，第十四晶体管M14的第二极与输出节点P1连接。
第十五晶体管M15的栅极与第二时钟信号端CLKB连接，第十五晶体管M15的第一极与输入信号端IN连接，第十五晶体管M15的第二极与上拉节点PU连接。
需要说明的是，本发明实施例提供的移位寄存器单元中，移位寄存模块除了可以采用图6所示的结构，还可以采用其他结构，例如可以采用交流复位模型(也即是采用交流信号作为复位控制信号)的结构，也可以采用直流复位模型(也即是采用直流信号作为复位控制信号)的结构，本发明实施例对此不做限定。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括N个输出控制模块，每个输出控制模块能够在一个控制信号端的控制下，向一条栅线输出栅极驱动信号。因此该一个移位寄存器单元即可在N个控制信号端的控制下，向N条栅线依次输出栅极驱动信号。也即是，可以实现一个移位寄存器单元对多条栅线的控制，由此可以极大减少栅极驱动电路中所需设置的移位寄存器单元的数量，从而有效减少了栅极驱动电路占用的面积，便于实现显示装置的窄边框设计，提高显示装置的像素密度，且不会降低显示装置的分辨率。
图7是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以用于驱动如图1至图4任一所示的移位寄存器单元，参考图1至图4，该移位寄存器单元可以包括：移位寄存模块10和N个输出控制模块20，该N个输出模块分别与N个控制信号端一一对应连接，并与N条栅线一一对应连接；该驱动方法可以包括：输入阶段和输出阶段，该输出阶段可以包括N个子输出阶段。参考图7，该方法具体可以包括：
步骤401、在输入阶段中，输入信号端IN提供的输入信号为第一电位，该输入信号端IN为移位寄存模块10充电。
步骤402、在输出阶段中，时钟信号端提供的时钟信号为第一电位，该移位寄存模块10在该时钟信号的控制下，向输出节点输出栅极驱动信号；在该输出阶段的第i个子输出阶段中，N个控制信号端中第i个控制信号端提供的第i控制信号为第一电位，除该第i个控制信号端之外的其他控制信号端提供的控制信号为第二电位，该N个输出控制模块中第i个输出控制模块在该第i控制信号的控制下，向该N条栅线中第i条栅线输出该栅极驱动信号。
其中，该N个控制信号端可以依次输出处于第一电位的控制信号，该第一电位为有效电位，由此可以保证该N个输出控制模块可以依次执行一个输出阶段。
可选的，如图2至图4所示，该移位寄存器单元还可以包括：N个复位模块30，该N个复位模块30分别与N个复位信号端一一对应连接，相应的，该驱动方法还可以包括：N个复位阶段。
在该N个复位阶段的第i个复位阶段中，该N个复位信号端中第i个复位信号端提供的第i复位信号为第一电位，该N个复位模块30中的第i个复位模块30在该第i复位信号的控制下，向该第i条栅线输出来自电源信号端VSS的电源信号，该电源信号为第二电位。
其中，在该第i控制信号由第一电位跳变为第二电位时，该第i个复位信号端提供的第i复位信号由第二电位跳变为第一电位，也即是，第i个子输出阶段结束之后即执行该第i个复位阶段。
进一步的，本发明实施例提供的移位寄存器单元中，该N个复位信号端的前N-1个复位信号端中，第i个复位信号端与该N条栅线中的第i+1条栅线连接。因此，该N个复位阶段的前N-1个复位阶段中，第i个复位阶段与该N个子输出阶段中的第i+1个子输出阶段同时执行；第N个复位阶段与下一级移位寄存器单元的第一个子输出阶段同时执行。
图8是本发明实施例提供的一种移位寄存器单元中各信号端的时序图，以图4所示的移位寄存器单元，以及图6所示的移位寄存模块为例，详细介绍本发明实施例提供的移位寄存器单元的驱动方法。
如图8所示，在输入阶段t1中，输入信号端IN提供的输入信号，以及第二时钟信号端CLKB提供的第二时钟信号为第一电位，第一时钟信号端CLK提供的第一时钟信号为第二电位；参考图6，第四晶体管M4、第十五晶体管M15和第十四晶体管M14开启，输入信号端IN向上拉节点PU输出该输入信号，为该上拉节点PU充电；同时，电源信号端VSS向输出节点P1输出处于第二电位的电源信号；进一步的，在该上拉节点PU的控制下，第五晶体管M5、第九晶体管M9和第十晶体管M10开启，第一时钟信号端CLK向输出节点P1输出处于第二电位的第一时钟信号；电源信号端VSS分别向下拉节点PD和第八晶体管M8的栅极输出电源信号，从而将第八晶体管M8、第十二晶体管M12和第十四晶体管M14关断。
在输出阶段t2中，输入信号端IN提供的输入信号，以及第二时钟信号端CLKB提供的第二时钟信号为第二电位，第一时钟信号端CLK提供的第一时钟信号为第一电位，此时上拉节点PU的电位在电容C的自举作用下被进一步拉高，第五晶体管M5充分开启，第一时钟信号端CLK向输出节点P1输出第一电位的时钟信号，也即是栅极驱动信号。同时，在该输出阶段t2中，第九晶体管M9和第十晶体管M10依旧保持开启状态，电源信号端VSS分别向下拉节点PD和第八晶体管M8的栅极输出电源信号，从而将第八晶体管M8、第十二晶体管M12和第十四晶体管M14关断，以避免对上拉节点PU和输出节点P1的电位造成影响，保证栅极驱动信号的稳定输出。
进一步的，参考图4，由于该移位寄存器单元中包括两个输出控制模块201和202，因此相应的，如图8所示，该输出阶段t2可以划分为第一子输出阶段t21和第二子输出阶段t22。
在第一子输出阶段t21中，第一个控制信号端T1输出的第一控制信号为第一电位，第一个输出控制模块201中的第一晶体管M1开启，并向栅线1(即G1)输出来自输出节点P1的栅极驱动信号；由于此时第二个控制信号端T2输出的第二控制信号为第二电位，因此该第二个输出控制模块202中的第一晶体管M1关断，栅线2(即G2)上无信号输出。若该第二个输出控制模块202中还包括第三晶体管M3，则该第三晶体管M3可以在输出节点P1的控制下，在该输出阶段t2始终保持开启状态，从而将该输出节点P1的电位存储在该第一晶体管M1的第一极。
参考图8，在第二子输出阶段t22中，第二个控制信号端T2输出的第二控制信号为第一电位，第一个控制信号端T1输出的第一控制信号为第二电位，此时，第二个输出控制模块202中的第一晶体管M1开启，第一个输出控制模块201中的第一晶体管M1关断，输出节点P1向G2输出栅极驱动信号，此时G1上无驱动信号输出。
进一步的，如图4所示，由于第一个复位模块301中的第二晶体管M2的栅极(也即是第一个复位信号端)与栅线2连接，因此当输出节点P1向栅线2输出处于第一电位的栅极驱动信号时，该第一个复位模块301中的第二晶体管M2开启，电源信号端VSS可以向栅线G1输出处于第二电位的电源信号，从而为该栅线G1复位。由此可知，该第二个子输出阶段t22也即是第一个复位阶段。
之后，如图8所示，下一级移位寄存器单元可以开始执行其输出阶段t3(本级移位寄存器单元的输出阶段t2也即是该下一级移位寄存器单元的输入阶段)。在该输出阶段t3中，该下一级移位寄存器单元中的移位寄存模块可以向其输出节点P2输出栅极驱动信号。若该下一级移位寄存器单元中也包括两个输出控制模块，且该两个输出控制模块也分别由第一个控制信号端T1和第二个控制信号端T2控制，则如图8所示，该下一级移位寄存器单元的输出阶段t3也可以划分为第一子输出阶段t31和第二子输出阶段t32。在该第一个子输出阶段t31中，第一个控制信号端T1输出的第一控制信号为第一电位，第一个输出控制模块可以向栅线G3输出来自输出节点P2的栅极驱动信号；在第二个子输出阶段t32中，第二个控制信号端T2输出的第二控制信号为第一电位，第二个输出控制模块可以向栅线G4输出来自输出节点P2的栅极驱动信号。
其中，由于本级移位寄存器单元中的第二个复位模块中的复位信号端可以与下一级移位寄存器单元中的第一条栅线(例如图8中的栅线G3)连接，因此该下一级移位寄存器单元的第一个子输出阶段也即是该本级移位寄存器单元的最后一个复位阶段。
例如，图8所示的时序中，下一级移位寄存器单元的第一子输出阶段t31中，栅线G3上传输的栅极驱动信号的电位为第一电位，本级移位寄存器单元中的第二个复位模块302中的第二晶体管M2开启，电源信号端VSS向栅线G2输出处于第二电位的电源信号，对该栅线G2复位。也即是，该下一级移位寄存器单元的第一子输出阶段t31即是本级移位寄存器单元的第二个复位阶段。
需要说明的是，在上述实施例中，均是以各个晶体管为N型晶体管，且第一电位为相对于该第二电位高电位为例进行的说明。当然，该各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于该第二电位可以为低电位，且该各个信号端的电位变化可以与图8所示的电位变化相反。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法的输出阶段包括N个子输出阶段，每个子输出阶段中，一个输出控制模块能够在一个控制信号端的控制下，向一条栅线输出栅极驱动信号。因此该一个移位寄存器单元即可在N个控制信号端的控制下，向N条栅线依次输出栅极驱动信号。也即是，可以在不改变移位寄存模块原有驱动时序的基础上，实现一个移位寄存器单元对多条栅线的控制，由此可以极大减少栅极驱动电路中所需设置的移位寄存器单元的数量，从而有效减少了栅极驱动电路占用的面积，便于实现显示装置的窄边框设计，提高显示装置的像素密度，且不会降低显示装置的分辨率。
图9是本发明实施例提供的一种栅极驱动电路的结构示意图，如图9所示，该栅极驱动电路可以包括至少两个级联的移位寄存器单元00，其中每个移位寄存器单元00可以为如图1至图4任一所示的移位寄存器单元。
每个移位寄存器单元00中，第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
示例的，在图9所示的电路中，每个移位寄存器单元中包括两个输出控制模块和两个复位模块，则每个移位寄存器单元中第二个复位模块的复位信号端可以与下一级移位寄存器单元的第一条栅线连接。例如，第一级移位寄存器单元的第二个复位信号端与第二级移位寄存器单元的第一条栅线：栅线3连接。
需要说明的是，在本发明实施例中，栅极驱动电路中各级移位寄存器单元中的第i个输出控制模块所连接的第i个控制信号端可以为同一个信号端。例如图9所示的电路中，每个移位寄存器单元包括两个输出控制模块，且每个移位寄存器单元中的第一个输出控制模块均与第一个控制信号端T1连接，第二个输出控制模块均与第二个控制信号端T2连接。
还需要说明的是，每一级移位寄存器单元中的输出节点P1可以与下一级移位寄存器单元中的输入信号端IN连接，并且每一级移位寄存器单元中的输出节点P1还可以与上一级移位寄存器单元中的复位端RST连接。其中，第一级移位寄存器单元的输入信号端IN与帧开启信号端STV连接，由此可以实现每一级移位寄存器单元中的移位寄存模块在时钟信号端的控制下，将帧开启信号端STV提供的输入信号从第一级依次移位至最后一级。
还需要说明的是，在本发明实施例中，该N个控制信号端输出的控制信号的时序可以是根据该移位寄存器单元中时钟信号的时序确定的。具体的，该N个控制信号端输出的控制信号的频率和占空比可以相同，每个控制信号的频率可以为时钟信号频率的两倍，例如，时钟信号的频率为60赫兹(Hz)时，控制信号的频率可以为120Hz；时钟信号的频率为30Hz时，控制信号的频率可以为60Hz。并且，在每个时钟周期内该时钟信号处于第一电位的阶段中，该N个控制信号端可以依次输出处于第一电位的控制信号，且该N个控制信号处于第一电位的总时长与该时钟信号处于第一电位的时长相等。
示例的，假设每个移位寄存器单元中包括三个输出控制模块，该三个输出控制模块分别与第一控制信号端T1、第二控制信号端T2和第三控制信号端T3连接。图10是本发明实施例提供的时钟信号与三个控制信号的时序图，从图10可以看出，在每个时钟周期内，该时钟信号端CLK提供的时钟信号处于第一电位的阶段tm中，第一控制信号端T1、第二控制信号端T2和第三控制信号端T3可以依次提供第一电位的控制信号。例如，第一控制信号端T1提供的第一控制信号在tm1阶段的电位为第一电位，第二控制信号端T2提供的第二控制信号在tm2阶段的电位为第一电位，该第三控制信号端T3提供的第三控制信号在tm3阶段的电位为第一电位。该三个阶段tm1至tm3的总持续时长与该时钟信号在每个时钟周期内处于第一电位时长tm相等。
根据上述分析可知，由于控制信号端输出的控制信号的频率比时钟信号的频率高，且可以为时钟信号频率的两倍，因此可以通过30Hz的时钟频率实现60Hz的驱动效果，或者通过60Hz的时钟频率实现120Hz的驱动效果。由于当时钟信号频率较低时，可以减少电压对移位寄存器单元内部晶体管的冲击，抑制晶体管阈值电压的漂移，延长产品的使用寿命。同时由于便于实现高频驱动，因此可以在不降低分辨率的前提下为三维(threedimensional，3D)显示提供足够的切换速率，且不增加显示面板的功耗。
本发明实施例提供一种显示装置，该显示装置可以包括如图9所示的栅极驱动电路，该栅极驱动电路可以包括至少两个级联的如图1至图4任一所示的移位寄存器单元。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
移位寄存模块和N个输出控制模块，所述N为大于或等于2的整数；
所述移位寄存模块分别与输入信号端、时钟信号端和输出节点连接，用于在来自所述输入信号端的输入信号和来自所述时钟信号端的时钟信号的控制下，向所述输出节点输出栅极驱动信号；
所述N个输出控制模块中，第i个输出控制模块分别与N个控制信号端中的第i个控制信号端、所述输出节点、N条栅线中的第i条栅线连接，用于在所述第i个控制信号端提供的第i控制信号为第一电位时，向所述第i条栅线输出所述栅极驱动信号，所述i为小于等于N的正整数；
其中，所述N个控制信号端依次输出处于第一电位的控制信号，并且在第i个控制信号端提供的第i控制信号为第一电位时，除所述第i个控制信号端之外的其他控制信号端提供的控制信号均为第二电位，所述第一电位为有效电位。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元，还包括：N个复位模块；
所述N个复位模块中，第i个复位模块分别与N个复位信号端中的第i个复位信号端、电源信号端和所述第i条栅线连接，用于在所述第i个复位信号端提供的第i复位信号为第一电位时，向所述第i条栅线输出来自所述电源信号端的电源信号，所述电源信号为第二电位；
其中，在所述第i控制信号由第一电位跳变为第二电位时，所述第i个复位信端提供的第i复位信号由第二电位跳变为第一电位。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第i个输出控制模块，包括：第一晶体管；
所述第一晶体管的栅极与所述第i个控制信号端连接，所述第一晶体管的第一极与所述输出节点连接，所述第一晶体管的第二极与所述第i条栅线连接。
4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第i个复位模块，包括：第二晶体管；
所述第二晶体管的栅极与所述第i个复位信号端连接，所述第二晶体管的第一极与所述电源信号端连接，所述第二晶体管的第二极与所述第i条栅线连接。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括：第一输出控制模块和第二输出控制模块；
所述第二输出控制模块，还包括：第三晶体管；
所述第三晶体管的栅极和第一极与所述输出节点连接，所述第三晶体管的第二极与所述第二输出控制模块中的第一晶体管的第一极连接，所述第二输出控制模块中的第一晶体管的第一极通过所述第三晶体管与所述输出节点连接。
6.根据权利要求2所述的移位寄存器单元，其特征在于，
所述N个复位信号端的前N-1个复位信号端中，第i个复位信号端与所述N条栅线中的第i+1条栅线连接；
所述N个复位信号端中第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
7.根据权利要求1至6任一所述的移位寄存器单元，其特征在于，所述移位寄存模块与两个时钟信号端连接，且所述移位寄存模块包括：输入子模块、输出子模块和下拉子模块；
所述输入子模块分别与输入信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；
所述输出子模块分别与第一时钟信号端、所述上拉节点和所述输出节点连接，用于在所述上拉节点和来自所述第一时钟信号端的第一时钟信号的控制下，向所述输出节点输出所述栅极驱动信号；
所述下拉子模块分别与所述输入信号端、第二时钟信号端、电源信号端、复位端、所述上拉节点和所述输出端连接，用于在所述输入信号、来自所述第二时钟信号端的第二时钟信号和来自所述复位端的复位信号的控制下，分别向所述上拉节点和所述输出节点输出来自所述电源信号端的电源信号，所述电源信号为第二电位。
8.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括：移位寄存模块和N个输出控制模块，所述N个输出模块分别与N个控制信号端一一对应连接，并与N条栅线一一对应连接；所述方法包括：输入阶段和输出阶段，所述输出阶段包括N个子输出阶段；
在所述输入阶段中，输入信号端提供的输入信号为第一电位，所述输入信号端为所述移位寄存模块充电；
在所述输出阶段中，时钟信号端提供的时钟信号为第一电位，所述移位寄存模块在所述时钟信号的控制下，向输出节点输出栅极驱动信号；在所述输出阶段的第i个子输出阶段中，所述N个控制信号端中第i个控制信号端提供的第i控制信号为第一电位，除所述第i个控制信号端之外的其他控制信号端提供的控制信号为第二电位，所述N个输出控制模块中第i个输出控制模块在所述第i控制信号的控制下，向所述N条栅线中第i条栅线输出所述栅极驱动信号；
其中，所述N个控制信号端依次输出处于第一电位的控制信号，所述第一电位为有效电位。
9.根据权利要求8所述的方法，其特征在于，所述移位寄存器单元还包括：N个复位模块，所述N个复位模块分别与N个复位信号端一一对应连接，并与所述N条栅线一一对应连接，所述方法还包括：N个复位阶段；
在所述N个复位阶段的第i个复位阶段中，所述N个复位信号端中第i个复位信号端提供的第i复位信号为第一电位，所述N个复位模块中第i个复位模块在所述第i复位信号的控制下，向所述第i条栅线输出来自电源信号端的电源信号，所述电源信号为第二电位；
其中，在所述第i控制信号由第一电位跳变为第二电位时，所述第i个复位信端提供的第i复位信号由第二电位跳变为第一电位。
10.根据权利要求9所述的方法，其特征在于，所述N个复位信号端的前N-1个复位信号端中，第i个复位信号端与所述N条栅线中的第i+1条栅线连接；
所述N个复位阶段的前N-1个复位阶段中，第i个复位阶段与所述N个子输出阶段中的第i+1个子输出阶段同时执行。
11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
至少两个级联的如权利要求1至7任一所述的移位寄存器单元。
12.根据权利要求11所述的栅极驱动电路，其特征在于，
每个所述移位寄存器单元中，第N个复位信号端与下一级移位寄存器单元中的第一条栅线连接。
13.根据权利要求11所述的栅极驱动电路，其特征在于，
各个移位寄存器单元中的第i个输出控制模块所连接的第i个控制信号端为同一个控制信号端。
14.一种显示装置，其特征在于，所述显示装置包括：如权利要求11至13任一所述的栅极驱动电路。
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