CN110390903A - 栅极驱动电路及显示装置 - Google Patents

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Abstract

公开了一种栅极驱动电路及显示装置。该栅极驱动电路包括多级栅极驱动单元，多级栅极驱动单元通过多个扫描线提供相应的栅极驱动信号，多级栅极驱动单元中的至少一级为多输出栅极驱动单元，多输出栅极驱动单元包括：输入模块，根据输入信号提供输入电压至中间节点；输出模块，与多个扫描线相连以提供相位不相同的多个栅极驱动信号，输出模块受控于中间节点处的节点电压并根据多个时钟信号产生多个栅极驱动信号。该栅极驱动电路的多输出栅极驱动单元可以提供多个栅极驱动信号，在分辨率增高的同时，减少了栅极驱动电路的元件数量和栅极驱动电路的宽度，从而可以实现显示面板的窄边框。

Description

栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种栅极驱动电路及显示装置。
背景技术
显示装置是一种将显示数据通过传输设备显示到显示面板上再反射到人眼的显示工具，显示装置的示例包括液晶显示器(Liquid Crystal Display,LCD)、等离子体显示器(Plasma Display Panel,PDP)、有机发光二极管(Organic Light-Emitting Diode,OLED)显示器以及电泳显示器(Electro-Phoretic Display,EPD)。
随着显示技术的发展，显示面板趋向于高集成度和低成本方向。现有技术将集成栅极驱动电路(Gate-driver in Array,GIA)直接集成在显示面板的阵列基板上，GIA电路通常包括多个级联栅极驱动单元，每个栅极驱动单元对应于与扫描线对应的一行像素，以实现用于显示面板的扫描驱动器。这种集成技术可以节省栅极驱动电路占用的区域，以实现显示面板的窄边框。然而，随着分辨率越来越高，会导致扫描线的数目增加，从而导致栅极驱动电路的宽度增大，显示面板的边框也将相应地增大，不利于窄边框的实现。
因此，亟需对现有技术的栅极驱动电路进行进一步改进，以解决上述问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种栅极驱动电路及显示装置，其中，多输出栅极驱动单元可以提供多个栅极驱动信号，在分辨率增高的同时，减少了栅极驱动电路的元件数量和栅极驱动电路的宽度，从而可以实现显示面板的窄边框。
根据本发明的一方面，提供一种栅极驱动电路，包括多级栅极驱动单元，所述多级所述栅极驱动单元通过多个扫描线提供相应的栅极驱动信号，所述多级栅极驱动单元中的至少一级为多输出栅极驱动单元，所述多输出栅极驱动单元包括：输入模块，根据输入信号提供输入电压至中间节点；输出模块，与多个所述扫描线相连以提供相位不相同的多个所述栅极驱动信号，所述输出模块受控于所述中间节点处的节点电压并根据多个时钟信号产生所述多个栅极驱动信号；以及复位模块，与所述输入模块相连于中间节点，根据所述节点电压分别复位所述多个栅极驱动信号。
优选地，所述输出模块包括多个开关管，所述多个开关管的控制端分别连接至所述中间节点，以接收所述节点电压，多个所述开关管的第一通路端分别接收相应的所述时钟信号，第二通路端分别产生相应的所述栅极驱动信号。
优选地，所述时钟信号包括第一时钟信号和第二时钟信号，所述输出模块包括第一开关管和第二开关管，所述栅极驱动信号包括第一栅极驱动信号和第二栅极驱动信号，其中，所述第一开关管的第一通路端接收所述第一时钟信号，第二通路端提供所述第一栅极驱动信号，所述第二开关管的第一通路端接收所述第二时钟信号，第二通路端提供所述第二栅极驱动信号。
优选地，所述输出模块还包括：第三开关管，所述第三开关管的控制端连接至所述中间节点，第一通路端接收第三时钟信号，第二通路端提供传递信号，其中，当所述中间节点的电位为高电平时，所述第一开关管、所述第二开关管和所述第三开关管导通并开始提供所述栅极驱动信号和所述传递信号，当所述中间节点的电位为低电平时，所述第一开关管、所述第二开关管和所述第三开关管关断并停止提供所述栅极驱动信号和所述传递信号。
优选地，所述输入模块包括：第四开关管，所述第四开关管的第一通路端接收第四时钟信号和前级传递信号中的一个，控制端接收第四时钟信号和前级传递信号中的另一个，第二通路端提供所述节点电压。
优选地，所述输入模块还包括：第五开关管，所述第五开关管的第一通路端提供所述节点电压，第二通路端接收第五时钟信号和后级传递信号中的一个，控制端接收第五时钟信号和后级传递信号中的另一个。
优选地，所述复位模块包括：第一复位模块，包括多个第一复位开关管，所述多个第一复位开关管分别连接至相应的所述输出模块的所述多个开关管，各个所述复位开关管将相应的所述栅极驱动信号进行复位。
优选地，所述复位模块还包括：第二复位模块，包括多个第二复位开关管，所述多个第二复位开关管分别连接至相应的所述输出模块的所述多个开关管，所述第一复位模块和第二复位模块交替地将所述栅极驱动信号进行复位。
优选地，所述栅极驱动单元的数量为s，第一级所述栅极驱动单元接收起始脉冲信号，第n级所述栅极驱动单元接收第n-1级所述栅极驱动单元提供的传递信号，其中，s为自然数，n为大于1且不大于s的自然数。
根据本发明的另一方面，提供一种显示装置，包括：如上所述的栅极驱动电路；以及显示面板，包括多行像素单元，其中，所述栅极驱动电路的每个所述多输出栅极驱动单元至少分别向两行所述像素单元提供相位不相同的栅极驱动信号。
本发明提供的栅极驱动电路及显示装置，包括至少一级多输出栅极驱动单元，多输出栅极驱动单元的输出模块通过多个扫描线提供相位不相同的多个栅极驱动信号，在分辨率增高的同时，减少了栅极驱动电路的宽度，从而可以实现显示装置的窄边框。进一步地，减少了栅极驱动电路的元件数量，从而可以降低功耗。
进一步地，该栅极驱动电路及显示装置，输出模块的多个开关管由第一节点的电压控制，可以采用参数更小的开关管，可以进一步降低功耗。
进一步地，该栅极驱动电路及显示装置中，各级栅极驱动单元仅需向下一级栅极驱动单元提供传递信号，不需要跨级连接，可以进一步降低显示装置的边框宽度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的栅极驱动电路的框图；
图2示出了根据现有技术的栅极驱动单元的电路结构示意图；
图3示出了根据本发明第一实施例的栅极驱动电路的框图；
图4示出了根据本发明第一实施例的多输出栅极驱动单元的电路结构示意图；
图6示出了根据本发明第一实施例的栅极驱动电路的示意图；
图5示出了根据本发明第一实施例的多输出栅极驱动单元的时序示意图；
图7示出了根据本发明第二实施例的多输出栅极驱动单元的电路结构示意图；
图8示出了根据本发明第二实施例的多输出栅极驱动单元的封装图；
图9示出了根据本发明第二实施例的多输出栅极驱动单元的时序示意图；
图10示出了根据本发明第二实施例的栅极驱动电路的示意图；
图11示出了根据本发明第二实施例的栅极驱动电路的时序示意图；
图12示出了根据本发明第二实施例的栅极驱动电路的输出波形图；
图13示出了根据本发明第二实施例的栅极驱动电路的输出波形图；
图14示出了根据本发明第三实施例的多输出栅极驱动单元的电路结构示意图；
图15示出了根据本发明第四实施例的多输出栅极驱动单元的电路结构示意图；
图16示出了根据本发明第一实施例的显示面板的等效电路图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了根据现有技术的栅极驱动电路的框图。如图1所示，在现有技术中，显示装置100包括显示面板110和栅极驱动电路120。
显示面板110包括成行成列排列的像素单元(未示出)以及m条传输栅极驱动信号的扫描线，其中，m为非零自然数。
栅极驱动电路120包括多个级联栅极驱动单元121，每个栅极驱动单元121对应于与扫描线对应的一行像素，并响应于起始脉冲信号生成输出信号并且根据时钟定时来对输出信号进行移位。随着分辨率越来越高，栅极驱动电路120的宽度增大，从而显示面板110的边框也将相应地增大。
图2示出了根据现有技术的栅极驱动单元的电路结构示意图，如图2所示，第n级栅极驱动单元121包括对扫描线进行充电的Q节点、对扫描线进行放电的QB1节点和QB2节点，以及连接至Q节点、QB1节点和QB2节点的开关电路。开关电路包括电容C1和第一至第十六晶体管T1至T16。
开关电路响应于起始脉冲信号或在第n-1级栅极驱动单元的输出信号而对Q节点进行充电，并且增大扫描线的电压。当Q节点的电压提升至等于或大于上拉开关管的阈值电压的电压时，每个级的栅极驱动单元生成输出信号。每个级的栅极驱动单元的输出信号被提供给一个扫描线作为栅极驱动信号。因此，当由于显示面板的分辨率的增加导致扫描线的数目增加时，栅极驱动电路的尺寸增加。
图3示出了根据本发明第一实施例的栅极驱动电路的框图，如图3所示，在该实施例中，显示装置200包括显示面板210和栅极驱动电路220，其中，栅极驱动电路220可以与显示面板210集成于同一基板上以形成集成栅极驱动电路结构。
显示面板210包括成行成列排列的像素单元(未示出)以及m条传输栅极驱动信号的扫描线，其中，m为非零自然数。
栅极驱动电路220包括多级栅极驱动单元，多级栅极驱动单元通过多个扫描线提供相应的栅极驱动信号，多级栅极驱动单元中的至少一级为多输出栅极驱动单元。在该实施例中，栅极驱动电路220包括多个级联多输出栅极驱动单元221，每个多输出栅极驱动单元221对应于与两个扫描线对应的两行像素单元，并响应于起始脉冲信号生成输出信号并且根据时钟定时来对信号输出进行移位，从而提供栅极驱动信号G1至Gm。每个多输出栅极驱动单元211将栅极驱动信号G1至Gm分别提供给第1至m条扫描线，从而逐行导通各行像素单元中的薄膜开关管(未示出)。
在替代的实施例中，栅极驱动电路包括多个级联多输出栅极驱动单元，每个多输出栅极驱动单元对应于与三根或者更多个扫描线对应的多行像素单元，并响应于起始脉冲信号生成输出信号并且根据时钟定时来对信号输出进行移位，提供栅极驱动信号G1至Gm。每个多输出栅极驱动单元将栅极驱动信号G1至Gm分别提供给第1至m条扫描线，从而逐行导通各行像素单元中的薄膜开关管。
图4示出了根据本发明第一实施例的多输出栅极驱动单元的电路结构示意图，如图4所示，在该实施例中，多输出栅极驱动单元221对应于与两个扫描线对应的两行像素。以第n级多输出栅极驱动单元221为例，第n级多输出栅极驱动单元221响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号，并通过相应的两个扫描线提供栅极驱动信号Gn_A和Gn_B。
多输出栅极驱动单元221包括输入模块2211、复位模块2212和输出模块2213，在输入模块2211、复位模块2212和输出模块2213之间还包括对扫描线进行充电的第一节点Q、对扫描线进行放电的第二节点QB。
输入模块2211响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号而对第一节点Q进行充电，并且增大扫描线的电压。输入模块2111包括第一开关管T1。第一开关管T1的控制端接收由第n-1级多输出栅极驱动单元提供的栅极驱动信号Gn_A-1，第一开关管T1的第一通路端接收第一时钟信号CLK1，第一开关管T1的第二通路端提供第一节点Q的电压。
复位模块2212包括第四开关管T4、第五开关管T5、第六开关管T6、第七开关管T7、第八开关管T8和第九开关管T9。
第四开关管T4的控制端接收由第n+1级多输出栅极驱动单元提供的栅极驱动信号Gn_B+1，第二开关管的第二通路端接收第四时钟信号CLK4，第二开关管的第一通路端连接至第一开关管T1的第二通路端，用于对第一开关管T1进行复位。
第五开关管T5的控制端和第一通路端共同连接至直流信号DC，第六开关管T6的控制端连接至第一节点Q，第五开关管T5的第二通路端和第六开关管T6的第一通路端相连以提供第二节点QB的电压。第七开关管T7、第八开关管T8和第九开关管T9的控制端分别连接至第二节点QB，第六开关管T6、第七开关管T7、第八开关管T8和第九开关管T9的第二通路端分别接收低压信号VGL，第九开关管T9的第一通路端连接至第一节点Q，第七开关管T7和第八开关管T8分别提供第一复位信号和第二复位信号。
输出模块2213用于根据第一节点Q的电压、复位信号和时钟信号通过至少两个扫描线提供栅极驱动信号。输出模块2213包括第一电容C1、第二开关管T2和第三开关管T3。第一电容C1的第一端、第二开关管T2的控制端和第三开关管T3的控制端连接至第一节点Q，第二开关管T2的第一通路端和第三开关管T3的第一通路端分别接收第二时钟信号CLK2和第三时钟信号CLK3，第一电容C1的第二端与第八开关管T8的第一通路端相连用于输出本级栅极驱动信号。
其中，第一电容C1为第三开关管T3的控制端与第二通路端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点Q的电压的拉高的效果，第三开关管T3的控制端与第二通路端之间可以设置有独立的存储电容，第一电容C1为第三开关管T3的控制端与第二通路端之间的寄生电容与该存储电容之和。
第二开关管T2的第二通路端连接至第七开关管T7的第一通路端，以使得第一复位信号对本级栅极驱动信号进行复位形成第一栅极驱动信号Gn_A，第三开关管T3的第二通路端连接至第八开关管T8的第一通路端，以使得第二复位信号对本级栅极驱动信号进行复位形成第二栅极驱动信号Gn_B。当第一节点Q的电压提升至等于或大于上拉各个开关管的阈值电压的电压时，第n级多输出栅极驱动单元221分别给两个扫描线提供栅极驱动信号Gn_A和Gn_B。
图5示出了根据本发明第一实施例的多输出栅极驱动单元的时序示意图，参照图4和图5对本发明多输出栅极驱动单元实施方式进行详细说明，如图5所示，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的占空比相同。每一级多输出栅极驱动单元的工作过程包括预充电阶段、第一上拉阶段、第二上拉阶段、第一复位阶段、第二复位阶段、第一稳定阶段以及第二稳定阶段。
在预充电阶段，即T1阶段：在第n-1级多输出栅极驱动单元提供的栅极驱动信号Gn_A-1为高电平VGH时，导通第一开关管T1，经过第一开关管T1对第一节点Q进行预充电，使第一节点Q的电位变为VGH-Vth，其中，Vth为第一开关管T1的阈值电压，从而导通第二开关管T2和第三开关管T3。此时，高电平的第一节点Q导通第六开关管T6，将第二节点QB的电位复位至低电平VGL，第九开关管T9、第八开关管T8、第七开关管T7关断，停止对栅极驱动信号Gn_A、栅极驱动信号Gn_B以及第一节点Q的复位。此时，第n+1级多输出栅极驱动单元提供的栅极驱动信号Gn_B+1为低电位，第四开关管T4关断。
在第一上拉阶段，即T2阶段：第n-1级多输出栅极驱动单元提供的栅极驱动信号Gn_A-1为低电平VGL，第一开关管T1关断。第二时钟信号CLK2的电平由低电平VGL变为高电平VGH，栅极驱动信号Gn_A的电位为VGH-Vth，其中，Vth为第二开关管T2的阈值电压，第一节点Q的电位通过寄生电容耦合大致达到高电平VGH，第六开关管T6、第二开关管T2和第三开关管T3维持导通。同时，第二节点QB维持低电平VGL，第九开关管T9、第八开关管T8、第七开关管T7关断。此时，第n+1级多输出栅极驱动单元提供的栅极驱动信号Gn_B+1为低电位，第四开关管T4关断。
在第二上拉阶段，即T3阶段：第二时钟信号CLK2维持高电平VGH，第三时钟信号CLK3由低电平VGL变为高电平VGH，并通过第一电容C1产生自举效应，使得第一节点Q的电位到达2*VGH以上，此时使得栅极驱动信号Gn_A和栅极驱动信号Gn_B的电位都能达到高电平VGH。第六开关管T6、第二开关管T2和第三开关管T3维持导通，第一开关管T1、第四开关管T4、第七开关管T7、第八开关管T8以及第九开关管T9关断。
在第一复位阶段，即T4阶段：第二时钟信号CLK2由高电平VGH变为低电平VGL，第一节点Q被耦合到2*VGH电位，第六开关管T6、第二开关管T2和第三开关管T3维持导通，栅极驱动信号Gn_A的电位变为低电平VGL。第三时钟信号CLK3的电位维持高电平VGH，栅极驱动信号Gn_B仍输出高电平VGH，此时，第一开关管T1、第四开关管T4、第七开关管T7、第八开关管T8以及第九开关管T9关断。
在第二复位阶段，即T5阶段：第三时钟信号CLK3由高电平VGH变为低电平VGL，第一节点Q被耦合到高电平VGH，第六开关管T6、第二开关管T2和第三开关管T3维持导通，栅极驱动信号Gn_B变为VGL电位，同时栅极驱动信号Gn_B+1由低电平VGL变为高电平VGH，导通第四开关管T4，第四时钟信号CLK4此时为高电平VGH，使得第一节点Q能保持高电平VGH。此时，第七开关管T7、第八开关管T8以及第九开关管T9关断。
在第一稳定阶段，即T6阶段：栅极驱动信号Gn_B+1为高电平VGH，第四开关管T4导通，而此时第四时钟信号CLK4为低电平VGL，使第一节点Q电位降低到低电平VGL，第二开关管T2、第三开关管T3、第六开关管T6关断，第二节点QB的电位变为VDC-Vth，其中，Vth为第五开关管T5的阈值电压，导通第七开关管T7、第八开关管T8以及第九开关管T9，从而把第一节点Q、栅极驱动信号Gn_A、栅极驱动信号Gn_B拉低到低电平VGL。
在第二稳定阶段，即T7阶段：第一时钟信号CLK1和栅极驱动信号Gn_B+1由高电平VGH变为低电平VGL，第一节点Q被复位至低电平VGL，第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第六开关管T6关断，第五开关管T5导通，第二节点QB维持VDC-Vth电位，导通第七开关管T7、第八开关管T8以及第九开关管T9，把第一节点Q、栅极驱动信号Gn_A、栅极驱动信号Gn_B维持在VGL电位。
图6示出了根据本发明第一实施例的栅极驱动电路的示意图，如图6所示，以六级多输出栅极驱动单元为例，其介绍了第一至第六级多输出栅极驱动单元R1至R6的原理。
第一至第六级多输出栅极驱动单元R1至R6均接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第一时序信号V1、第二时序信号V2和低压信号VGL。第一级多输出栅极驱动单元R1接收第一外部信号源STV1提供的信号作为第一脉冲信号，接收第二级栅极驱动电路R2提供的第二栅极驱动信号作为第二脉冲信号；第二级多输出栅极驱动单元R2接收第一级多输出栅极驱动单元R1提供的第一栅极驱动信号作为第一脉冲信号，接收三级多输出栅极驱动单元R3提供的第二栅极驱动信号作为第二脉冲信号；与第二级多输出栅极驱动单元R2的第一脉冲信号和第二脉冲信号类似，可以获得第三至第五级多输出栅极驱动单元R3至R5的第一脉冲信号；第六级多输出栅极驱动单元R6接收第五级多输出栅极驱动单元R5的第一栅极驱动信号作为第一脉冲信号，接收第二外部信号源STV2提供的信号作为第二脉冲信号。
图7示出了根据本发明第二实施例的多输出栅极驱动单元的电路结构示意图。
如图7所示，在该实施例中，多输出栅极驱动单元321对应于与三个扫描线对应的三行像素。以第n级多输出栅极驱动单元321为例，第n级多输出栅极驱动单元321响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号，并通过相应的三个扫描线提供栅极驱动信号Gn、Gn+1和Gn+2。
多输出栅极驱动单元321包括输入模块3211、复位模块3212和输出模块3213，在输入模块3211、复位模块3212和输出模块3213之间还包括对扫描线进行充电的第一节点Q、对扫描线进行放电的第二节点QB1和第三节点QB2。
输入模块3211响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号而对第一节点Q进行充电，并且增大扫描线的电压。输入模块2111包括第一开关管T1。第一开关管T1的控制端接收由第一时钟信号CLK1，第一通路端接收第n-1级多输出栅极驱动单元提供的传递信号Zn-1，第一开关管T1的第二通路端提供第一节点Q的电压。如果n为1，则第一开关管T1的第一通路端接收起始脉冲信号STV1。
复位模块3212包括第一复位模块和第二复位模块，其中，第一复位模块包括第二开关管T2、第四开关管T4、第五开关管T5、第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9以及第十开关管T10，第二复位模块包括第三开关管T3、第十一开关管T11、第十二开关管T12、第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16以及第十七开关管T17。
第四开关管T4的控制端和第一通路端连接至第一时序信号V1，第二开关管T2的控制端和第一通路端分别连接至第一节点Q和低电平VGL，第二开关管T2的第二通路端与第四开关管T4的第二通路端相连以提供第二节点QB1的电压，第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9以及第十开关管T10的控制端分别连接至第二节点QB1，第六开关管T6的第一控制端连接至第一节点Q，第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9以及第十开关管T10的第二控制端分别连接至低电平VGL。
第十一开关管T11的控制端和第一通路端连接至第二时序信号V2，第三开关管T3的控制端和第一通路端分别连接至第一节点Q和低电平VGL，第三开关管T3的第二通路端与第十一开关管T11的第二通路端相连以提供第三节点QB2的电压，第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16以及第十七开关管T17的控制端分别连接至第三节点QB2，第十三开关管T13的第一控制端连接至第一节点Q，第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16以及第十七开关管T17的第二控制端分别连接至低电平VGL。
第五开关管T5的控制端连接至第一时序信号V1，第一通路端和第二通路端分别连接至低电平VGL和第十一开关管T11的第一通路端；第十二开关管T12的控制端连接至第二时序信号V2，第一通路端和第二通路端分别连接至第四开关管T4的第二通路端和低电平VGL。
第八开关管T8和第十五开关管T15根据第一节点Q、第二节点QB1和第三节点QB2的有效状态交替提供第一复位信号，第九开关管T9和第十六开关管T16根据第一节点Q、第二节点QB1和第三节点QB2的有效状态交替提供第二复位信号，第十开关管T10和第十七开关管T17根据第一节点Q、第二节点QB1和第三节点QB2的有效状态交替提供第三复位信号。
第一时序信号V1和第二时序信号V2为互补的时序信号，其高低电平与帧率相关，例如每一帧切换一次第一时序信号V1和第二时序信号V2的高低电平状态。例如，第一时序信号V1为高电平，则第二时序信号V2为低电平，在切换到下一帧之后，第一时序信号V1切换为低电平，而第二时序信号V2切换为高电平。
输出模块3213用于根据第一节点Q的电压、复位信号和时钟信号通过至少三个扫描线提供栅极驱动信号。输出模块3213包括第一电容C1、第十八开关管T18、第十九开关管T19、第二十开关管T20以及第二十一开关管T21。第一电容C1的第一端、第十八开关管T18、第十九开关管T19、第二十开关管T20以及第二十一开关管T21的控制端连接至第一节点Q，第十八开关管T18、第十九开关管T19、第二十开关管T20以及第二十一开关管T21的第一通路端分别接收第四时钟信号CLK4、第五时钟信号CLK5和第六时钟信号CLK6，第一电容C1的第二端与第十八开关管T18的第二通路端相连用于输出传递信号Zn。
其中，第一电容C1为第十八开关管T18的控制端与第二通路端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点Q的电压的拉高的效果，第十八开关管T18的控制端与第二通路端之间可以设置有独立的存储电容，第一电容C1为第十八开关管T18的控制端与第二通路端之间的寄生电容与该存储电容之和。
第十九开关管T19的第二通路端连接至第八开关管T8的第一通路端和第十五开关管T15的第一通路端，以使得第一复位信号对第四时钟信号CLK4进行复位形成第一栅极驱动信号Gn；第二十开关管T20的第二通路端连接至第九开关管T9的第一通路端和第十六开关管T16的第一通路端，以使得第二复位信号对第五时钟信号CLK5进行复位形成第二栅极驱动信号Gn+1；第二十一开关管T21的第二通路端连接至第十开关管T10的第一通路端和第十七开关管T7的第一通路端，以使得第三复位信号对第六时钟信号CLK6进行复位形成第三栅极驱动信号Gn+2。当第一节点Q的电压提升至等于或大于上拉各个开关管的阈值电压的电压时，第n级多输出栅极驱动单元321分别给三个扫描线提供栅极驱动信号Gn、Gn+1和Gn+2。
图8示出了根据本发明第二实施例的多输出栅极驱动单元的封装图，如图8所示，以如图7所示的第n级的多输出栅极驱动单元为例，将第n级的多输出栅极驱动单元封装形成stage区块，则该stage区块的至少包括用于接收第一时钟信号CLK1、第二时钟信号CLK2、第四时钟信号CLK4、第五时钟信号CLK5、第六时钟信号CLK6、第一时序信号V1、第二时序信号V2、低电平VGL以及第n-1级多输出栅极驱动单元提供的传递信号Zn-1的输入端，以及用于传输第一栅极驱动信号Gn、第二栅极驱动信号Gn+1、第三栅极驱动信号Gn+2以及传递信号Zn的输出端。
图9示出了根据本发明第二实施例的多输出栅极驱动单元的时序示意图，参照图7和图9对本发明多输出栅极驱动单元实施方式进行详细说明，如图9所示，第一时钟信号CLK1、第二时钟信号CLK2、第四时钟信号CLK4、第五时钟信号CLK5和第六时钟信号CLK6的占空比相同。每一级多输出栅极驱动单元的工作过程包括预充电阶段、上拉阶段、复位阶段以及稳定阶段。以第一级多输出栅极驱动单元为例，第一级多输出栅极驱动单元的第一晶体管T1的第一通路端接收起始脉冲信号STV1。
在预充电阶段，即T1阶段：第一时钟信号CLK1和起始脉冲信号STV1为高电平，经由第一晶体管T1对第一节点Q进行预充电，使第一节点Q的电位拉高至高电平，第二晶体管T2和第三晶体管T3导通，从而将第二节点QB1和第三节点QB2拉低至低电平，第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9、第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16以及第十七开关管T17关断。
在上拉阶段，即T2阶段：第十八开关管T18经由T1阶段的预充电已经开启，第二时钟信号CLK2从低电平升为高电平，并经由第一电容C1的自举作用将第一节点Q的电位拉高，经由第十八开关管T18输出传递信号Zn。同时，高电平的第一节点Q分别控制第四时钟信号CLK4、第五时钟信号CLK5和第六时钟信号CLK6生成第一栅极驱动信号Gn、第二栅极驱动信号Gn+1、第三栅极驱动信号Gn+2。
在复位阶段，即T3阶段：第二时钟信号CLK2为低电平，通过第十八开关管T18将波形复位至低电平，并经由第一电容C1将第一节点Q的电位耦合至低电平。
在稳定阶段，即T4阶段：当第一时钟信号CLK1从低电平变为高电平时，通过第一晶体管T1将第一节点Q的电位拉低至低电平。第一节点Q关断，当第一时序信号为高电平时，使得第二节点QB1的电位充电为高电平，并将第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9以及第十开关管T10导通，从而栅极驱动信号的波形维持稳定在低电平，此时第三节点QB2的电位为低电平。当切换到下一帧画面时，第二节点QB1的电位则为低电平，而第三节点QB2的电位为高电平，从而将第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16以及第十七开关管T17导通，从而栅极驱动信号的波形维持稳定在低电平。
图10示出了根据本发明第二实施例的栅极驱动电路的示意图，如图10所示，以两侧各包括三级多输出栅极驱动单元为例，如图3所示，其介绍了第一至第六级多输出栅极驱动单元R1至R6的原理。
以第一至第三级多输出栅极驱动单元R1至R3为例，第一至第六级多输出栅极驱动单元R1至R6均接收第一时序信号V1、第二时序信号V2和低压信号VGL。第一级多输出栅极驱动单元R1接收起始脉冲信号STV1、第一时钟信号CLK1、第二时钟信号CLK2、第四时钟信号CLK4、第五时钟信号CLK5和第六时钟信号CLK6，第二级多输出栅极驱动单元R2接收传递信号Z1、第二时钟信号CLK2、第三时钟信号CLK3、第七时钟信号CLK7、第八时钟信号CLK8和第九时钟信号CLK9，第三级多输出栅极驱动单元R3接收传递信号Z2、第一时钟信号CLK1、第三时钟信号CLK3、第十时钟信号CLK10、第十一时钟信号CLK11和第十二时钟信号CLK12。
第四至第六级驱动单元R4至R6与第一至第三级多输出栅极驱动单元R1至R3的连接关系类似，在此不再赘述。
图11示出了根据本发明第二实施例的栅极驱动电路的时序示意图，如图11所示，向如图10所示的栅极驱动电路提供脉冲信号，从而使栅极驱动电路输出期望的波形，脉冲信号例如包括：起始脉冲信号STV1、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4、第五时钟信号CLK5、第六时钟信号CLK6、第七时钟信号CLK7、第八时钟信号CLK8、第九时钟信号CLK9、第十时钟信号CLK10、第十一时钟信号CLK11和第十二时钟信号CLK12，其中，以起始脉冲信号STV1的高电平时长为3T为例，第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3的周期为9T且占空比为三分之一，第四时钟信号CLK4、第五时钟信号CLK5、第六时钟信号CLK6、第七时钟信号CLK7、第八时钟信号CLK8、第九时钟信号CLK9、第十时钟信号CLK10、第十一时钟信号CLK11和第十二时钟信号CLK12的周期为9T且占空比为九分之一。
图12示出了根据本发明第二实施例的栅极驱动电路的输出波形图，图13示出了根据本发明第二实施例的栅极驱动电路的输出波形图，如图12和图13所示，栅极驱动电路通过多条扫描线可以提供多个相位不同的栅极驱动信号，其中，多个栅极驱动信号之间的相位差可以至少由多个输出时钟信号的相位差所决定。
图14示出了根据本发明第三实施例的多输出栅极驱动单元的电路结构示意图，如图14所示，在该实施例中，多输出栅极驱动单元421对应于与三个扫描线对应的三行像素。以第n级多输出栅极驱动单元421为例，第n级多输出栅极驱动单元421响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号，并通过相应的三个扫描线提供栅极驱动信号Gn、Gn+1和Gn+2。
多输出栅极驱动单元421包括输入模块4211、复位模块4212和输出模块4213，在输入模块4211、复位模块4212和输出模块4213之间还包括对扫描线进行充电的第一节点Q、对扫描线进行放电的第二节点QB。
输入模块4211响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号而对第一节点Q进行充电，并且增大扫描线的电压。输入模块2111包括第一开关管T1。第一开关管T1的控制端接收由第一时钟信号CLK1，第一通路端接收第n-1级多输出栅极驱动单元提供的传递信号Zn-1，第一开关管T1的第二通路端提供第一节点Q的电压。如果n为1，则第一开关管T1的第一通路端接收起始脉冲信号STV1。
复位模块4212包括第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12。第六开关管T6的控制端和第一通路端分别连接至第一节点Q和低电平VGL，第七开关管T7的第一通路端和控制端分别连接至电压信号VDD，第七开关管T7的第二通路端与第六开关管T6的第二通路端相连以提供第二节点QB的电压，第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12的控制端分别连接至第二节点QB，第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12的第二通路端分别连接至低电平VGL，第八开关管T8的第一通路端连接至第一节点Q，第十开关管T10、第十一开关管T11以及第十二开关管T12分别提供第一复位信号、第二复位信号以及第三复位信号。
输出模块4213用于根据第一节点Q的电压、复位信号和时钟信号通过至少三个扫描线提供栅极驱动信号。输出模块4213包括第一电容C1、第二开关管T2、第三开关管T3、第四开关管T4以及第五开关管T5。第一电容C1的第一端、第二开关管T2、第三开关管T3、第四开关管T4以及第五开关管T5的控制端连接至第一节点Q，第二开关管T2、第三开关管T3、第四开关管T4以及第五开关管T5的第一通路端分别接收第二时钟信号CLK2、第四时钟信号CLK4、第五时钟信号CLK5和第六时钟信号CLK6，第一电容C1的第二端与第二开关管T2的第二通路端相连用于输出传递信号Zn。
其中，第一电容C1为第二开关管T2的控制端与第二通路端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点Q的电压的拉高的效果，第二开关管T2的控制端与第二通路端之间可以设置有独立的存储电容，第一电容C1为第二开关管T2的控制端与第二通路端之间的寄生电容与该存储电容之和。
第三开关管T3的第二通路端连接至第十开关管T10的第一通路端，以使得第一复位信号对第四时钟信号CLK4进行复位形成第一栅极驱动信号Gn；第四开关管T4的第二通路端连接至第十一开关管T11的第一通路端，以使得第二复位信号对第五时钟信号CLK5进行复位形成第二栅极驱动信号Gn+1；第五开关管T5的第二通路端连接至第十二开关管T12的第一通路端，以使得第三复位信号对第六时钟信号CLK6进行复位形成第三栅极驱动信号Gn+2。当第一节点Q的电压提升至等于或大于上拉各个开关管的阈值电压的电压时，第n级多输出栅极驱动单元421分别给三个扫描线提供栅极驱动信号Gn、Gn+1和Gn+2。
图15示出了根据本发明第四实施例的多输出栅极驱动单元的电路结构示意图，如图15所示，在该实施例中，多输出栅极驱动单元521对应于与四个扫描线对应的四行像素。以第n级多输出栅极驱动单元521为例，第n级多输出栅极驱动单元521响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号，并相应的四个扫描线提供栅极驱动信号Gn、Gn+1和Gn+2。
多输出栅极驱动单元521包括输入模块5211、复位模块5212和输出模块5213，在输入模块5211、复位模块5212和输出模块5213之间还包括对扫描线进行充电的第一节点Q、对扫描线进行放电的第二节点QB。
输入模块5211响应于起始脉冲信号或第n-1级多输出栅极驱动单元的输出信号而对第一节点Q进行充电，并且增大扫描线的电压。输入模块2111包括第一开关管T1和第二开关管T2。第一开关管T1的控制端和第一通路端分别接收由第n-1级多输出栅极驱动单元提供的栅极驱动信号Gn-1，第二开关管T2的控制端接收由第n+1级多输出栅极驱动单元提供的栅极驱动信号Gn+5，第二开关管T2的第二通路端连接至低电平，第一开关管T1的第二通路端与第二开关管T2的第一通路端相连以提供第一节点Q的电压。
复位模块5212包括第十三开关管T13、第七开关管T7、第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12。第十三开关管T13的控制端和第一通路端分别连接至第一节点Q和低电平VGL，第七开关管T7的第一通路端和控制端分别连接至电压信号VDD，第七开关管T7的第二通路端与第十三开关管T13的第二通路端相连以提供第二节点QB的电压，第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12的控制端分别连接至第二节点QB，第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12的第二通路端分别连接至低电平VGL，第八开关管T8的第一通路端连接至第一节点Q，第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12分别提供第一复位信号、第二复位信号、第三复位信号以及第四复位信号。
输出模块5213用于根据第一节点Q的电压、复位信号和时钟信号至少四个扫描线提供栅极驱动信号。输出模块5213包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第三开关管T3、第四开关管T4、第五开关管T5以及第六开关管T6。第一电容C1、第二电容C2、第三电容C3和第四电容C4的第一端连接至第一节点Q，第三开关管T3、第四开关管T4、第五开关管T5以及第六开关管T6。的控制端连接至第一节点Q，第三开关管T3、第四开关管T4、第五开关管T5以及第六开关管T6的第一通路端分别接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3以及第四时钟信号CLK4。
其中，第一电容C1为第三开关管T3的控制端与第二通路端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点Q的电压的拉高的效果，第三开关管T3的控制端与第二通路端之间可以设置有独立的存储电容，第一电容C1为第三开关管T3的控制端与第二通路端之间的寄生电容与该存储电容之和。第二电容C2、第三电容C3和第四电容C4与第一电容C1类似，在此不再赘述。
第三开关管T3的第二通路端连接至第九开关管T9的第一通路端，以使得第一复位信号对第一时钟信号CLK1进行复位形成第一栅极驱动信号Gn；第四开关管T4的第二通路端连接至第十开关管T10的第一通路端，以使得第二复位信号对第二时钟信号CLK2进行复位形成第二栅极驱动信号Gn+1；第五开关管T5的第二通路端连接至第十一开关管T11的第一通路端，以使得第三复位信号对第三时钟信号CLK3进行复位形成第三栅极驱动信号Gn+2；第六开关管T6的第二通路端连接至第十二开关管T12的第一通路端，以使得第四复位信号对第四时钟信号CLK4进行复位形成第三栅极驱动信号Gn+3。当第一节点Q的电压提升至等于或大于上拉各个开关管的阈值电压的电压时，第n级多输出栅极驱动单元521分别给四个扫描线提供栅极驱动信号Gn、Gn+1、Gn+2和Gn+3。
图16示出了根据本发明实施例的显示装置的等效电路图，在图16中以液晶显示面板为例示出了根据本发明实施例的显示装置600。显示装置600包括：显示面板，包括像素阵列，用于显示图像，包括多个薄膜开关管T(Thin Film Transistor,TFT)以及在像素电极和公共电极之间形成的多个像素电容CLc；源极驱动电路620，用于将数据信号提供给像素阵列的数据线；栅极驱动电路610，用于将与数据信号同步的栅极驱动信号按顺序提供给像素阵列的扫描线；定时控制器630，用于控制数据驱动电路620和栅极驱动电路610。
栅极驱动电路610经由多条扫描线G1至Gi分别连接至相应行的薄膜开关管T的栅极，用于以扫描的方式提供栅极驱动信号G1至Gm，从而在一个图像帧周期中，选通不同行的薄膜开关管。栅极驱动信号G1至Gm在栅极高电压VGH和栅极低电压VGL之间摆动，栅极高电压VGH被设定为大于TFT的阈值电压，并且栅极低电压VGL被设定为小于TFT的阈值电压。
栅极驱动电路610包括多级多输出栅极驱动单元611，多输出栅极驱动单元611至少两条扫描线提供栅极驱动信号，从而每级多输出栅极驱动单元611驱动至少两行像素电极。
源极驱动电路620经由多条数据线S1至Sj分别连接至相应列的薄膜开关管T的源极，用于在各行的多个薄膜开关管T选通时，分别各列的多个薄膜开关管T提供与灰阶相对应的灰阶电压。其中，i和j是自然数。所述多个薄膜开关管T的漏极分别连接至相应的一个像素电容CLc。在边通状态下，源极驱动电路620经由数据线和薄膜开关管T，将灰阶电压施加在像素电容CLc上。像素电容CLc上的电压作用在液晶分子上，从而改变液晶分子的取向，以实现与灰阶相对应的透光率。为了在像素的更新周期之间保持电压，像素电容CLc可以并联存储电容Cs以获得更长的保持时间。
本实施例中是以液晶显示面板为例说明显示装置的内部结构及连接关系，但本发明的显示面板不限于液晶显示面板，显示面板还可以包括等离子体显示面板、有机发光二极管显示面板以及电泳显示面板中的任何一个或者多个。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种栅极驱动电路，包括多级栅极驱动单元，多级所述栅极驱动单元通过多个扫描线提供相应的栅极驱动信号，其特征在于，多级所述栅极驱动单元中的至少一级为多输出栅极驱动单元，所述多输出栅极驱动单元包括：
输入模块，根据输入信号提供输入电压至中间节点；
输出模块，与多个所述扫描线相连以提供相位不相同的多个所述栅极驱动信号，所述输出模块受控于所述中间节点处的节点电压并根据多个时钟信号产生多个所述栅极驱动信号；以及
复位模块，与所述输入模块相连于中间节点，根据所述节点电压分别复位所述多个栅极驱动信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括多个开关管，多个所述开关管的控制端分别连接至所述中间节点，以接收所述节点电压，多个所述开关管的第一通路端分别接收相应的所述时钟信号，第二通路端分别产生相应的所述栅极驱动信号。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述时钟信号包括第一时钟信号和第二时钟信号，所述输出模块包括第一开关管和第二开关管，所述栅极驱动信号包括第一栅极驱动信号和第二栅极驱动信号，
其中，所述第一开关管的第一通路端接收所述第一时钟信号，第二通路端提供所述第一栅极驱动信号，
所述第二开关管的第一通路端接收所述第二时钟信号，第二通路端提供所述第二栅极驱动信号。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述输出模块还包括：第三开关管，所述第三开关管的控制端连接至所述中间节点，第一通路端接收第三时钟信号，第二通路端提供传递信号，
其中，当所述中间节点的电位为高电平时，所述第一开关管、所述第二开关管和所述第三开关管导通并开始提供所述栅极驱动信号和所述传递信号，
当所述中间节点的电位为低电平时，所述第一开关管、所述第二开关管和所述第三开关管关断并停止提供所述栅极驱动信号和所述传递信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述输入模块包括：第四开关管，所述第四开关管的第一通路端接收第四时钟信号和前级传递信号中的一个，控制端接收第四时钟信号和前级传递信号中的另一个，第二通路端提供所述节点电压。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述输入模块还包括：第五开关管，所述第五开关管的第一通路端提供所述节点电压，第二通路端接收第五时钟信号和后级传递信号中的一个，控制端接收所述第五时钟信号和所述后级传递信号中的另一个。
7.根据权利要求2所述的栅极驱动电路，其特征在于，所述复位模块包括：第一复位模块，包括多个第一复位开关管，多个所述第一复位开关管分别连接至相应的所述输出模块的多个所述开关管，各个所述复位开关管将相应的所述栅极驱动信号进行复位。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述复位模块还包括：第二复位模块，包括多个第二复位开关管，多个所述第二复位开关管分别连接至相应的所述输出模块的多个所述开关管，所述第一复位模块和第二复位模块交替地将所述栅极驱动信号进行复位。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元的数量为s，第一级所述栅极驱动单元接收起始脉冲信号，第n级所述栅极驱动单元接收第n-1级所述栅极驱动单元提供的传递信号，其中，s为自然数，n为大于1且不大于s的自然数。
10.一种显示装置，其特征在于，包括：
如权利要求1至9任一项所述的栅极驱动电路；以及
显示面板，包括多行像素单元，
其中，所述栅极驱动电路的每个所述多输出栅极驱动单元至少分别向两行所述像素单元提供相位不相同的栅极驱动信号。
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