CN103236273A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，涉及显示技术领域，可以降低移位寄存器单元中晶体管的开启占空比，降低显示装置产品的功耗。移位寄存器单元包括输入模块、上拉模块、下拉控制模块以及下拉模块。本发明实施例用于实现扫描驱动。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜场效应晶体管液晶显示器)实现一帧画面显示的基本原理是通过栅极(gate)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通，再通过源极(source)驱动将每一行像素所需的信号依次从上往下输出。目前，制造这样一种结构的显示器件通常是将栅极驱动电路和源极驱动电路通过COF(Chip On Film，覆晶薄膜)或COG(ChipOn Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上，但是当分辨率较高时，栅极驱动和源极驱动的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的绑定(Bonding)工艺。
为了克服以上问题，现有显示器件的制造常采用GOA(Gate Driveon Array)电路的设计，相比于传统的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也省去了栅极驱动电路的Bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。但是现有GOA电路的设计也存在着一定的问题，现有的GOA电路中单个TFT的开启占空比很大，每个TFT长期处于工作状态，这将导致GOA电路中元件寿命的降低，从而严重降低产品的使用寿命，此外，TFT的长期工作还将增加显示装置整体的功耗，现有的GOA电路难以解决这些问题。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，可以降低移位寄存器单元中晶体管的开启占空比，降低显示装置产品的功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括：输入模块、上拉模块、下拉控制模块以及下拉模块；
所述输入模块，连接第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉控制节点，用于根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号控制所述上拉控制节点的电平，所述上拉控制节点为所述输入模块与所述上拉模块的连接点；
所述上拉模块，连接所述上拉控制节点、时钟信号输入端和信号输出端，用于根据所述上拉控制节点和所述时钟信号输入端输入的时钟信号的控制将信号输出端输出的信号上拉为高电平；
所述下拉控制模块，连接第三电压端、所述上拉控制节点、第一控制电压端以及下拉控制节点，用于根据所述上拉控制节点以及所述第一控制电压端输入的第一控制电压开启所述下拉模块，当所述移位寄存器单元处于空闲状态时，所述第一控制电压控制所述下拉控制模块处于关闭状态，所述下拉控制节点为所述下拉控制模块与所述下拉模块的连接点；
所述下拉模块，连接所述下拉控制节点，所述上拉控制节点、所述第三电压端以及所述信号输出端，用于将信号输出端输出的信号下拉为低电平。
本发明实施例的另一方面，提供一种移位寄存器驱动方法，应用于如上所述移位寄存器单元，包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出；
输入模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充；
所述上拉模块根据时钟信号上拉移位寄存器单元，使得信号输出端输出的信号为高电平；
在移位寄存器单元完成输出后，下拉模块在下拉控制模块和所述输入模块的控制下将输出信号下拉为低电平；
当移位寄存器单元处于空闲状态时，第一控制电压控制所述下拉控制模块处于关闭状态。
本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的移位寄存器单元；
除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
本发明实施例的又一方面，提供一种显示装置，包括如上所述的栅极驱动电路。
本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。
附图说明
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为本发明实施例提供的另一移位寄存器单元的结构示意图；
图3为本发明实施例提供的一种移位寄存器单元的电路连接结构示意图；
图4为本发明实施例提供的一种移位寄存器单元工作时的信号时序波形图；
图5为本发明实施例提供的一种栅极驱动电路的结构示意图；
图6为本发明实施例提供的另一栅极驱动电路的结构示意图；
图7为本发明实施例提供的一种栅极驱动电路从上向下进行扫描时的信号时序波形图；
图8为本发明实施例提供的一种栅极驱动电路从下向上进行扫描时的信号时序波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，将另一极称为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为例进行说明，当采用N型晶体管时，第一极可以是该N型晶体管的源极，第二极则可以是该N型晶体管的漏极。可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
本发明实施例提供的移位寄存器单元，如图1所示，包括：输入模块11、上拉模块12、下拉控制模块13以及下拉模块14。
其中，输入模块11，连接第一信号输入端INPUT1、第二信号输入端INPUT2、第一电压端V1、第二电压端V2以及上拉控制节点PU，用于根据第一信号输入端INPUT1输入的信号和第二信号输入端INPUT2输入的信号控制上拉控制节点PU的电平，该上拉控制结点PU为输入模块11与上拉模块12的连接点。
上拉模块12，连接上拉控制节点PU、时钟信号输入端CLK和信号输出端OUTPUT，用于根据上拉控制节点PU和时钟信号输入端CLK输入的时钟信号的控制将信号输出端OUTPUT输出的信号上拉为高电平。
下拉控制模块13，连接第三电压端V3、上拉控制节点PU、第一控制电压GC1以及下拉控制节点PD，用于根据上拉控制节点PU以及第一控制电压GC1开启下拉模块14，当移位寄存器单元处于空闲状态时，第一控制电压GC1控制下拉控制模块13处于关闭状态，该下拉控制节点PD为下拉控制模块13与下拉模块14的连接点。
需要说明的是，空闲状态是指移位寄存器单元无输出信号的时刻。在本发明实施例中，移位寄存器单元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的时刻，这样一来，可以通过同一条信号线向每一级移位寄存器单元输入第一控制电压GC1，从而使得处于空闲状态时的栅极驱动电路中的每一级移位寄存器单元的控制模块均处于关闭状态。
下拉模块14，连接下拉控制节点PD，上拉控制节点PU、第三电压端V3以及信号输出端OUTPUT，用于将信号输出端OUTPUT输出的信号下拉为低电平。
本发明实施例提供的移位寄存器单元，可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。
具体的，第三电压端V3可以为接地端，或第三电压端V3输入低电平VGL。
进一步地，如图2所示，该移位寄存器单元还可以包括：
放电模块15，连接信号输出端OUTPUT、第三电压端V3以及第二控制电压GC2，用于当移位寄存器单元处于空闲状态时，根据该第二控制电压GC2的控制对移位寄存器单元进行放电。其中，移位寄存器单元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的时刻，这样一来，每一级移位寄存器单元的放电模块可以在栅极驱动电路输出结束之后拉低移位寄存器单元的栅极输出，从而释放栅极驱动电路中的噪声；另一方面，通过这样一种结构的放电模块还可以实现阵列或像素单元的单独检测，进一步保证了电路的寿命和长期工作的稳定性。
进一步地，如图3所示，在本发明实施例提供的移位寄存器中，输入模块11可以包括：
第一晶体管T1，其第一极连接上拉控制节点PU，栅极连接第一信号输入端INPUT1，第二极连接第一电压端V1。
第二晶体管T2，其第一极连接上拉控制节点PU，栅极连接第二信号控制端INPUT2，第二极连接第二电压端V2。
在本发明实施例中，上拉控制节点PU是指控制上拉模块处于开启或关闭状态的电路节点。输入模块11的作用具体是根据第一信号输入端INPUT1与第二信号控制端INPUT2的高低电平的不同确定上拉控制节点PU的电平高低，从而确定移位寄存器单元当前处于输出或复位状态。
当分别采用上下级移位寄存器单元输出的信号作为本级移位寄存器单元的第一信号输入端INPUT1或第二信号控制端INPUT2的输入信号时，这样一种结构的输入模块11可以实现栅极驱动电路的双向扫描。具体的，第一信号输入端INPUT1可以输入上级移位寄存器单元输出的信号N-1OUT，第二信号输入端INPUT2可以输入下级移位寄存器单元输出的信号N+1OUT。
当第一电压端V1输入高电平VDD、第二电压端V2输入低电平VSS时，上级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行预充，下级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行复位。
当第一电压端V1输入低电平VSS、第二电压端V2输入高电平VDD时，下级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行预充，上级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行复位。
进一步地，如图3所示，上拉模块12可以包括：
第三晶体管T3，其第一极连接信号输出端OUTPUT，栅极连接上拉控制节点PU，第二极连接时钟信号输入端CLK。
电容C，其并联于第三晶体管T3的栅极和第一极之间。
在本发明实施例中，上拉模块12的作用是在进行预充之后，且时钟信号为高电平的时钟周期内，使得信号输出端OUTPUT输出栅极驱动的高电平信号。
进一步地，如图3所示，下拉控制模块13可以包括：
第四晶体管T4，其栅极和第二极均连接第一控制电压GC1。
第五晶体管T5，其第一极连接下拉控制节点PD，栅极连接第四晶体管T4的第一极，第二极连接第一控制电压GC1。
第六晶体管T6，其第一极连接第三电压端V3，栅极连接上拉控制节点PU，第二极连接第五晶体管T5的栅极。
第七晶体管T7，其第一极连接第三电压端V3，栅极连接上拉控制节点PU，第二极连接下拉控制节点PD。
在本发明实施例中，下拉控制模块13的作用是在第一控制电压GC1的控制下改变下拉控制节点PD的电平高低，其中，下拉控制节点PD是指控制下拉模块处于开启或关闭状态的电路节点。
进一步地，如图3所示，下拉模块14可以包括：
第八晶体管T8，其第一极连接第三电压端V3，栅极连接下拉控制节点PD，第二极连接上拉控制节点PU。
第九晶体管T9，其第一极连接第三电压端V3，栅极连接下拉控制节点PD，第二极连接信号输出端OUTPUT。
在本发明实施例中，下拉模块14的作用具体是在下拉控制模块13输出信号的控制下，当下拉控制节点PD点电位为高时，且在时钟信号为低电平时分别对上拉控制节点PU电位以及信号输出端OUTPUT进行下拉，这样一种结构的移位寄存器单元在完成栅极驱动信号输出之后，可以保证电路噪声的释放，从而提高了扫描驱动的质量。
更进一步的，如图3所示，放电模块15可以包括：
第十晶体管T10，其第一极连接第三电压端V3，栅极连接第二控制电压GC2，第二极连接信号输出端OUTPUT。
在本发明实施例中，放电模块15的作用具体是在第二控制电压GC2为高电平时，第十晶体管T10开启，释放信号输出端存在的噪声。
需要说明的是，在本发明实施例中，第一控制电压GC1与第二控制电压GC2可以采用相位相反的周期信号。例如，移位寄存器单元处于空闲状态时，第一控制电压GC1为低电平，第二控制电压GC2为高电平。其中，移位寄存器单元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的时刻。
在如图3所示的移位寄存器单元中，分别包括10个N型晶体管以及1个电容(10T1C)，与现有技术相比，这种电路结构的设计中元器件相对较少，从而显著简化了电路设计与生产的难度，有效控制了电路区域与布线空间的大小，实现了显示装置窄边框的设计。
本发明实施例还提供一种移位寄存器驱动方法，可以应用于如上所述移位寄存器单元，包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出。
输入模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充。
上拉模块根据时钟信号上拉移位寄存器单元，使得信号输出端输出的信号为高电平。
在移位寄存器单元完成输出后，下拉模块在下拉控制模块和输入模块的控制下将输出信号下拉为低电平。
当移位寄存器单元处于空闲状态时，第一控制电压控制下拉控制模块处于关闭状态。
本发明实施例提供的移位寄存器驱动方法，可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。
进一步地，本发明实施例提供的移位寄存器驱动方法还包括：
当移位寄存器单元处于空闲状态时，放电模块根据第二控制电压的控制对移位寄存器单元进行放电。
需要说明的是，空闲状态是指移位寄存器单元无输出信号的时刻。在本发明实施例中，移位寄存器单元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的时刻，这样一来，可以通过同一条信号线向每一级移位寄存器单元输入第一控制电压GC1，从而使得处于空闲状态时的栅极驱动电路中的每一级移位寄存器单元的控制模块均处于关闭状态。此外，当移位寄存器单元处于空闲状态时，放电模块还可以根据第二控制电压的控制对移位寄存器单元进行放电，每一级移位寄存器单元的放电模块可以在栅极驱动电路输出结束之后拉低本级移位寄存器单元的栅极输出，从而释放栅极驱动电路中的噪声；另一方面，通过这样一种结构的放电模块还可以实现阵列或像素单元的单独检测，进一步保证了电路的寿命和长期工作的稳定性。
采用这样一种结构的移位寄存器单元，通过改变控制信号电平的高低可以实现栅极驱动电路的双向扫描。例如，在如图3所示的移位寄存器单元中，第一信号输入端INPUT1可以输入上级移位寄存器单元输出的信号N-1OUT，第二信号输入端INPUT2可以输入下级移位寄存器单元输出的信号N+1OUT；第一信号输入端INPUT1也可以输入下级移位寄存器单元输出的信号N+1OUT，第二信号输入端INPUT2可以输入上级移位寄存器单元输出的信号N-1OUT。
当第一电压端V1输入高电平VDD、第二电压端V2输入低电平VSS时，上级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行预充，下级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行复位。
当第一电压端V1输入低电平VSS、第二电压端V2输入高电平VDD时，下级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行预充，上级移位寄存器单元输出的高电平可以通过输入模块11对上拉模块12进行复位。
具体的，可以结合图4所示的信号时序状态图，对本发明实施例图3所示的移位寄存器单元的驱动方法及工作状态进行详细描述，此时第一电压端V1输入高电平VDD、第二电压端V2输入低电平VSS，第一信号输入端INPUT1输入上级移位寄存器单元输出的信号INPUT，第二信号输入端INPUT2输入下级移位寄存器单元输出的复位信号RESET。
第①阶段：在移位寄存器开始工作前，第一信号输入端INPUT1与第二信号输入端INPUT2均无信号输入，第一控制电压GC1为高电平，晶体管T4、T5处于开启状态，下拉控制节点PD为高电位，晶体管T8、T9打开，第二控制电压GC2为低电平，晶体管T10关闭，此时信号输出端OUTPUT无信号输出。
第②阶段：第一信号输入端INPUT1信号到来，第一电压端V1输入高电平VDD，晶体管T1处于开启状态，上拉控制节点PU电位上升，完成电平预充。此时，晶体管T6、T7打开，下拉控制节点PD放电，信号输出端OUTPUT无信号输出。其中，第一信号输入端INPUT1可以输入上级移位寄存器单元输出的信号N-1OUT，即当上级移位寄存器单元输出栅极驱动信号时，移位寄存器单元完成上拉模块的预充电。
第③阶段：上拉控制节点PU此时仍然高电位，因而下拉控制节点PD处于低电位，晶体管T3打开，此时时钟信号到来，由于电容C的自举作用，上拉控制节点PU的电位被拉高，此时完成了信号输出端OUTPUT输出一个栅极驱动信号。
第④阶段：在此阶段，在移位寄存器单元完成栅极驱动信号输出之后，下一级移位寄存器单元重复上述过程，下一级移位寄存器单元输出的信号N+1OUT还将作为复位信号RESET输入到移位寄存器单元的第二信号控制端INPUT2，下拉控制节点电压下降，下拉控制节点PD电位上升，晶体管T8、T9，对上拉控制节点PU和信号输出端OUTPUT进行放电，从而完成了一个移位寄存的功能。
进一步地，当移位寄存器单元处于空闲状态时，第一控制电压GC1控制下拉控制模块处于关闭状态。例如，在以上阶段移位寄存器单元处于工作状态，第一控制电压GC1可以输入高电平晶体管T4、T5均处于开启状态。在输出的空闲时间，第一控制电压GC1的电位变为低电平，此时晶体管T4、T5关闭，从而可以减少晶体管的工作时间，增加了晶体管的寿命。
需要说明的是，空闲状态是指移位寄存器单元无输出信号的时刻。在本发明实施例中，移位寄存器单元处于空闲状态具体可以是指每一级移位寄存器单元均无输出信号的时刻，这样一来，可以通过同一条信号线向每一级移位寄存器单元输入第一控制电压GC1，从而使得处于空闲状态时的栅极驱动电路中的每一级移位寄存器单元的控制模块均处于关闭状态。
进一步地，当移位寄存器单元处于空闲状态时，放电模块还可以根据第二控制电压GC2的控制对该移位寄存器单元进行放电。例如，在以上阶段移位寄存器单元处于工作状态，第二控制电压GC2保持低电平，当移位寄存器单元处于空闲状态时，第二控制电压GC2的电位变为高电平，从而打开了晶体管T10，释放电路中栅极驱动输出中存在的噪声。这样一来，每一级移位寄存器单元的放电模块可以在栅极驱动电路输出结束之后拉低移位寄存器单元的栅极输出，从而释放栅极驱动电路中的噪声；另一方面，通过这样一种结构的放电模块还可以实现阵列或像素单元的单独检测，进一步保证了电路的寿命和长期工作的稳定性。
如此实现了从N-1OUT到本级OUTPUT，再至N-1OUT的移位，即实现了自上而下的栅极行驱动扫描输出。需要说明的是，在本发明实施例中，通过改变信号N-1OUT、N+1OUT、VDD与VSS的高低电位可以转换预充和复位的方式，分别实现栅极驱动电路从上至下或从下至上的双向扫描。
本发明实施例提供的移位寄存器单元，当移位寄存器单元处于空闲状态时，通过第一控制电压GC1控制晶体管T4、T5关闭，可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。此外，在本发明实施例提供的移位寄存器单元中，分别包括10个N型晶体管以及1个电容(10T1C)，与现有技术相比，这种电路结构的设计中元器件相对较少，从而显著简化了电路设计与生产的难度，有效控制了电路区域与布线空间的大小，实现了显示装置窄边框的设计。
本发明实施例提供的栅极驱动电路，如图5所示，包括多级如上所述的移位寄存器单元。其中，每一级移位寄存器单元SR的输出端OUTPUT输出本级的行扫描信号G；每个移位寄存器单元都有一个时钟信号输入。
除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的信号输出端OUTPUT连接与其相邻的上一级移位寄存器单元的第二信号输入端INPUT2。
除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的信号输出端OUTPUT连接与其相邻的下一级移位寄存器单元的第一信号输入端INPUT1。
在本发明实施例中，第一级移位寄存器单元SR0的第一信号输入端INPUT1可以输入帧起始信号STV；最后一级移位寄存器单元SRn的第二信号输入端INPUT2可以输入复位信号RST。
本发明实施例提供的栅极驱动电路，包括移位寄存器单元，可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。
需要说明的是，为了进一步提高栅极驱动电路的扫描频率，可以采用多组时钟信号输入不同行的移位寄存器单元，例如在图5所示的栅极驱动电路中，外部时钟信号输入端可以分别包括CLK1、CLK2、CLK3和CLK4，连接第一行移位寄存器单元的晶体管T3的时钟信号输入端为CLK1，连接第二行移位寄存器单元的晶体管T3的时钟信号输入端为CLK2，以此类推。其中，每一个时钟信号输入端输入的时钟信号均具有相同的周期，且每一个时钟信号之间的相位均各不相同。采用这样一种时钟信号控制栅极驱动电路，具有更高的扫描频率，从而显著提高了显示装置的显示质量。
进一步地，如图6所示，在本发明实施例提供的栅极驱动电路中，奇数行的移位寄存器单元位于显示面板的一端，偶数行的移位寄存器单元位于显示面板的另一端。相应的，外部时钟信号输入端可以分别包括CLK1-CLK8共八个时钟信号输入端，CLK1、CLK3、CLK5、CLK7作为与奇数行的移位寄存器单元连接的外部时钟信号输入端，CLK2、CLK4、CLK6、CLK8作为与偶数行的移位寄存器单元连接的外部时钟信号输入端。与时钟信号相应的，帧起始信号STV同样包括多组相位不同的帧起始信号，不同的帧起始信号分别输入相应的移位寄存器单元的第一信号输入端INPUT1，帧起始信号STV1、STV3与第一行移位寄存器单元SR1和第三行移位寄存器单元SR3的信号输入端INPUT1连接，帧起始信号STV2、STV4与第二行移位寄存器单元SR2和第四行移位寄存器单元SR4的信号输入端INPUT1。
其中，位于显示面板两端的每一级移位寄存器单元SR的输出端OUTPUT输出本级的行扫描信号G，每个移位寄存器单元都有一个时钟信号输入。
位于显示面板一端的奇数行的移位寄存器单元或位于面板另一端的偶数行的移位寄存器单元，除第一级移位寄存器单元和第二级移位寄存器单元的信号输入端连接外，其余每个移位寄存器单元的信号输入端INPUT连接与其相邻的上两级移位寄存器单元的第一信号输出端OUTPUT。
位于显示面板一端的奇数行的移位寄存器单元或位于面板另一端的偶数行的移位寄存器单元，除最后两级移位寄存器单元SRn-1和SRn外，其余每个移位寄存器单元的第二信号输入端INPUT2连接与其相邻的下两级移位寄存器单元的信号输出端OUTPUT。
具体的，对于如图6所示的栅极驱动电路而言，当栅极驱动电路采用从上至下的扫描方式时，其控制信号和时钟信号的时序波形图如图7所示。其中，与时钟信号相应的，帧起始信号STV同样包括多组相位不同的帧起始信号，不同的帧起始信号分别输入相应的移位寄存器单元的第一信号输入端INPUT1，如图7所示，包括STV_1、STV_2、STV_3、STV_4，每个帧起始信号在相应移位寄存器开始输出的阶段提供一个方波。其中，第F帧即为空闲状态，在该帧时间内，每一级移位寄存器单元均无输出信号，在该帧时间内第一控制电压GC1和第二控制电压GC2电压反转。当采用这样一种时序控制信号进行控制时，栅极驱动电路的行驱动信号将由G0至Gn，从上至下依次输出。
当栅极驱动电路采用从下至上的扫描方式时，其控制信号和时钟信号的时序波形图如图8所示。与图7所示的时序波形图不同的是，外部时钟信号输入端由CLK8至CLK1的顺序进行信号输入。当采用这样一种时序控制信号进行控制时，栅极驱动电路的行驱动信号将由Gn至G0，从下至上依次输出。
采用如图6所示的栅极驱动电路，在降低移位寄存器单元中晶体管的开启占空比，保证电路的长期稳定工作，提高移位寄存器电路的使用寿命，降低显示装置产品的功耗的同时，进一步实现了显示装置两端线宽的相等的设计。从而在提高扫描频率的同时进一步保证了显示装置外观设计的美观，提高了用户的使用感受。
本发明实施例还提供一种显示装置，包括如上所述的栅极驱动电路。
由于栅极驱动电路的结构在前述实施例中已做了详细的描述，此处不做赘述。
本发明实施例提供的显示装置，包括栅极驱动电路，该栅极驱动电路又包括移位寄存器单元，采用这样一种结构的移位寄存器单元可以有效降低移位寄存器单元中晶体管的开启占空比，从而保证了电路的长期稳定工作，提高了移位寄存器电路的使用寿命，并且显著降低了显示装置产品的功耗，提高了显示装置产品的质量。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：输入模块、上拉模块、下拉控制模块以及下拉模块；
所述输入模块，连接第一信号输入端、第二信号输入端、第一电压端、第二电压端以及上拉控制节点，用于根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号控制所述上拉控制节点的电平，所述上拉控制节点为所述输入模块与所述上拉模块的连接点；
所述上拉模块，连接所述上拉控制节点、时钟信号输入端和信号输出端，用于根据所述上拉控制节点和所述时钟信号输入端输入的时钟信号的控制将信号输出端输出的信号上拉为高电平；
所述下拉控制模块，连接第三电压端、所述上拉控制节点、第一控制电压端以及下拉控制节点，用于根据所述上拉控制节点以及所述第一控制电压端输入的第一控制电压开启所述下拉模块，当所述移位寄存器单元处于空闲状态时，所述第一控制电压控制所述下拉控制模块处于关闭状态，所述下拉控制节点为所述下拉控制模块与所述下拉模块的连接点；
所述下拉模块，连接所述下拉控制节点，所述上拉控制节点、所述第三电压端以及所述信号输出端，用于将信号输出端输出的信号下拉为低电平。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
放电模块，连接所述信号输出端、所述第三电压端以及第二控制电压，用于当所述移位寄存器单元处于空闲状态时，根据所述第二控制电压的控制对所述移位寄存器单元进行放电。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述输入模块包括：
第一晶体管，所述第一晶体管的第一极连接所述上拉控制节点，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的第二极连接所述第一电压端；
第二晶体管，所述第二晶体管的第一极连接所述上拉控制节点，所述第二晶体管的栅极连接所述第二信号控制端，所述第二晶体管的第二极连接所述第二电压端。
4.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述上拉模块包括：
第三晶体管，所述第三晶体管的第一极连接所述信号输出端，所述第三晶体管的栅极连接所述上拉控制节点，所述第三晶体管的第二极连接所述时钟信号输入端；
电容，所述电容并联于所述第三晶体管的栅极和所述第三晶体管的第一极之间。
5.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：
第四晶体管，所述第四晶体管的栅极和所述第四晶体管的第二极均连接所述第一控制电压；
第五晶体管，所述第五晶体管的第一极连接所述下拉控制节点，所述第五晶体管的栅极连接所述第四晶体管的第一极，所述第五晶体管的第二极连接所述第一控制电压；
第六晶体管，所述第六晶体管的第一极连接所述第三电压端，所述第六晶体管的栅极连接所述上拉控制节点，所述第六晶体管的第二极连接所述第五晶体管的栅极；
第七晶体管，所述第七晶体管的第一极连接所述第三电压端，所述第七晶体管的栅极连接所述上拉控制节点，所述第七晶体管的第二极连接所述下拉控制节点。
6.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述下拉模块包括：
第八晶体管，所述第八晶体管的第一极连接所述第三电压端，所述第八晶体管的栅极连接所述下拉控制节点，所述第八晶体管的第二极连接所述上拉控制节点；
第九晶体管，所述第九晶体管的第一极连接所述第三电压端，所述第九晶体管的栅极连接所述下拉控制节点，所述第九晶体管的第二极连接所述信号输出端。
7.根据权利要求2所述的移位寄存器单元，其特征在于，所述放电模块包括：
第十晶体管，所述第十晶体管的第一极连接所述第三电压端，所述第十晶体管的栅极连接所述第二控制电压，所述第十晶体管的第二极连接所述信号输出端。
8.一种移位寄存器驱动方法，应用于如权利要求1至7任一所述移位寄存器单元，其特征在于，包括：
下拉模块在下拉控制模块的控制下保持信号输出端无信号输出；
输入模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充；
所述上拉模块根据时钟信号上拉移位寄存器单元，使得所述信号输出端输出的信号为高电平；
在移位寄存器单元完成输出后，下拉模块在下拉控制模块和所述输入模块的控制下将输出信号下拉为低电平；
当移位寄存器单元处于空闲状态时，第一控制电压控制所述下拉控制模块处于关闭状态。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
当移位寄存器单元处于空闲状态时，放电模块根据第二控制电压的控制对所述移位寄存器单元进行放电。
10.根据权利要求8或9所述的方法，其特征在于，所述第一信号输入端输入上级移位寄存器单元输出的信号，所述第二信号输入端输入下级移位寄存器单元输出的信号；
当所述第一电压端输入高电平、所述第二电压端输入低电平时，上级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存器单元的所述上拉模块进行预充，下级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存器单元的所述上拉模块进行复位；
当所述第一电压端输入低电平、所述第二电压端输入高电平时，下级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存器单元的所述上拉模块进行预充，上级移位寄存器单元输出的高电平通过所述输入模块对本级移位寄存器单元的所述上拉模块进行复位。
11.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7任一所述的移位寄存器单元；
除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述第一级移位寄存器单元的第一信号输入端输入帧起始信号；所述最后一级移位寄存器单元的第二信号输入端输入复位信号。
13.根据权利要求11所述的栅极驱动电路，其特征在于，奇数行的移位寄存器单元位于显示面板的一端，偶数行的移位寄存器单元位于显示面板的另一端。
14.一种显示装置，其特征在于，包括如权利要求11-13任一所述的栅极驱动电路。
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