CN106683607B - 一种移位寄存器、栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示面板，该种移位寄存器中，上拉模块用于拉高第一节点的电位；下拉模块用于拉低第一节点的电位；第一控制模块用于控制第二节点的电位；第二控制模块维持或降低第一节点的电位；输出模块用于输出扫描信号。这样通过上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出，同时通过第二控制模块控制第一节点的电位，在保证输出模块可以在第一节点的控制下正常输出扫描信号的同时，降低第一节点的电位，从而避免第一节点的电位过高造成的移位寄存器输出扫描信号的稳定性较差的问题。

Description

一种移位寄存器、栅极驱动电路及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示面板。
背景技术
目前，显示技术被广泛应用于电视、手机以及公共信息的显示，用于显示画面的平板显示器因其超薄节能的优点而被大力推广。一般显示器的显示面板由阵列式的像素矩阵组成。在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素，栅极驱动电路用于产生像素的栅极扫描电压。
现有技术中栅极驱动电路一般由多个级联的移位寄存器单元构成，且栅极驱动电路集成于阵列基板上。每个移位寄存器单元的输出信号传递给对应的一行栅线，从而各移位寄存器单元可以逐行开启各行像素的开关(即开关晶体管)，进而各数据线将对应的数据信号输入到对应的像素，完成像素单元的数据信号输入。为了充分打开像素开关，保证像素电极的充电率，扫描信号的电压需要达到25V以上；同时现有移位寄存器电路的电容升压模块，能够使移位寄存器内部电路的一些关键节点电压高于双倍的扫描信号的电压，即达到50V以上，而像素开关在如此高压下工作，其特性容易变化，产生阈值电压漂移，从而使移位寄存器单元在长时间显示过程中稳定性变差，干扰正常扫描信号的输出。
因此，如何降低移位寄存器电路中关键节点的电压，保证移位寄存器稳定输出扫描信号，是本领域技术人员亟待解决的技术问题。
发明内容
本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，用以解决现有技术中存在的移位寄存器电路中关键节点的电压较高，影响移位寄存器稳定输出扫描信号的问题。
本发明实施例提供了一种移位寄存器，包括：上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块；其中，
所述上拉模块用于在信号输入端的控制下，通过所述信号输入端的信号拉高第一节点的电位；
所述下拉模块用于在复位信号端或第二节点的控制下，通过低电平信号端的信号拉低所述第一节点的电位；
所述第一控制模块用于在第一时钟信号端的控制下，通过所述第一时钟信号端的信号拉高所述第二节点的电位；在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第二节点的电位；
所述第二控制模块的第一控制端和第一输入端均与所述信号输入端相连，第二控制端与所述输出模块的输出端相连，第二输入端与参考信号端相连，输出端与所述第一节点相连；所述第二控制模块用于在所述信号输入端的控制下，通过所述信号输入端的信号，维持所述第一节点的电位；在所述输出模块的输出端的控制下，通过所述参考信号端的信号，降低所述第一节点的电位；
所述输出模块用于在所述第一节点的控制下，将第二时钟信号端的信号通过输出端输出；在所述第二节点或所述复位信号端的控制下，通过所述低电平信号端的信号拉低输出端的电位。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中：
所述上拉模块的控制端和输入端均与所述信号输入端相连，输出端与所述第一节点相连；
所述下拉模块的第一控制端与所述复位信号端相连，第二控制端与所述第二节点相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；
所述第一控制模块的第一控制端和第一输入端均与所述第一时钟信号端相连，第二控制端与所述第一节点相连，第二输入端与所述低电平信号端相连，输出端与所述第二节点相连；
所述输出模块的第一控制端与所述第一节点相连，第二控制端与所述第二节点相连，第三控制端与所述复位信号端相连，第一输入端与所述第二时钟信号端相连，第二输入端与所述低电平信号端相连，输出端用于向对应的栅线输入扫描信号。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二控制模块，包括：第一控制单元和第二控制单元；其中，
所述第一控制单元的第一控制端和第一输入端均与所述信号输入端相连，第二控制端与所述输出模块的输出端相连，第二输入端与所述参考信号端相连，输出端与第三节点相连；所述第一控制单元用于在所述信号输入端的控制下，将所述信号输入端的信号输出到所述第三节点；在所述输出模块的输出端的控制下，将所述参考信号端的信号输出到所述第三节点；
所述第二控制单元连接于所述第三节点和所述第一节点之间；所述第二控制单元用于根据所述第三节点的信号维持或降低所述第一节点的电位。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一控制单元，包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第三节点相连；
所述第二开关晶体管的栅极与所述输出模块的输出端相连，源极与所述参考信号端相连，漏极与所述第三节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二控制单元，包括：第一电容；
所述第一电容连接于所述第三节点和所述第一节点之间。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述输出模块，包括：第一输出单元和第二输出单元；其中，
所述第一输出单元的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端用于向对应的栅线输入扫描信号；所述第一输出单元用于在所述第一节点的控制下，将所述第二时钟信号端的信号通过输出端输出；
所述第二输出单元的第一控制端与所述第二节点相连，第二控制端与所述复位信号端相连，输入端与所述低电平信号端相连，输出端与所述第一输出单元的输出端相连；所述第二输出单元用于在所述第二节点或所述复位信号端的控制下，通过所述低电平信号端的信号拉低所述第一输出单元的输出端的电位。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一输出单元，包括：第三开关晶体管和第二电容；其中，
所述第三开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极用于向对应的栅线输入扫描信号；
所述第二电容连接于所述第一节点与所述第三开关晶体管的漏极之间。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二输出单元，包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的输出端相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的输出端相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述上拉模块，包括：第六开关晶体管；
所述第六开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉模块，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连；
所述第八开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一控制模块，包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；其中，
所述第九开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十开关晶体管的源极与所述第一时钟信号端相连，漏极与所述第二节点相连；
所述第十一开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。
本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，并向与其相邻的上一级移位寄存器的复位信号端输入复位信号；第一级移位寄存器的输出端向第二级移位寄存器的信号输入端输入触发信号；最后一级移位寄存器的输出端向相邻的上一级移位寄存器的复位信号端输入复位信号。
本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。
本发明实施例有益效果包括：
本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，该种移位寄存器包括：上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块；其中，上拉模块用于在信号输入端的控制下，通过信号输入端的信号拉高第一节点的电位；下拉模块用于在复位信号端或第二节点的控制下，通过低电平信号端的信号拉低第一节点的电位；第一控制模块用于在第一时钟信号端的控制下，通过第一时钟信号端的信号拉高第二节点的电位；在第一节点的控制下，通过低电平信号端的信号拉低第二节点的电位；第二控制模块的第一控制端和第一输入端均与信号输入端相连，第二控制端与输出模块的输出端相连，输入端与参考信号端相连，输出端与第一节点相连；第二控制模块用于在信号输入端的控制下，通过信号输入端的信号，维持第一节点的电位；在输出模块的输出端的控制下，通过参考信号端的信号，降低第一节点的电位；输出模块用于在第一节点的控制下，将第二时钟信号端的信号通过输出端输出；在第二节点或复位信号端的控制下，通过低电平信号端的信号拉低输出端的电位。
本发明实施例提供的上述移位寄存器，通过上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出，同时通过第二控制模块控制第一节点的电位，在保证输出模块可以在第一节点的控制下正常输出扫描信号的同时，降低第一节点的电位，从而避免第一节点的电位过高造成的移位寄存器输出扫描信号的稳定性较差的问题。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图；
图2为本发明实施例提供的移位寄存器的详细结构示意图；
图3为本发明实施例提供的移位寄存器的工作时序图；
图4为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示面板的具体实施方式进行详细的说明。
本发明实施例提供了一种移位寄存器，如图1所示，可以包括：上拉模块01、下拉模块02、第一控制模块03、第二控制模块04和输出模块05；其中，上拉模块01用于在信号输入端Input的控制下，通过信号输入端Input的信号拉高第一节点P1的电位；下拉模块02用于在复位信号端Reset或第二节点P2的控制下，通过低电平信号端VSS的信号拉低第一节点P1的电位；第一控制模块03用于在第一时钟信号端CLK1的控制下，通过第一时钟信号端CLK1的信号拉高第二节点P2的电位；在第一节点P1的控制下，通过低电平信号端VSS的信号拉低第二节点P2的电位；第二控制模块04的第一控制端和第一输入端均与信号输入端Input相连，第二控制端与输出模块05的输出端Out相连，第二输入端与参考信号端VBB相连，输出端与第一节点P1相连；第二控制模块04用于在信号输入端Input的控制下，通过信号输入端Input的信号，维持第一节点P1的电位；在输出模块05的输出端Out的控制下，通过参考信号端VBB的信号，降低第一节点P1的电位；输出模块05用于在第一节点P1的控制下，将第二时钟信号端CLK2的信号通过输出端输出；在第二节点P2或复位信号端Reset的控制下，通过低电平信号端VSS的信号拉低输出端Out的电位。
本发明实施例提供的上述移位寄存器，通过上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出，同时通过第二控制模块控制第一节点的电位，在保证输出模块可以在第一节点的控制下正常输出扫描信号的同时，降低第一节点的电位，从而避免第一节点的电位过高造成的移位寄存器输出扫描信号的稳定性较差的问题。
在具体实施时，本发明实施例提供的上述移位寄存器中：如图1所示，上拉模块01的控制端和输入端均与信号输入端Input相连，输出端与第一节点P1相连；下拉模块02的第一控制端与复位信号端Reset相连，第二控制端与第二节点P2相连，输入端与低电平信号端VSS相连，输出端与第一节点P1相连；第一控制模块03的第一控制端和第一输入端均与第一时钟信号端CLK1相连，第二控制端与第一节点P1相连，第二输入端与低电平信号端VSS相连，输出端与第二节点P2相连；输出模块05的第一控制端与第一节点P1相连，第二控制端与第二节点P2相连，第三控制端与复位信号端Reset相连，第一输入端与第二时钟信号端CLK2相连，第二输入端与低电平信号端VSS相连，输出端Out用于向对应的栅线输入扫描信号。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二控制模块04可以包括：第一控制单元041和第二控制单元042；其中，第一控制单元041的第一控制端和第一输入端均与信号输入端Input相连，第二控制端与输出模块05的输出端Out相连，第二输入端与参考信号端VBB相连，输出端与第三节点P3相连；第一控制单元041用于在信号输入端Input的控制下，将信号输入端Input的信号输出到第三节点P3；在输出模块05的输出端Out的控制下，将参考信号端VBB的信号输出到第三节点P3；第二控制单元042连接于第三节点P3和第一节点P1之间；第二控制单元042用于根据第三节点P3的信号维持或降低第一节点P1的电位。具体地，第一控制单元在对应控制端的控制下，将信号输入端的信号或参考信号端的信号输出到第三节点，而第二控制单元则可以根据第三节点的信号维持或降低第一节点的电位。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一控制单元041可以包括：第一开关晶体管T1和第二开关晶体管T2；其中，第一开关晶体管T1的栅极和源极均与信号输入端Input相连，漏极与第三节点P3相连；第二开关晶体管T2的栅极与输出模块05的输出端Out相连，源极与参考信号端VBB相连，漏极与第三节点P3相连。具体地，第一开关晶体管可以在信号输入端的控制下导通，导通的第一开关晶体管将信号输入端的信号输出到第三节点；第二开关晶体管可以在输出模块的输出端控制下导通，导通的第二开关晶体管将参考信号端的信号输出到第三节点。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二控制单元042可以包括：第一电容C1；第一电容C1连接于第三节点P3和第一节点P1之间。具体地，第一电容可以根据第三节点的电位调整第一节点的电位。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，输出模块05可以包括：第一输出单元051和第二输出单元052；其中，第一输出单元051的控制端与第一节点P1相连，输入端与第二时钟信号端CLK 2相连，输出端用于向对应的栅线输入扫描信号；第一输出单元051用于在第一节点P1的控制下，将第二时钟信号端CLK2的信号通过输出端Out输出；第二输出单元052的第一控制端与第二节点P2相连，第二控制端与复位信号端Reset相连，输入端与低电平信号端VSS相连，输出端与第一输出单元051的输出端Out相连；第二输出单元052用于在第二节点P2或复位信号端Reset的控制下，通过低电平信号端VSS的信号拉低第一输出单元051的输出端的电位。具体地，第一输出单元可以将第二时钟信号端的信号通过输出端输出；而第二输出单元则通过低电平信号端的信号拉低第一输出单元的输出端的电位，关闭该移位寄存器的输出，从而实现显示面板的逐行扫描功能。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一输出单元051可以包括：第三开关晶体管T3和第二电容C2；其中，第三开关晶体管T3的栅极与第一节点P1相连，源极与第二时钟信号端CLK2相连，漏极用于向对应的栅线输入扫描信号；第二电容C2连接于第一节点P1与第三开关晶体管T3的漏极之间。具体地，第三开关晶体管可以在第一节点的控制下导通，导通的第三开关晶体管将第二时钟信号端的信号输出到对应的栅线。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二输出单元052可以包括：第四开关晶体管T4和第五开关晶体管T5；其中，第四开关晶体管T4的栅极与复位信号端Reset相连，源极与低电平信号端VSS相连，漏极与第一输出单元051的输出端相连；第五开关晶体管T5的栅极与第二节点P2相连，源极与低电平信号端VSS相连，漏极与第一输出单元051的输出端相连。具体地，第四开关晶体管可以在复位信号端的控制下导通，导通的第四开关晶体管通过低电平信号端的信号拉低第一输出单元的输出端的信号，即关闭该移位寄存器的输出；第五开关晶体管可以在第二节点的控制下导通，导通的第五开关晶体管通过低电平信号端的信号对第一输出单元的输出端降噪。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，上拉模块01可以包括：第六开关晶体管T6；第六开关晶体管T6的栅极和源极均与信号输入端Input相连，漏极与第一节点P1相连。具体地，第六开关晶体管可以在信号输入端的控制下导通，导通的第一开关晶体管将信号输入端的信号输出到第一节点。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块02可以包括：第七开关晶体管T7和第八开关晶体管T8；其中，第七开关晶体管T7的栅极与复位信号端Reset相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连；第八开关晶体管T8的栅极与第二节点P2相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连。具体地，第七开关晶体管可以在复位信号端的控制下导通，导通的第七开关晶体管通过低电平信号端的信号拉低第一节点的电位；第八开关晶体管可以在第二节点的控制下导通，导通的第八开关晶体管通过低电平信号端的信号对第一节点降噪。
在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一控制模块可以包括：第九开关晶体管T9、第十开关晶体管T10、第十一开关晶体管T11和第十二开关晶体管T12；其中，第九开关晶体管T9的栅极和源极均与第一时钟信号端CLK1相连，漏极与第十开关晶体管T10的栅极相连；第十开关晶体管T10的源极与第一时钟信号端CLK1相连，漏极与第二节点P2相连；第十一开关晶体管T11的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第十开关晶体管T10的栅极相连；第十二开关晶体管T12的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第二节点P2相连。具体地，第九开关晶体管可以在第一时钟信号端的控制下导通，导通的第九开关晶体管将第一时钟信号端的信号输出到第十开关晶体管的栅极，进而第十开关晶体管可以导通，导通的第十开关晶体管将第一时钟信号端的信号输出到第二节点，从而拉高第二节点的点位；第十一开关晶体管可以在第一节点的控制下导通，导通的第十一开关晶体管可以将第十开关晶体管的栅极与低电平信号端导通，从而关闭第十开关晶体管；第十二开关晶体管可以在第一节点的控制下导通，导通的第十二开关晶体管可以将第二节点与低电平信号端导通，进而拉低第二节点的电位。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例时以薄膜晶体管为例进行说明。
下面结合图2所示的移位寄存器以及图3所示的图2的输入输出时序图，对本发明实施例提供的移位寄存器的工作过程作以描述。具体地，选取如图3所示的输入输出时序图中的t1～t3三个阶段。下述描述中以1表示高电平信号，0表示低电平信号。需要说明的是，信号输入端Input、第一时钟信号端CLK1和第二时钟信号端CLK2的信号的高电平可以等Vgh，低电平与低电平信号端VSS的直流电平信号相等，参考信号端VBB的信号为直流电平信号且为Vgh/2。
在t1阶段，Input＝1，CLK1＝1，CLK2＝0，Reset＝0。由于Input＝1，CLK1＝1，因此第六开关晶体管T6、第九开关晶体管T9和第一开关晶体管T1导通；导通的第一开关晶体管T1将信号输入端Input的信号输出到第三节点P3，第一电容C1维持第一节点P1和第三节点P3的电压；导通的第六开关晶体管T6将信号输入端Input的信号输出到第一节点P1，因此第一节点P1的电位被拉高，从而使得第三开关晶体管T3、第十一开关晶体管T11和第十二开关晶体管T12导通；导通的第三开关晶体管T3将第二时钟信号端CLK2的信号通过输出端Out输出，由于此阶段CLK2＝0，因此输出端Out输出低电平信号，从而使得第二开关晶体管T2关闭；导通的第十一开关晶体管T11可以将第十开关晶体管T10的栅极与低电平信号端VSS导通，从而关闭第十开关晶体管T10，虽然导通的第九开关晶体管T9可以将第一时钟信号端CLK1的信号输出到第十开关晶体管T10的栅极，但通过设计第九开关晶体管T9和第十一开关晶体管T11的大小比例即尺寸比例可以使得第十开关晶体管T10的栅极电压不足以开启第十开关晶体管T10，进而导通的第十二开关晶体管T12可以将第二节点P2与低电平信号端VSS导通，保证第二节点P2的电位为低电位。
在t2阶段，Input＝0，CLK1＝0，CLK2＝1，Reset＝0。由于Input＝0，CLK1＝0，因此，第六开关晶体管T6、第九开关晶体管T9和第一开关晶体管T1关闭；第一节点P1维持上一阶段的高电位，且通过第二电容C2的自举作用，使得第一节点P1的电位进一步升高，使得第三开关晶体管T3、第十一开关晶体管T11和第十二开关晶体管T12保持导通状态；导通的第三开关晶体管T3将第二时钟信号端CLK2的信号通过输出端Out输出，由于此阶段CLK2＝1，因此输出端Out输出高电平信号，从而使得第二开关晶体管T2导通；导通的第二开关晶体管T2将参考信号端VBB的信号输出到第三节点P3，因此通过第一电容C1的自举作用，第一节点P1的电位只能升高到Vgh/2，并不会升高到2Vgh，避免了第三开关晶体管T3的栅极电压过大导致的输出不稳定的问题；另外导通的第十一开关晶体管T11可以将第十开关晶体管T10的栅极与低电平信号端VSS导通，从而关闭第十开关晶体管T10，导通的第十二开关晶体管T12可以将第二节点P2与低电平信号端VSS导通，保证第二节点P2的电位为低电位。
在t3阶段，Input＝0，CLK1＝1，CLK2＝0，Reset＝1。由于CLK1＝1，Reset＝1，因此，第九开关晶体管T9、第七开关晶体管T7和第四开关晶体管T4导通；导通的第九开关晶体管T9可以将第一时钟信号端CLK1的信号输出到第十开关晶体管T10的栅极，从而使得第十开关晶体管T10导通，导通的第十开关晶体管T10将第一时钟信号端CLK1的信号输出到第二节点P2，从而拉高第二节点P2的电位，进而使得第五开关晶体管T5导通；导通的第五开关晶体管T5将低电平信号端VSS与输出端Out导通，降低输出端Out的电位，使得第二开关晶体管T2关闭；导通的第七开关晶体管T7将第一节点P1与低电平信号端VSS导通，从而拉低第一节点P1的电位；导通的第四开关晶体管T4将输出端Out与低电平信号端VSS导通，从而对输出端Out降噪。
接下来的时刻，该移位寄存器将保持t3的工作状态，直到下一帧到来，信号输入端Input输入高电平开启信号，移位寄存器将重复上述3个工作阶段。
基于同一发明构思，本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，并向与其相邻的上一级移位寄存器的复位信号端输入复位信号；第一级移位寄存器的输出端向第二级移位寄存器的信号输入端输入触发信号；最后一级移位寄存器的输出端向相邻的上一级移位寄存器的复位信号端输入复位信号。
具体地，为了方便说明，图4中仅示出了四个移位寄存器，分别为第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器、第N+2级移位寄存器。其中，除第一级和最后一级移位寄存器外，其余每级移位寄存器的输出端Out不仅向与其连接的栅线输入扫描信号，还向与其相邻的下一级移位寄存器的信号输入端输入触发信号，并向与其相邻的上一级移位寄存器的复位信号端输入复位信号；第一级移位寄存器的扫描信号输出端不仅向与其连接的栅线输入扫描信号，还向第二级移位寄存器的信号输入端输入触发信号；最后一级移位寄存器的扫描信号输出端Out不仅向与其连接的栅线输入扫描信号，还向与其相邻的上一级移位寄存器的复位信号端输入复位信号。
基于同一发明构思，本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该显示面板解决问题的原理与栅极驱动电路相似，因此该显示面板的实施可以参见上述栅极驱动电路的实施，重复之处不再赘述。
本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，该种移位寄存器包括：上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块；其中，上拉模块用于在信号输入端的控制下，通过信号输入端的信号拉高第一节点的电位；下拉模块用于在复位信号端或第二节点的控制下，通过低电平信号端的信号拉低第一节点的电位；第一控制模块用于在第一时钟信号端的控制下，通过第一时钟信号端的信号拉高第二节点的电位；在第一节点的控制下，通过低电平信号端的信号拉低第二节点的电位；第二控制模块的第一控制端和第一输入端均与信号输入端相连，第二控制端与输出模块的输出端相连，输入端与参考信号端相连，输出端与第一节点相连；第二控制模块用于在信号输入端的控制下，通过信号输入端的信号，维持第一节点的电位；在输出模块的输出端的控制下，通过参考信号端的信号，降低第一节点的电位；输出模块用于在第一节点的控制下，将第二时钟信号端的信号通过输出端输出；在第二节点或复位信号端的控制下，通过低电平信号端的信号拉低输出端的电位。
本发明实施例提供的上述移位寄存器，通过上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出，同时通过第二控制模块控制第一节点的电位，在保证输出模块可以在第一节点的控制下正常输出扫描信号的同时，降低第一节点的电位，从而避免第一节点的电位过高造成的移位寄存器输出扫描信号的稳定性较差的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种移位寄存器，其特征在于，包括：上拉模块、下拉模块、第一控制模块、第二控制模块和输出模块；其中，
所述上拉模块用于在信号输入端的控制下，通过所述信号输入端的信号拉高第一节点的电位；
所述下拉模块用于在复位信号端或第二节点的控制下，通过低电平信号端的信号拉低所述第一节点的电位；
所述第一控制模块用于在第一时钟信号端的控制下，通过所述第一时钟信号端的信号拉高所述第二节点的电位；在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第二节点的电位；
所述第二控制模块的第一控制端和第一输入端均与所述信号输入端相连，第二控制端与所述输出模块的输出端相连，第二输入端与参考信号端相连，输出端与所述第一节点相连；所述第二控制模块用于在所述信号输入端的控制下，通过所述信号输入端的信号，维持所述第一节点的电位；在所述输出模块的输出端的控制下，通过所述参考信号端的信号，降低所述第一节点的电位；
所述输出模块用于在所述第一节点的控制下，将第二时钟信号端的信号通过输出端输出；在所述第二节点或所述复位信号端的控制下，通过所述低电平信号端的信号拉低输出端的电位；
所述上拉模块的控制端和输入端均与所述信号输入端相连，输出端与所述第一节点相连；
所述下拉模块的第一控制端与所述复位信号端相连，第二控制端与所述第二节点相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；
所述第一控制模块的第一控制端和第一输入端均与所述第一时钟信号端相连，第二控制端与所述第一节点相连，第二输入端与所述低电平信号端相连，输出端与所述第二节点相连；
所述输出模块的第一控制端与所述第一节点相连，第二控制端与所述第二节点相连，第三控制端与所述复位信号端相连，第一输入端与所述第二时钟信号端相连，第二输入端与所述低电平信号端相连，输出端用于向对应的栅线输入扫描信号。
2.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块，包括：第一控制单元和第二控制单元；其中，
所述第一控制单元的第一控制端和第一输入端均与所述信号输入端相连，第二控制端与所述输出模块的输出端相连，第二输入端与所述参考信号端相连，输出端与第三节点相连；所述第一控制单元用于在所述信号输入端的控制下，将所述信号输入端的信号输出到所述第三节点；在所述输出模块的输出端的控制下，将所述参考信号端的信号输出到所述第三节点；
所述第二控制单元连接于所述第三节点和所述第一节点之间；所述第二控制单元用于根据所述第三节点的信号维持或降低所述第一节点的电位。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一控制单元，包括：第一开关晶体管和第二开关晶体管；其中，
所述第一开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第三节点相连；
所述第二开关晶体管的栅极与所述输出模块的输出端相连，源极与所述参考信号端相连，漏极与所述第三节点相连。
4.如权利要求2所述的移位寄存器，其特征在于，所述第二控制单元，包括：第一电容；
所述第一电容连接于所述第三节点和所述第一节点之间。
5.如权利要求1-4任一项所述的移位寄存器，其特征在于，所述输出模块，包括：第一输出单元和第二输出单元；其中，
所述第一输出单元的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端用于向对应的栅线输入扫描信号；所述第一输出单元用于在所述第一节点的控制下，将所述第二时钟信号端的信号通过输出端输出；
所述第二输出单元的第一控制端与所述第二节点相连，第二控制端与所述复位信号端相连，输入端与所述低电平信号端相连，输出端与所述第一输出单元的输出端相连；所述第二输出单元用于在所述第二节点或所述复位信号端的控制下，通过所述低电平信号端的信号拉低所述第一输出单元的输出端的电位。
6.如权利要求5所述的移位寄存器，其特征在于，所述第一输出单元，包括：第三开关晶体管和第二电容；其中，
所述第三开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极用于向对应的栅线输入扫描信号；
所述第二电容连接于所述第一节点与所述第三开关晶体管的漏极之间。
7.如权利要求5所述的移位寄存器，其特征在于，所述第二输出单元，包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的输出端相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的输出端相连。
8.如权利要求1-4任一项所述的移位寄存器，其特征在于，所述上拉模块，包括：第六开关晶体管；
所述第六开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。
9.如权利要求1-4任一项所述的移位寄存器，其特征在于，所述下拉模块，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连；
所述第八开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。
10.如权利要求1-4任一项所述的移位寄存器，其特征在于，所述第一控制模块，包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；其中，
所述第九开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十开关晶体管的源极与所述第一时钟信号端相连，漏极与所述第二节点相连；
所述第十一开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。
11.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-10任一项所述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，并向与其相邻的上一级移位寄存器的复位信号端输入复位信号；第一级移位寄存器的输出端向第二级移位寄存器的信号输入端输入触发信号；最后一级移位寄存器的输出端向相邻的上一级移位寄存器的复位信号端输入复位信号。
12.一种显示面板，其特征在于，包括如权利要求11所述的栅极驱动电路。
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