CN107093414B - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，通过输入模块、第一控制模块、第二控制模块以及输出模块这四个模块的相关配合，在驱动信号输出端输出扫描信号的有效脉冲信号之后的时间内，可以使下拉节点处于浮接状态的时间减少，降低下拉节点的电位受漏电的影响，从而降低输出的扫描信号的噪声，进而提高移位寄存器输出的稳定性。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。在现有的移位寄存器中，输出晶体管一般在上拉节点的信号控制下使驱动信号输出端输出有效的低电位的扫描信号，之后进入复位阶段，在上拉节点的信号控制下使输出晶体管关闭，在下拉节点的控制下使驱动信号输出端输出无效的高电位的扫描信号。然而，在复位阶段之后下拉节点在较长时间内会处于浮接状态，导致下拉节点的电位受周围晶体管漏电影响，造成驱动信号输出端的电位不稳定，从而造成输出的扫描信号有较大噪声，进而影响移位寄存器输出的稳定性。
发明内容
本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决现有技术中在复位阶段之后下拉节点在较长时间内处于浮接状态，造成驱动信号输出端的电位不稳定，导致输出的扫描信号有较大噪声，影响移位寄存器输出的稳定性的问题。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，
所述输入模块的第一端与输入信号端相连、第二端与第一时钟信号端相连、第三端与上拉节点相连，用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；
所述第一控制模块的第一端与所述第一时钟信号端相连、第二端与第二时钟信号端相连、第三端与第一参考信号端相连、第四端与第二参考信号端相连、第五端与下拉节点相连、第六端与所述移位寄存器的驱动信号输出端相连，用于分别在所述第一时钟信号端与所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点，以及在所述驱动信号输出端的控制下将所述第二参考信号端的信号提供给所述下拉节点；
所述第二控制模块的第一端与所述第二时钟信号端相连、第二端与所述第二参考信号端相连、第三端与所述上拉节点相连，用于在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点；
所述输出模块的第一端与所述上拉节点相连、第二端与第三时钟信号端相连、第三端与所述下拉节点相连、第四端与所述第二参考信号端相连、第五端与所述驱动信号输出端相连，用于在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端，在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，以及在所述上拉节点处于浮接状态时，保持所述输出模块的第一端与所述驱动信号输出端之间的电压差稳定。
优选地，在本发明实施例提供的上述移位寄存器中，所述第一控制模块包括：第一开关晶体管、第二开关晶体管以及第三开关晶体管；其中，
所述第一开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述下拉节点相连；
所述第二开关晶体管的控制极与所述第二时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述下拉节点相连；
所述第三开关晶体管的控制极与所述驱动信号输出端相连，第一极与所述第二参考信号端相连，第二极与所述下拉节点相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第四开关晶体管；其中，
所述第四开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述输入信号端相连，第二极与所述上拉节点相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述第二控制模块包括：第五开关晶体管；其中，
所述第五开关晶体管的控制极与所述第二时钟信号端相连，第一极与所述第二参考信号端相连，第二极与所述上拉节点相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述输出模块包括：第六开关晶体管、第七开关晶体管以及电容；其中，
所述第六开关晶体管的控制极作为所述输出模块的第一端，第一极与所述第三时钟信号端相连，第二极与所述驱动信号输出端相连；
所述第七开关晶体管的控制极与所述下拉节点相连，第一极与所述第二参考信号端相连，第二极与所述驱动信号输出端相连；
所述电容的第一端与所述第六开关晶体管的控制极相连，第二端与所述驱动信号输出端相连。
优选地，在本发明实施例提供的上述移位寄存器中，所述移位寄存器还包括：第三控制模块；其中，所述输出模块的第一端通过所述第三控制模块与所述上拉节点相连；
所述第三控制模块用于在所述上拉节点处于浮接状态时，断开所述上拉节点与所述输出模块的第一端。
优选地，在本发明实施例提供的上述移位寄存器中，所述第三控制模块包括：第八开关晶体管；其中，
所述第八开关晶体管的控制极与所述第一参考信号端相连，第一极与所述输出模块的第一端相连，第二极与所述上拉节点相连。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号端与帧起始信号端相连；
除所述第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。
相应地，本发明实施例还提供了一种采用本发明实施例提供的上述任一种移位寄存器的驱动方法，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端，以及在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述输出模块在所述上拉节点处于浮接状态时，保持所述输出模块的第一端与所述驱动信号输出端之间的电压差稳定，以及在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端；所述第一控制模块在所述驱动信号输出端的控制下将所述第二参考信号端的信号提供给所述下拉节点；
在所述第三阶段，所述第一控制模块在所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点；
在所述第四阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端。
本发明有益效果如下：
本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块用于分别在第一时钟信号端与第二时钟信号端的控制下将第一参考信号端的信号提供给下拉节点，以及在驱动信号输出端的控制下将第二参考信号端的信号提供给下拉节点；第二控制模块用于在第二时钟信号端的控制下将第二参考信号端的信号提供给上拉节点；输出模块用于在输出模块的第一端的信号的控制下将第三时钟信号端的信号提供给驱动信号输出端，在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在上拉节点处于浮接状态时，保持输出模块的第一端与驱动信号输出端之间的电压差稳定。因此，通过上述四个模块的相关配合，在驱动信号输出端输出扫描信号的有效脉冲信号之后的时间内，可以使下拉节点处于浮接状态的时间减少，降低下拉节点的电位受漏电的影响，从而降低输出的扫描信号的噪声，进而提高移位寄存器输出的稳定性。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3a为图1所示的移位寄存器的具体结构示意图之一；
图3b为图1所示的移位寄存器的具体结构示意图之二；
图4a为图2所示的移位寄存器的具体结构示意图之一；
图4b为图2所示的移位寄存器的具体结构示意图之二；
图5a分别为图3a与图4a所示的移位寄存器的对应的输入输出时序图；
图5b分别为图3b与图4b所示的移位寄存器的对应的输入输出时序图；
图6为本发明实施例提供的驱动方法的流程图；
图7为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1、第一控制模块2、第二控制模块3以及输出模块4；其中，
输入模块1的第一端与输入信号端Input相连、第二端与第一时钟信号端CK1相连、第三端与上拉节点A相连，用于在第一时钟信号端CK1的控制下将输入信号端Input的信号提供给上拉节点A；
第一控制模块2的第一端与第一时钟信号端CK1相连、第二端与第二时钟信号端CK2相连、第三端与第一参考信号端VGL相连、第四端与第二参考信号端VGH相连、第五端与下拉节点B相连、第六端与移位寄存器的驱动信号输出端Output相连，用于分别在第一时钟信号端CK1与第二时钟信号端CK2的控制下将第一参考信号端VGL的信号提供给下拉节点B，以及在驱动信号输出端Output的控制下将第二参考信号端VGH的信号提供给下拉节点B；
第二控制模块3的第一端与第二时钟信号端CK2相连、第二端与第二参考信号端VGH相连、第三端与上拉节点A相连，用于在第二时钟信号端CK2的控制下将第二参考信号端VGH的信号提供给上拉节点A；
输出模块4的第一端与上拉节点A相连、第二端与第三时钟信号端CK3相连、第三端与下拉节点B相连、第四端与第二参考信号端VGH相连、第五端与驱动信号输出端Output相连，用于在输出模块的第一端的信号的控制下将第三时钟信号端CK3的信号提供给驱动信号输出端Output，在下拉节点B的信号的控制下将第二参考信号端VGH的信号提供给驱动信号输出端Output，以及在上拉节点A处于浮接状态时，保持输出模块的第一端与驱动信号输出端Output之间的电压差稳定。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块用于分别在第一时钟信号端与第二时钟信号端的控制下将第一参考信号端的信号提供给下拉节点，以及在驱动信号输出端的控制下将第二参考信号端的信号提供给下拉节点；第二控制模块用于在第二时钟信号端的控制下将第二参考信号端的信号提供给上拉节点；输出模块用于在输出模块的第一端的信号的控制下将第三时钟信号端的信号提供给驱动信号输出端，在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在上拉节点处于浮接状态时，保持输出模块的第一端与驱动信号输出端之间的电压差稳定。因此，本发明实施例提供的上述移位寄存器通过上述四个模块的相关配合，在驱动信号输出端输出扫描信号的有效脉冲信号之后的时间内，可以使下拉节点处于浮接状态的时间减少，降低下拉节点的电位受漏电的影响，从而降低输出的扫描信号的噪声，进而提高移位寄存器输出的稳定性。
在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端的有效脉冲信号为低电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为高电位。在输入信号端的有效脉冲信号为高电位时，第一参考信号端的电位为高电位，第二参考信号端的电位为低电位。
为了进一步保证输出模块4的第一端的信号的电位稳定，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，移位寄存器还可以包括：第三控制模块5；其中，输出模块4的第一端通过第三控制模块5与上拉节点A相连；
第三控制模块5用于在上拉节点A处于浮接状态时，断开上拉节点A与输出模块4的第一端。这样在上拉节点A处于浮接状态，由于输出模块4的作用保持输出模块4的第一端与驱动信号输出端Output之间的电压差稳定时，通过断开上拉节点A与输出模块4的第一端，可以保持输出模块4的第一端的信号的电位稳定。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第一控制模块2具体可以包括：第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3；其中，
第一开关晶体管M1的控制极与第一时钟信号端CK1相连，第一极与第一参考信号端VGL相连，第二极与下拉节点B相连；
第二开关晶体管M2的控制极与第二时钟信号端CK2相连，第一极与第一参考信号端VGL相连，第二极与下拉节点B相连；
第三开关晶体管M3的控制极与驱动信号输出端Output相连，第一极与第二参考信号端VGH相连，第二极与下拉节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a与图4a所示，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3可以为P型晶体管。或者，如图3b与图4b所示，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3也可以为N型晶体管。在实际应用中，第一开关晶体管M1、第二开关晶体管M2以及第三开关晶体管M3的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第一开关晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给下拉节点。第二开关晶体管在第二时钟信号端的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给下拉节点。第三开关晶体管在驱动信号输出端的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给下拉节点。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，输入模块1具体可以包括：第四开关晶体管M4；其中，
第四开关晶体管M4的控制极与第一时钟信号端CK1相连，第一极与输入信号端Input相连，第二极与上拉节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a与图4a所示，第四开关晶体管M4可以为P型晶体管。或者，如图3b与图4b所示，第四开关晶体管M4也可以为N型晶体管。在实际应用中，第四开关晶体管M4的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第四开关晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将输入信号端的信号提供给上拉节点。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，第二控制模块3具体可以包括：第五开关晶体管M5；其中，
第五开关晶体管M5的控制极与第二时钟信号端CK2相连，第一极与第二参考信号端VGH相连，第二极与上拉节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a与图4a所示，第五开关晶体管M5可以为P型晶体管。或者，如图3b与图4b所示，第五开关晶体管M5也可以为N型晶体管。在实际应用中，第五开关晶体管M5的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第五开关晶体管在第二时钟信号端的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给上拉节点。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，输出模块4具体可以包括：第六开关晶体管M6、第七开关晶体管M7以及电容C；其中，
第六开关晶体管M6的控制极作为输出模块4的第一端，第一极与第三时钟信号端CK3相连，第二极与驱动信号输出端Output相连；
第七开关晶体管M7的控制极与下拉节点B相连，第一极与第二参考信号端VGH相连，第二极与驱动信号输出端Output相连；
电容C的第一端与第六开关晶体管M6的控制极相连，第二端与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a与图4a所示，第六开关晶体管M6与第七开关晶体管M7可以为P型晶体管。或者，如图3b与图4b所示，第六开关晶体管M6与第七开关晶体管M7也可以为N型晶体管。在实际应用中，第六开关晶体管M6与第七开关晶体管M7的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第六开关晶体管在输出模块的第一端的信号的控制下处于导通状态时，可以将第三时钟信号端的信号提供给驱动信号输出端。第七开关晶体管在下拉节点的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给驱动信号输出端。在上拉节点处于浮接状态时，即输出模块的第一端处于浮接状态时，由于电容的自举作用可以保持其两端的电压差稳定，即保持第六开关晶体管的控制极与驱动信号输出端之间的电压差稳定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a与图4b所示，在移位寄存器还包括第三控制模块5时，上拉节点A通过第三控制模块5与输出模块4中的第六开关晶体管M6的控制极相连；第三控制模块5具体可以包括：第八开关晶体管M8；其中，
第八开关晶体管M8的控制极与第一参考信号端VGL相连，第一极与输出模块4的第一端相连，第二极与上拉节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a所示，第八开关晶体管M8可以为P型晶体管。或者，如图4b所示，第八开关晶体管M8也可以为N型晶体管。在实际应用中，第八开关晶体管M8的具体结构需要根据实际应用环境来设计确定，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第八开关晶体管在第一参考信号端的信号的控制下处于导通状态时，可以导通上拉节点与输出模块的第一端，在上拉节点处于浮接状态时，可以断开上拉节点与输出模块的第一端。在实际应用中，如图4a所示，在第八开关晶体管M8为P型晶体管时，第八开关晶体管M8在其控制极与其第一极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)<Vth(M8)时导通。如图4b所示，在第八开关晶体管M8为N型晶体管时，第八开关晶体管M8在其控制极与其第一极之间的电压差Vgs(M8)与其阈值电压Vth(M8)之间的关系满足公式：Vgs(M8)>Vth(M8)时导通。并且，在第八开关晶体管M8导通后，其等效电阻的电阻值较小，在流经第八开关晶体管M8的电流较小时，其两端的压降可以忽略不计，可以降低电压损耗。
以上仅是举例说明本发明实施例提供的移位寄存器中上述各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图4a所示，所有开关晶体管均可以为P型晶体管；或者，如图3b和图4b所示，所有开关晶体管均可以为N型晶体管，在此不作限定。
进一步的，在具体实施时，P型晶体管在高电位作用下截止，在低电位作用下导通；N型晶体管在高电位作用下导通，在低电位作用下截止。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些开关晶体管的控制极作为其栅极，并且根据晶体管类型以及信号端的信号的不同，将第一极作为源极或漏极，以及将第二极作为漏极或源极，这需要根据实际应用环境确定，在此不作限定。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的控制极上的电位。
实施例一、
以图3a所示的移位寄存器的结构为例对其工作过程作以描述，其中在图3a所示的移位寄存器中，第一参考信号端VGL的电位为低电位，第二参考信号端VGH的电位为高电位，对应的输入输出时序图如图5a所示，具体地，选取如图5a所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1，CK3＝1。
由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均导通。导通的第一开关晶体管M1将第一参考信号端VGL的低电位的信号提供给下拉节点B，因此下拉节点B的电位为低电位。由于下拉节点B的电位为低电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。导通的第四开关晶体管M4将输入信号端Input的低电位的信号提供给上拉节点A，因此上拉节点A的电位为低电位，电容C充电。由于上拉节点A的电位为低电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的高电位的信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出高电位的扫描信号。由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T2阶段，Input＝1，CK1＝1，CK2＝1，CK3＝0。
由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为低电位。由于上拉节点A的电位为低电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为低电位。由于驱动信号输出端Output的电位为低电位，由于电容C的自举作用，上拉节点A的电位被进一步被拉低，从而使第六开关晶体管M6可以完全导通以将第三时钟信号端CK3的低电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于驱动信号输出端Output的电位为低电位，因此第三开关晶体管M3导通并将第二参考信号端VGH的高电位的信号提供给下拉节点B，使下拉节点B的电位为高电位。由于下拉节点B的电位为高电位，因此第七开关晶体管M7截止。由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T3阶段，Input＝1，CK1＝1，CK2＝0，CK3＝1。
由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均导通。导通的第二开关晶体管M2将第一参考信号端VGL的低电位的信号提供给下拉节点B，因此下拉节点B的电位为低电位。由于下拉节点B的电位为低电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。导通的第五开关晶体管M5将第二参考信号端VGH的高电位的信号提供给上拉节点A，因此上拉节点A的电位为高电位。由于上拉节点A的电位为高电位，因此第六开关晶体管M6截止。由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均截止。
在T4阶段，Input＝1，CK1＝0，CK2＝1，CK3＝1。
由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均导通。导通的第一开关晶体管M1将第一参考信号端VGL的低电位的信号提供给下拉节点B，因此下拉节点B的电位为低电位。由于下拉节点B的电位为低电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。导通的第四开关晶体管M4将输入信号端Input的高电位的信号提供给上拉节点A，因此上拉节点A的电位为高电位。由于上拉节点A的电位为高电位，因此第六开关晶体管M6截止。由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在上述T4阶段之后还可以T5阶段，即Input＝1，CK1＝1，CK2＝1，CK3＝0。
由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A与下拉节点B均处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为高电位。由于上拉节点A的电位为高电位，因此第六开关晶体管M6截止。由于移位寄存器中存在寄生电容的原因，在短时间内，下拉节点B的电位可以依旧保持为低电位，从而使第七开关晶体管M7导通并将第二参考信号端VGH的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，直至输入信号端Input的电位再次变为低电位时为止。
实施例一中的移位寄存器，由于在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，并且在T3阶段至T5阶段之间，除T5阶段之外，其余阶段中下拉节点通过第一参考信号端这样的直流电源端提供信号，从而使下拉节点在T3阶段至T5阶段之间有的时间与直流电源端相连，而仅有的时间处于浮接状态，从而减少了下拉节点处于浮接状态的时间，降低了下拉节点的电位受漏电的影响，进而降低了输出的扫描信号的噪声，提高了移位寄存器输出的稳定性。
实施例二、
以图4a所示的移位寄存器的结构为例对其工作过程作以描述，其中在图4a所示的移位寄存器中，第一参考信号端VGL的电位为低电位，第二参考信号端VGH的电位为高电位，对应的输入输出时序图如图5a所示，具体地，选取如图5a所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝0，CK1＝0，CK2＝1，CK3＝1。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6导通。其余工作过程与实施例一中T1阶段的工作过程基本相同，在此不作详述。
在T2阶段，Input＝1，CK1＝1，CK2＝1，CK3＝0。
由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为低电位。由于上拉节点A的电位为低电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为低电位。由于驱动信号输出端Output的电位为低电位，由于电容C的自举作用，上拉节点A的电位被进一步拉低，从而使第六开关晶体管M6可以完全导通，以及使第八开关晶体管M8的Vgs(M8)≥Vth(M8)而截止，从而使第六开关晶体管M6的控制极与第四开关晶体管M4的第二极断开，从而避免第四开关晶体管M4的漏电流对第六开关晶体管M6的控制极的信号的电位影响。由于第六开关晶体管M6完全导通可以将第三时钟信号端CK3的低电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于驱动信号输出端Output的电位为低电位，因此第三开关晶体管M3导通并将第二参考信号端VGH的高电位的信号提供给下拉节点B，使下拉节点B的电位为高电位。由于下拉节点B的电位为高电位，因此第七开关晶体管M7截止。由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T3阶段，Input＝1，CK1＝1，CK2＝0，CK3＝1。由于驱动信号输出端Output的电位为高电位，第六开关晶体管M6的控制极的电位在电容C的作用下被拉高，使第八开关晶体管M8的Vgs(M8)<Vth(M8)，即第八开关晶体管M8在第一参考信号端VGL的控制下而导通，从而可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例一中T3阶段的工作过程基本相同，在此不作详述。
在T4阶段，Input＝1，CK1＝0，CK2＝1，CK3＝1。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例一中T4阶段的工作过程基本相同，在此不作详述。
在上述T4阶段之后还可以T5阶段，即Input＝1，CK1＝1，CK2＝1，CK3＝0。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例一中T5阶段的工作过程基本相同，在此不作详述。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，直至输入信号端Input的电位再次变为低电位时为止。
实施例二中的移位寄存器，由于在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，并且在T3阶段至T5阶段之间，除T5阶段之外，其余阶段中下拉节点通过第一参考信号端这样的直流电源端提供信号，从而使下拉节点在T3阶段至T5阶段之间有的时间与直流电源端相连，而仅有的时间处于浮接状态，从而减少了下拉节点处于浮接状态的时间，不用额外的增加电容为下拉节点稳压即可降低下拉节点的电位受漏电的影响，进而降低了输出的扫描信号的噪声，提高了移位寄存器输出的稳定性。
实施例三、
以图3b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图3b所示的移位寄存器中，第一参考信号端VGL的电位为高电位，第二参考信号端VGH的电位为低电位，对应的输入输出时序图如图5b所示，具体地，选取如图5b所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0，CK3＝0。
由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均导通。导通的第一开关晶体管M1将第一参考信号端VGL的高电位的信号提供给下拉节点B，因此下拉节点B的电位为高电位。由于下拉节点B的电位为高电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。导通的第四开关晶体管M4将输入信号端Input的高电位的信号提供给上拉节点A，因此上拉节点A的电位为高电位，电容C充电。由于上拉节点A的电位为高电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的低电位的信号提供给驱动信号输出端Output，进一步使驱动信号输出端Output输出低电位的扫描信号。由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T2阶段，Input＝0，CK1＝0，CK2＝0，CK3＝1。
由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为高电位。由于上拉节点A的电位为高电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为高电位。由于驱动信号输出端Output的电位为高电位，由于电容C的自举作用，上拉节点A的电位被进一步被拉高，从而使第六开关晶体管M6可以完全导通以将第三时钟信号端CK3的高电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于驱动信号输出端Output的电位为高电位，因此第三开关晶体管M3导通并将第二参考信号端VGH的低电位的信号提供给下拉节点B，使下拉节点B的电位为低电位。由于下拉节点B的电位为低电位，因此第七开关晶体管M7截止。由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T3阶段，Input＝0，CK1＝0，CK2＝1，CK3＝0。
由于CK2＝1，因此第二开关晶体管M2与第五开关晶体管M5均导通。导通的第二开关晶体管M2将第一参考信号端VGL的高电位的信号提供给下拉节点B，因此下拉节点B的电位为高电位。由于下拉节点B的电位为高电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。导通的第五开关晶体管M5将第二参考信号端VGH的低电位的信号提供给上拉节点A，因此上拉节点A的电位为低电位。由于上拉节点A的电位为低电位，因此第六开关晶体管M6截止。由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均截止。
在T4阶段，Input＝0，CK1＝1，CK2＝0，CK3＝0。
由于CK1＝1，因此第一开关晶体管M1与第四开关晶体管M4均导通。导通的第一开关晶体管M1将第一参考信号端VGL的高电位的信号提供给下拉节点B，因此下拉节点B的电位为高电位。由于下拉节点B的电位为高电位，因此第七开关晶体管M7导通并将第二参考信号端VGH的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。导通的第四开关晶体管M4将输入信号端Input的低电位的信号提供给上拉节点A，因此上拉节点A的电位为低电位。由于上拉节点A的电位为低电位，因此第六开关晶体管M6截止。由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在上述T4阶段之后还可以T5阶段，即Input＝0，CK1＝0，CK2＝0，CK3＝1。
由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A与下拉节点B均处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为低电位。由于上拉节点A的电位为低电位，因此第六开关晶体管M6截止。由于移位寄存器中存在寄生电容的原因，在短时间内，下拉节点B的电位可以依旧保持为高电位，从而使第七开关晶体管M7导通并将第二参考信号端VGH的低电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output输出低电位的扫描信号。由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，直至输入信号端Input的电位再次变为高电位时为止。
实施例一中的移位寄存器，由于在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，并且在T3阶段至T5阶段之间，除T5阶段之外，其余阶段中下拉节点通过第一参考信号端这样的直流电源端提供信号，从而使下拉节点在T3阶段至T5阶段之间有的时间与直流电源端相连，而仅有的时间处于浮接状态，从而减少了下拉节点处于浮接状态的时间，降低了下拉节点的电位受漏电的影响，进而降低了输出的扫描信号的噪声，提高了移位寄存器输出的稳定性。
实施例四、
以图4b所示的移位寄存器的结构为例对其工作过程作以描述，其中在图4b所示的移位寄存器中，第一参考信号端VGL的电位为高电位，第二参考信号端VGH的电位为低电位，对应的输入输出时序图如图5b所示，具体地，选取如图5b所示的输入输出时序图中的T1阶段、T2阶段、T3阶段和T4阶段四个阶段。
在T1阶段，Input＝1，CK1＝1，CK2＝0，CK3＝0。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6导通。其余工作过程与实施例三中T1阶段的工作过程基本相同，在此不作详述。
在T2阶段，Input＝0，CK1＝0，CK2＝0，CK3＝1。
由于CK1＝0，因此第一开关晶体管M1与第四开关晶体管M4均截止，上拉节点A处于浮接状态。由于上拉节点A处于浮接状态，由于电容C的自举作用，可以保持上拉节点A的电位为高电位。由于上拉节点A的电位为高电位，因此第六开关晶体管M6导通并将第三时钟信号端CK3的高电位的信号提供给驱动信号输出端Output，使驱动信号输出端Output的电位为高电位。由于驱动信号输出端Output的电位为高电位，由于电容C的自举作用，上拉节点A的电位被进一步拉高，从而使第六开关晶体管M6可以完全导通，以及使第八开关晶体管M8的Vgs(M8)≤Vth(M8)而截止，从而使第六开关晶体管M6的控制极与第四开关晶体管M4的第二极断开，从而避免第四开关晶体管M4的漏电流对第六开关晶体管M6的控制极的信号的电位影响。由于第六开关晶体管M6完全导通可以将第三时钟信号端CK3的高电位的信号无电压损失的提供给驱动信号输出端Output，使驱动信号输出端Output输出高电位的扫描信号。由于驱动信号输出端Output的电位为高电位，因此第三开关晶体管M3导通并将第二参考信号端VGH的低电位的信号提供给下拉节点B，使下拉节点B的电位为低电位。由于下拉节点B的电位为低电位，因此第七开关晶体管M7截止。由于CK2＝0，因此第二开关晶体管M2与第五开关晶体管M5均截止。
在T3阶段，Input＝0，CK1＝0，CK2＝1，CK3＝0。由于驱动信号输出端Output的电位为低电位，第六开关晶体管M6的控制极的电位在电容C的作用下被拉低，使第八开关晶体管M8的Vgs(M8)>Vth(M8)，即第八开关晶体管M8在第一参考信号端VGL的控制下而导通，从而可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例三中T3阶段的工作过程基本相同，在此不作详述。
在T4阶段，Input＝0，CK1＝1，CK2＝0，CK3＝0。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例三中T4阶段的工作过程基本相同，在此不作详述。
在上述T4阶段之后还可以T5阶段，即Input＝0，CK1＝0，CK2＝0，CK3＝1。由于第八开关晶体管M8在第一参考信号端VGL的控制下导通，可以将上拉节点A的信号提供给第六开关晶体管M6的控制极，以使第六开关晶体管M6截止。其余工作过程与实施例三中T5阶段的工作过程基本相同，在此不作详述。
在本发明实施例提供的上述移位寄存器中，在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，直至输入信号端Input的电位再次变为高电位时为止。
实施例二中的移位寄存器，由于在T5阶段之后，一直重复执行T3阶段至T5阶段的工作过程，并且在T3阶段至T5阶段之间，除T5阶段之外，其余阶段中下拉节点通过第一参考信号端这样的直流电源端提供信号，从而使下拉节点在T3阶段至T5阶段之间有的时间与直流电源端相连，而仅有的时间处于浮接状态，从而减少了下拉节点处于浮接状态的时间，不用额外的增加电容为下拉节点稳压即可降低下拉节点的电位受漏电的影响，进而降低了输出的扫描信号的噪声，提高了移位寄存器输出的稳定性。
基于同一发明构思，本发明实施例还提供了一种采用本发明实施例提供的上述任一种移位寄存器的驱动方法，如图6所示，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
S601、在第一阶段，输入模块在第一时钟信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块在第一时钟信号端的控制下将第一参考信号端的信号提供给下拉节点；输出模块在输出模块的第一端的信号的控制下将第三时钟信号端的信号提供给驱动信号输出端，以及在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；
S602、在第二阶段，输出模块在上拉节点处于浮接状态时，保持输出模块的第一端与驱动信号输出端之间的电压差稳定，以及在输出模块的第一端的信号的控制下将第三时钟信号端的信号提供给驱动信号输出端；第一控制模块在驱动信号输出端的控制下将第二参考信号端的信号提供给下拉节点；
S603、在第三阶段，第一控制模块在第二时钟信号端的控制下将第一参考信号端的信号提供给下拉节点；输出模块在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；第二控制模块在第二时钟信号端的控制下将第二参考信号端的信号提供给上拉节点；
S604、在第四阶段，输入模块在第一时钟信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块在第一时钟信号端的控制下将第一参考信号端的信号提供给下拉节点；输出模块在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端。
本发明实施例提供的上述驱动方法，在驱动信号输出端输出扫描信号的有效脉冲信号之后的时间内，可以使下拉节点处于浮接状态的时间减少，降低下拉节点的电位受漏电的影响，从而降低输出的扫描信号的噪声，进而提高移位寄存器输出的稳定性。
在具体实施时，在本发明实施例提供的上述驱动方法中，在移位寄存器还包括第三控制模块时，上述方法，还包括：在第二阶段，第三控制模块在上拉节点处于浮接状态时，断开上拉节点与输出模块的第一端。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图7所示，包括级联的多个本发明实施例提供的上述任一种移位寄存器SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，
第一级移位寄存器SR(1)的输入信号端Input与帧起始信号端STV相连；
除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与其相邻的上一级移位寄存器SR(n-1)的驱动信号输出端Output相连。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图7所示，各级移位寄存器SR(n)的第一参考信号端VGL均与同一直流信号端vgl相连，各级移位寄存器SR(n)的第二参考信号端VGH均与同一直流信号端vgh相连。
具体地，在本发明实施例提供的上述栅极驱动电路中，如图7所示，第3k-2级移位寄存器的第一时钟信号端CK1、第3k-1级移位寄存器的第二时钟信号端CK2以及第3k级移位寄存器的第三时钟信号端CK3均与同一时钟端即第一时钟端ck1相连；第3k-2级移位寄存器的第二时钟信号端CK2、第3k-1级移位寄存器的第三时钟信号端CK3以及第3k级移位寄存器的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；第3k-2级移位寄存器的第三时钟信号端CK3、第3k-1级移位寄存器的第一时钟信号端CK1以及第3k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第三时钟端ck3相连；其中，k为正整数。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，本发明实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给上拉节点；第一控制模块用于分别在第一时钟信号端与第二时钟信号端的控制下将第一参考信号端的信号提供给下拉节点，以及在驱动信号输出端的控制下将第二参考信号端的信号提供给下拉节点；第二控制模块用于在第二时钟信号端的控制下将第二参考信号端的信号提供给上拉节点；输出模块用于在输出模块的第一端的信号的控制下将第三时钟信号端的信号提供给驱动信号输出端，在下拉节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在上拉节点处于浮接状态时，保持输出模块的第一端与驱动信号输出端之间的电压差稳定。因此，通过上述四个模块的相关配合，在驱动信号输出端输出扫描信号的有效脉冲信号之后的时间内，可以使下拉节点处于浮接状态的时间减少，降低下拉节点的电位受漏电的影响，从而降低输出的扫描信号的噪声，进而提高移位寄存器输出的稳定性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块以及输出模块；其中，
所述输入模块的第一端与输入信号端相连、第二端与第一时钟信号端相连、第三端与上拉节点相连，用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；
所述第一控制模块的第一端与所述第一时钟信号端相连、第二端与第二时钟信号端相连、第三端与第一参考信号端相连、第四端与第二参考信号端相连、第五端与下拉节点相连、第六端与所述移位寄存器的驱动信号输出端相连，用于分别在所述第一时钟信号端与所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点，以及在所述驱动信号输出端的控制下将所述第二参考信号端的信号提供给所述下拉节点；
所述第二控制模块的第一端与所述第二时钟信号端相连、第二端与所述第二参考信号端相连、第三端与所述上拉节点相连，用于在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点；
所述输出模块的第一端与所述上拉节点相连、第二端与第三时钟信号端相连、第三端与所述下拉节点相连、第四端与所述第二参考信号端相连、第五端与所述驱动信号输出端相连，用于在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端，在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，以及在所述上拉节点处于浮接状态时，保持所述输出模块的第一端与所述驱动信号输出端之间的电压差稳定；
所述第一参考信号端的电位为高电位，所述第二参考信号端的电位为低电位；或者，所述第一参考信号端的电位为低电位，所述第二参考信号端的电位为高电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第一开关晶体管、第二开关晶体管以及第三开关晶体管；其中，
所述第一开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述下拉节点相连；
所述第二开关晶体管的控制极与所述第二时钟信号端相连，第一极与所述第一参考信号端相连，第二极与所述下拉节点相连；
所述第三开关晶体管的控制极与所述驱动信号输出端相连，第一极与所述第二参考信号端相连，第二极与所述下拉节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第四开关晶体管；其中，
所述第四开关晶体管的控制极与所述第一时钟信号端相连，第一极与所述输入信号端相连，第二极与所述上拉节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第五开关晶体管；其中，
所述第五开关晶体管的控制极与所述第二时钟信号端相连，第一极与所述第二参考信号端相连，第二极与所述上拉节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第六开关晶体管、第七开关晶体管以及电容；其中，
所述第六开关晶体管的控制极作为所述输出模块的第一端，第一极与所述第三时钟信号端相连，第二极与所述驱动信号输出端相连；
所述第七开关晶体管的控制极与所述下拉节点相连，第一极与所述第二参考信号端相连，第二极与所述驱动信号输出端相连；
所述电容的第一端与所述第六开关晶体管的控制极相连，第二端与所述驱动信号输出端相连。
6.如权利要求1-5任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第三控制模块；其中，所述输出模块的第一端通过所述第三控制模块与所述上拉节点相连；
所述第三控制模块用于在所述上拉节点处于浮接状态时，断开所述上拉节点与所述输出模块的第一端。
7.如权利要求6所述的移位寄存器，其特征在于，所述第三控制模块包括：第八开关晶体管；其中，
所述第八开关晶体管的控制极与所述第一参考信号端相连，第一极与所述输出模块的第一端相连，第二极与所述上拉节点相连。
8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-7任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号端与帧起始信号端相连；
除所述第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的驱动信号输出端相连。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种采用如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，包括：第一阶段、第二阶段、第三阶段以及第四阶段；其中，
在所述第一阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端，以及在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；
在所述第二阶段，所述输出模块在所述上拉节点处于浮接状态时，保持所述输出模块的第一端与所述驱动信号输出端之间的电压差稳定，以及在所述输出模块的第一端的信号的控制下将所述第三时钟信号端的信号提供给所述驱动信号输出端；所述第一控制模块在所述驱动信号输出端的控制下将所述第二参考信号端的信号提供给所述下拉节点；
在所述第三阶段，所述第一控制模块在所述第二时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；所述第二控制模块在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述上拉节点；
在所述第四阶段，所述输入模块在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述上拉节点；所述第一控制模块在所述第一时钟信号端的控制下将所述第一参考信号端的信号提供给所述下拉节点；所述输出模块在所述下拉节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端。
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