CN107068083B - 栅线集成驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅线集成驱动电路、显示面板及显示装置，输入模块在信号输入端的控制下，控制第一节点的电位；输出模块在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块在第二节点的控制下，控制第一节点和信号输出端的电位；分压模块在复位信号端的控制下，控制第三节点的电位；复位模块在第三节点的控制下，对第一节点和信号输出端进行复位。由于这样通过上述六个模块的相互配合，可以解决现有技术中复位模块输出与显示区域的不同，负载过大造成前面的移位寄存器复位异常的问题。

Description

栅线集成驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、栅线集成驱动电路、显示面板及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出

(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成；对现有的移位寄存器来讲，需要在有效GOA输出后面增加复位模块，并且需要时钟信号CLK的时序数量相应增加；另外由于空间限制，复位模块没有连接类似显示区域(AA 区)的负载，从而最后几行的复位信号和AA区的不同，没有相连接的AA区进行输出，会造成复位电压较大，负载过大，长期不利于移位寄存器的稳定性，出现画面不良的现象。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、栅线集成驱动电路、显示面板及显示装置，可以解决现有技术中复位模块输出与显示区域的不同，负载过大造成前面的移位寄存器复位异常的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块，输出模块，下拉驱动模块，下拉模块，分压模块，复位模块；其中，

所述输入模块的第一端与信号输入端连接、第二端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；

所述输出模块的第一端与所述第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第一信号控制端的信号通过所述信号输出端输出；

所述下拉驱动模块的第一端与第二信号控制端连接、第二端与所述第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；所述下拉驱动模块用于在所述第二信号控制端和第一节点的控制下，控制所述第二节点的电位；

所述下拉模块的第一端与电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第二节点连接；所述下拉模块用于在所述第二节点的控制下，控制所述第一节点和信号输出端的电位；

所述分压模块的第一端与复位信号端连接、第二端与第三节点连接；所述分压模块用于在所述复位信号端的控制下，控制所述第三节点的电位；

所述复位模块的第一端与所述电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第三节点连接；所述复位模块用于在所述第三节点的控制下，对所述第一节点和所述信号输出端进行复位。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述分压模块包括：第一开关晶体管；

所述第一开关晶体管的栅极和源极分别与所述复位信号端连接，漏极与所述第三节点连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块包括：第二开关晶体管和第三开关晶体管；

所述第二开关晶体管的栅极与所述第三节点连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

所述第三开关晶体管的栅极与所述第三节点连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第四开关晶体管；

所述第四开关晶体管的栅极和源极分别与所述信号输入端连接、漏极与所述第一节点连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括：第五开关晶体管和电容；

所述第五开关晶体管的栅极与所述第一节点连接、源极与所述第一信号控制端连接、漏极与所述信号输出端连接；

所述电容连接在所述第一节点和所述信号输出端之间。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块包括：第六开关晶体管、第七开关晶体管、第八开关晶体管和第九开关晶体管；

所述第六开关晶体管的栅极和源极分别与所述第二信号控制端连接；

所述第七开关晶体管的栅极与所述第六开关晶体管的漏极连接、源极与所述第二信号控制端连接、漏极与所述第二节点连接；

所述第八开关晶体管的栅极与所述第一节点连接、源极与所述第六开关晶体管的漏极连接、漏极与所述电平信号端连接；

所述第九开关晶体管的栅极与所述第一节点连接、源极与所述电平信号端连接、漏极与所述第二节点连接。

在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块包括：第十开关晶体管和第十一开关晶体管；

所述第十开关晶体管的栅极与所述第二节点连接，源极与所述电平信号端连接，漏极与所述第一节点连接；

所述第十一开关晶体管的栅极与所述第二节点连接，源极与所述电平信号端连接、漏极与所述信号输出端连接。

本发明实施例提供的一种栅线集成驱动电路，包括级联的多个移位寄存器；第N级移位寄存器的信号输出端分别与第N+M级移位寄存器的信号输入端和第N-M级移位寄存器的复位信号端连接；其中，N和M均为正整数；

最后M级移位寄存器的复位信号端与印刷电路板电性连接；或，

最后M级移位寄存器为如本发明实施例提供的上述移位寄存器。

本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅线集成驱动电路。

本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。

本发明实施例的有益效果包括：

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、显示面板及显示装置，该移位寄存器包括：输入模块，输出模块，下拉驱动模块，下拉模块，分压模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第二节点连接；下拉模块用于在第二节点的控制下，控制第一节点和信号输出端的电位；分压模块的第一端与复位信号端连接、第二端与第三节点连接；分压模块用于在复位信号端的控制下，控制第三节点的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三节点连接；复位模块用于在第三节点的控制下，对第一节点和信号输出端进行复位。由于这样通过上述六个模块的相互配合，可以解决现有技术中复位模块输出与显示区域的不同，负载过大造成前面的移位寄存器复位异常的问题。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图；

图2为本发明实施例提供的移位寄存器的具体结构示意图；

图3为本发明实施例提供的移位寄存器正常工作时的时序图；

图4为本发明实施例提供的显示面板周边走线示意图；

图5为本发明实施例提供的栅线集成驱动电路的示意图之一；

图6为本发明实施例提供的栅线集成驱动电路的示意图之二。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路、显示面板及显示装置的具体实施方式进行详细地说明。

本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1，输出模块2，下拉驱动模块3，下拉模块4，分压模块5，复位模块6；其中，

输入模块1的第一端与信号输入端Input连接、第二端与第一节点PU连接；输入模块1用于在信号输入端Input的控制下，控制第一节点PU的电位；

输出模块2的第一端与第一节点PU连接、第二端与第一信号控制端CLK 连接、第三端与信号输出端Output连接；输出模块2用于在第一节点PU的控制下，将第一信号控制端CLK的信号通过信号输出端Output输出；

下拉驱动模块3的第一端与第二信号控制端CLKB连接、第二端与第一节点PU连接、第三端与电平信号端Vss连接、第四端与第二节点PD连接；下拉驱动模块3用于在第二信号控制端CLKB和第一节点PU的控制下，控制第二节点PD的电位；

下拉模块4的第一端与电平信号端Vss连接、第二端与第一节点PU连接、第三端与信号输出端Output连接、第四端与第二节点PD连接；下拉模块4用于在第二节点PD的控制下，控制第一节点PU和信号输出端Output的电位；

分压模块5的第一端与复位信号端Reset连接、第二端与第三节点O连接；分压模块用于在复位信号端Reset的控制下，控制第三节点O的电位；

复位模块6的第一端与电平信号端Vss连接、第二端与第一节点PU连接、第三端与信号输出端Output连接、第四端与第三节点O连接；复位模块6用于在第三节点O的控制下，对第一节点PU和信号输出端Output进行复位。

在本发明实施例提供的上述移位寄存器，包括：输入模块，输出模块，下拉驱动模块，下拉模块，分压模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第二节点连接；下拉模块用于在第二节点的控制下，控制第一节点和信号输出端的电位；分压模块的第一端与复位信号端连接、第二端与第三节点连接；分压模块用于在复位信号端的控制下，控制第三节点的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三节点连接；复位模块用于在第三节点的控制下，对第一节点和信号输出端进行复位。由于这样通过上述六个模块的相互配合，可以解决现有技术中复位模块输出与显示区域的不同，负载过大造成前面的移位寄存器复位异常的问题。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，分压模块5具体包括：第一开关晶体管M1；

第一开关晶体管M1的栅极和源极分别与复位信号端Reset连接，漏极与第三节点O连接。

具体地，在复位信号端Reset的控制下，可以控制第一开关晶体管M1导通或截止；若第一开关晶体管M1为N型晶体管时，复位信号端Reset为高电平时，第一开关晶体管M1导通，通过第一开关晶体管M1的W/L比例(或将第一开关晶体管M1的栅极给入一定波形的电压)，达到分压作用，使得输出的复位信号降低，即复位信号通过第一开关晶体管M1后进行了分压，分压后的信号传输至第三节点O，进而可以控制第三节点O的电位；复位信号端Reset 为低电平时，第一开关晶体管M1截止。

以上仅是举例说明移位寄存器中分压模块的具体结构，在具体实施时，分压模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，复位模块6具体包括：第二开关晶体管M2和第三开关晶体管M3；其中，

第二开关晶体管M2的栅极与第三节点O连接、源极与电平信号端Vss连接、漏极与第一节点PU连接；

第三开关晶体管M3的栅极与第三节点O连接、源极与电平信号端Vss连接、漏极与信号输出端Output连接。

具体地，在第三节点O的控制下，可以控制第二开关晶体管M2和第三开关晶体管M3导通或截止；若第二开关晶体管M2和第三开关晶体管M3均为 N型晶体管时，第三节点O为高电平时，第二开关晶体管M2和第三开关晶体管M3导通，电平信号端Vss将信号通过第二开关晶体管M2和第三开关晶体管M3传输至第一节点PU和信号输出端Output，进而可以控制第一节点PU 和信号输出端Output的电位；第三节点O为低电平时，第二开关晶体管M2 和第三开关晶体管M3截止。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输入模块1包括：第四开关晶体管M4；其中，

第四开关晶体管M4的栅极和源极分别与信号输入端Input连接、漏极与第一节点PU连接。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，输出模块2具体包括：第五开关晶体管M5和电容C1；其中，

第五开关晶体管M5的栅极与第一节点PU连接、源极与第一信号控制端 CLK连接、漏极与信号输出端Output连接；

电容C1连接在第一节点PU和信号输出端Output之间。

以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉驱动模块3具体包括：第六开关晶体管M6、第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9；其中，

第六开关晶体管M6的栅极和源极分别与第二信号控制端CLKB连接；

第七开关晶体管M7的栅极与第六开关晶体管M6的漏极连接、源极与第二信号控制端CLKB连接、漏极与第二节点PD连接；

第八开关晶体管M8的栅极与第一节点PU连接、源极与第六开关晶体管 M6的漏极连接、漏极与电平信号端Vss连接；

第九开关晶体管M9的栅极与第一节点PU连接、源极与电平信号端Vss 连接、漏极与第二节点PD连接。

以上只是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不局限于本发明实施例提供的上述结构，还可以是本领域技术人员熟知的其他结构，在此不做限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块4具体包括：第十开关晶体管M10和第十一开关晶体管M11；其中，

第十开关晶体管M10的栅极与第二节点PD连接、源极与电平信号端Vss 连接、漏极与第一节点PU连接；

第十一开关晶体管M11的栅极与第二节点PD连接、源极与电平信号端 Vss连接、漏极与信号输出端Output连接。

以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管 (TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS， Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当移位寄存器中所有的开关晶体管为N型时，在移位寄存器正常工作时，第一信号控制端 CLK和第二信号控制端CLKB输入的信号为反相的时钟信号，电平信号端Vss 为低电平。

下面以N型晶体管为例，对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。

具体地，以图2所示的移位寄存器的结构为例对其正常工作时进行描述。图2所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电平作用下导通，在低电平作用下截止；输入信号端Input的有效脉冲信号为高电平信号；第一信号控制端CLK和第二信号控制端CLKB输入的信号为反相的时钟信号，电平信号端Vss为低电平，对应的输入输出时序图如图3所示。具体地，选取如图3所示的输入输出时序图中的t1、t2、t3、t4和 t5五个阶段。

在第一阶段t1，Input＝1，Reset＝0，CLK＝0，CLKB＝1。

在t1阶段，由于Reset为低电平，第一开关晶体管M1截止，进而第二开关晶体管M2和第三开关晶体管M3截止；由于Input为高电平，第四开关晶体管M4导通，由于CLKB为高电平，第六开关晶体管M6导通；Input的输入信号通过第四开关晶体管M4传输至第一节点PU，第一节点PU的电位为高电平，电容C1处于充电状态，并且第八开关晶体管M8、第九开关晶体管M9 和第五开关晶体管M5导通。电平信号端Vss的信号通过第九开关晶体管M9 传输至第二节点PD，第二节点PD的电位为低电平，第十开关晶体管M10和第十一开关晶体管M11截止；第一时钟信号通过第五开关晶体管M5传输至信号输出端Output，信号输出端Output的电位为低电平。t1阶段为该移位寄存器中的C1的充电阶段。

在第二阶段t2，Input＝0，Reset＝0，CLK＝1，CLKB＝0。

在t2阶段，由于Reset保持低电平，第一开关晶体管M1、第二开关晶体管M2和第三开关晶体管M3保持截止；由于Input变为低电平，第四开关晶体管M4变为截止；由于CLKB为低电平，第六开关晶体管M6截止；由于 CLK变为高电平，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，第八开关晶体管M8、第九开关晶体管M9和第五开关晶体管M5保持导通。电平信号端Vss的信号通过第九开关晶体管M9传输至第二节点PD，第二节点PD的电位保持低电平，第十开关晶体管M10和第十一开关晶体管M11 保持截止；第一时钟信号通过第五开关晶体管M5传输至信号输出端Output，信号输出端Output的电位变为高电平。

在第三阶段t3，Input＝0，Reset＝1，CLK＝0，CLKB＝1。

在t3阶段，由于Reset变为高电平，第一开关晶体管M1导通，通过第一开关晶体管M1的W/L比例(或将第一开关晶体管M1的栅极给入一定波形的电压)，达到分压作用，使得输出的复位信号降低，与显示区域输入的信号可以保持一致，此时第二开关晶体管M2和第三开关晶体管M3导通；由于Input 保持低电平，第四开关晶体管M4保持截止；由于CLKB为高电平，第六开关晶体管M6导通；电平信号端Vss的信号通过第二开关晶体管M2传输至第一节点PU，第一节点PU的电位变为低电平，电容C1处于放电状态，并且第八开关晶体管M8、第九开关晶体管M9和第五开关晶体管M5变为截止；第七开关晶体管M7变为导通，第二节点PD的电位变为高电平，第二节点PD控制第十开关晶体管M10和第十一开关晶体管M11变为导通，电平信号端Vss 的信号通过第十开关晶体管M10传输至第一节点PU，进一步保证第一节点PU的电位为低电平，电平信号端Vss的信号通过第十一开关晶体管M11传输至信号输出端Output，并且电平信号端Vss的信号通过第三开关晶体管M3传输至信号输出端Output，使信号输出端Output的电位变为低电平。

在第四阶段t4，Input＝0，Reset＝0，CLK＝1，CLKB＝0。

在t4阶段，由于Reset变为低电平，第一开关晶体管M1、第二开关晶体管M2和第三开关晶体管M3变为截止；由于Input保持低电平，第四开关晶体管M4保持截止，由于CLKB为低电平，第六开关晶体管M6截止，第七开关晶体管M7保持导通，第二节点PD的电位保持高电平，第二节点PD控制第十开关晶体管M10和第十一开关晶体管M11保持导通，电平信号端Vss的信号通过第十开关晶体管M10传输至第一节点PU，使第一节点PU的电位保持为低电平，电容C1处于放电状态，并且第八开关晶体管M8、第九开关晶体管M9和第五开关晶体管M5保持截止；电平信号端Vss的信号通过第十一开关晶体管M11传输至信号输出端Output，使信号输出端Output的电位保持低电平。

在第五阶段t5，Input＝0，Reset＝0，CLK＝0，CLKB＝1。

在t5阶段，由于Reset保持低电平，第一开关晶体管M1、第二开关晶体管M2和第三开关晶体管M3保持截止；由于Input保持低电平，第四开关晶体管M4保持截止；第二节点PD的电位保持高电平，第二节点PD控制第十开关晶体管M10和第十一开关晶体管M11保持导通，电平信号端Vss的信号通过第十开关晶体管M10传输至第一节点PU，使第一节点PU的电位保持为低电平，电平信号端Vss的信号通过第十一开关晶体管M11传输至信号输出端Output，使信号输出端Output的电位保持低电平。

之后，移位寄存器一直重复上述第四阶段和第五阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。

基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，包括级联的多个移位寄存器；第N级移位寄存器的信号输出端分别与第N+M级移位寄存器的信号输入端和第N-M级移位寄存器的复位信号端连接；其中，N 和M均为正整数；最后M级移位寄存器的复位信号端可以与印刷电路板电性连接，即如图4所示，最后M级移位寄存器的复位信号端通过外端引线100 与印刷电路板电性连接，这样印刷电路板可以直接输出信号给复位模块，可以通过印刷电路板给入与正常显示区域一样的复位信号，不会造成负载过大，而且这种设计节省了一部分制图空间，并且也可以电路空白可调空间增大；或，最后M级移位寄存器可以设置为本发明实施例提供的移位寄存器。

为了方便说明，如图5所示，以M＝1，存在两个时钟信号为例，第N级移位寄存器的输出端Output不仅向第N+1级移位寄存器输出触发信号，同时还向第N-1级移位寄存器反馈复位信号，最后1级移位寄存器的复位信号端可以与印刷电路板电性连接；或，最后1级移位寄存器可以设置为本发明实施例提供的设置有分压模块移位寄存器；

如图6所示，以M＝3，存在六个时钟信号为例，第N级移位寄存器的输出端Output不仅向第N+3级移位寄存器输出触发信号，同时还向第N-3级移位寄存器反馈复位信号，最后3级移位寄存器的复位信号端可以与印刷电路板电性连接；或，最后3级移位寄存器可以设置为本发明实施例提供的设置有分压模块移位寄存器。

具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示面板，包括上述的栅线集成驱动电路。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的显示面板，其具体实施可参见上述显示面板和栅线集成驱动电路的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述显示面板和移位寄存器的实施例，重复之处不再赘述。

本发明实施例提供的一种移位寄存器、栅线集成驱动电路、显示面板及显示装置，该移位寄存器包括：输入模块，输出模块，下拉驱动模块，下拉模块，分压模块，复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；输出模块的第一端与第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第一信号控制端的信号通过信号输出端输出；下拉驱动模块的第一端与第二信号控制端连接、第二端与第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；下拉驱动模块用于在第二信号控制端和第一节点的控制下，控制第二节点的电位；下拉模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第二节点连接；下拉模块用于在第二节点的控制下，控制第一节点和信号输出端的电位；分压模块的第一端与复位信号端连接、第二端与第三节点连接；分压模块用于在复位信号端的控制下，控制第三节点的电位；复位模块的第一端与电平信号端连接、第二端与第一节点连接、第三端与信号输出端连接、第四端与第三节点连接；复位模块用于在第三节点的控制下，对第一节点和信号输出端进行复位。由于这样通过上述六个模块的相互配合，可以解决现有技术中复位模块输出与显示区域的不同，负载过大造成前面的移位寄存器复位异常的问题。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种栅线集成驱动电路，其特征在于，包括级联的多个移位寄存器；第N级移位寄存器的信号输出端分别与第N+M级移位寄存器的信号输入端和第N-M级移位寄存器的复位信号端连接；其中，N和M均为正整数；

最后M级移位寄存器包括：输入模块，输出模块，下拉驱动模块，下拉模块，分压模块，复位模块；其中，

所述输入模块的第一端与信号输入端连接、第二端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；

所述输出模块的第一端与所述第一节点连接、第二端与第一信号控制端连接、第三端与信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第一信号控制端的信号通过所述信号输出端输出；

所述下拉驱动模块的第一端与第二信号控制端连接、第二端与所述第一节点连接、第三端与电平信号端连接、第四端与第二节点连接；所述下拉驱动模块用于在所述第二信号控制端和第一节点的控制下，控制所述第二节点的电位；

所述下拉模块的第一端与电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第二节点连接；所述下拉模块用于在所述第二节点的控制下，控制所述第一节点和信号输出端的电位；

所述分压模块的第一端与复位信号端连接、第二端与第三节点连接；所述分压模块用于在所述复位信号端的控制下，控制所述第三节点的电位；

所述复位模块的第一端与所述电平信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接、第四端与所述第三节点连接；所述复位模块用于在所述第三节点的控制下，对所述第一节点和所述信号输出端进行复位；

所述分压模块包括：第一开关晶体管；

所述第一开关晶体管的栅极和源极分别与所述复位信号端连接，漏极与所述第三节点连接；通过设置所述第一开关晶体管的W/L比例，使得经所述分压模块分压后的复位信号的电压与最后M级移位寄存器之前的移位寄存器所接收的复位信号的电压一致。

2.如权利要求1所述的栅线集成驱动电路，其特征在于，所述复位模块包括：第二开关晶体管和第三开关晶体管；

所述第二开关晶体管的栅极与所述第三节点连接、源极与所述电平信号端连接、漏极与所述第一节点连接；

所述第三开关晶体管的栅极与所述第三节点连接、源极与所述电平信号端连接、漏极与所述信号输出端连接。

3.如权利要求1所述的栅线集成驱动电路，其特征在于，所述输入模块包括：第四开关晶体管；

所述第四开关晶体管的栅极和源极分别与所述信号输入端连接、漏极与所述第一节点连接。

4.如权利要求1所述的栅线集成驱动电路，其特征在于，所述输出模块包括：第五开关晶体管和电容；

所述第五开关晶体管的栅极与所述第一节点连接、源极与所述第一信号控制端连接、漏极与所述信号输出端连接；

所述电容连接在所述第一节点和所述信号输出端之间。

5.如权利要求1所述的栅线集成驱动电路，其特征在于，所述下拉驱动模块包括：第六开关晶体管、第七开关晶体管、第八开关晶体管和第九开关晶体管；

所述第六开关晶体管的栅极和源极分别与所述第二信号控制端连接；

所述第七开关晶体管的栅极与所述第六开关晶体管的漏极连接、源极与所述第二信号控制端连接、漏极与所述第二节点连接；

所述第八开关晶体管的栅极与所述第一节点连接、源极与所述第六开关晶体管的漏极连接、漏极与所述电平信号端连接；

所述第九开关晶体管的栅极与所述第一节点连接、源极与所述电平信号端连接、漏极与所述第二节点连接。

6.如权利要求1所述的栅线集成驱动电路，其特征在于，所述下拉模块包括：第十开关晶体管和第十一开关晶体管；

所述第十开关晶体管的栅极与所述第二节点连接，源极与所述电平信号端连接，漏极与所述第一节点连接；

所述第十一开关晶体管的栅极与所述第二节点连接，源极与所述电平信号端连接、漏极与所述信号输出端连接。

7.一种显示面板，其特征在于，包括如权利要求1-6中任一项所述的栅线集成驱动电路。

8.一种显示装置，其特征在于，包括如权利要求7所述的显示面板。