CN105469736A - 一种goa单元及其驱动方法、goa电路、显示装置 - Google Patents

Abstract

本发明提供一种GOA单元及其驱动方法、GOA电路、显示装置，涉及显示技术领域，用于降低或消除GOA单元的输出噪声。该GOA单元包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块；输入模块用于将第一节点与输入信号端的电压拉齐；第一控制模块用于调节第二节点电压；第二控制模块用于将输出信号端与第一点电平端的电压拉齐；第三控制模块用于将第一节点和输出信号端与第一电平端的电压拉齐；复位模块用于将第一节点和输出信号端的电压与第一电平端的电压拉齐；输出模块用于输出第四时钟信号；储能模块用于使第一节点的电压与输出信号端的电压发生等电压变化。本发明用于显示装置的制造。

Description

一种GOA单元及其驱动方法、GOA电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种集成栅极驱动(英文：GatedriverOnArray，简称：GOA)单元及其驱动方法、GOA电路、显示装置

背景技术

随着电子技术的发展，GOA电路越来越广泛的应用于显示设备，提高GOA电路的输出信号的可靠性变得越来越重要。

目前普遍采用一对周期相等、相位相反的时钟信号CLK和CLKB分别进行GOA单元的输出和输出控制。具体的，参照图1所示，当PU点高电平且CLK高电平时，GOA单元输出CLK的时钟信号，当CLKB高电平且PU低电平时，PD点电压被拉高，T9、T10导通，PU点通过T9连接VSS，Output通过T10连接VSS。即当PU低电平且CLKB高电平时，CLKB能够拉高PD点电压，进而通过导通T9、T10分别对PU点和Output进行放电，降低Output的输出噪声。而Output的输出噪声主要是在CLK的输出电压的变化时产生的，且由于CLKB与CLK周期相等、相位相反，所以CLKB无法降低CLK的电压变化时产生的输出噪声，尤其当T12沟道较大时，Output的输出噪声很大，输出信号的可靠性低，极容易发生多行输出，导致显示设备黑屏。

发明内容

本发明的实施例提供一种GOA单元及其驱动方法、GOA电路、显示装置，用于降低或消除GOA单元的输出噪声。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种GOA单元，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块；

所述输入模块连接输入信号端和第一节点，用于在所述输入信号端的输入信号的控制下将所述第一节点的电压与所述输入信号端的电压拉齐；

所述第一控制模块连接所述第一节点、第一电平端、第二节点、第一时钟信号端和第二时钟信号端，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第一电平端或所述第一时钟信号端或所述第二时钟信号端的电压拉齐；

所述第二控制模块连接第三时钟信号端、输出信号端和所述第一电平端，用于在所述第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一点电平端的电压拉齐；

所述第三控制模块连接所述第一节点、所述第二节点、所述第一电平端和所述输出信号端，用于在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述复位模块连接所述第一电平端、所述第一节点、所述输出信号端和复位信号端，用于在所述复位信号端的复位信号的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述输出模块连接第四时钟信号端、所述输出信号端和所述第一节点，用于在所述第一节点的电压的控制下将所述第四时钟信号端的第四时钟信号在所述输出信号端输出；

储能模块连接所述第一节点和所述输出信号端，用于存储所述第一节点的电压，以及使所述第一节点的电压与所述输出信号端的电压发生等电压变化。

可选的，所述输入模块包括：第一晶体管；

所述第一晶体管的第一端连接所述输入信号端，所述第一晶体管的第二端连接所述第一节点，所述第一晶体管的栅极连接所述输入信号端。

可选的，所述第一控制模块包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第二晶体管的第一端连接所述第一时钟信号端，所述第二晶体管的第二端连接所述第三晶体管的栅极，所述第二晶体管的栅极连接所述第一时钟信号端；

所述第三晶体管的第一端连接所述第一时钟信号端，所述第三晶体管的第二端连接所述第二节点，所述第三晶体管的栅极连接所述第四晶体管的第一端；

所述第四晶体管的第一端连接所述第五晶体管的第二端，所述第四晶体管的第二端连接所述第一电平端，所述第四晶体管的栅极连接所述第一节点；

所述第五晶体管的第一端连接所述第二时钟信号端，所述第五晶体管的第二端连接所述第六晶体管的栅极，所述第五晶体管的栅极连接所述第二时钟信号端；

所述第六晶体管的第一端连接所述第二时钟信号端，所述第六晶体管的第二端连接所述第二节点；

所述第七晶体管的第一端连接所述第二节点，所述第七晶体管的第二端连接所述第一电平端；所述第七晶体管的栅极连接所述第一节点。

可选的，所述第二控制模块包括：第八晶体管；

所述第八晶体管的第一端连接所述输出信号端，所述第八晶体管的第二端连接所述第一电平端；所述第八晶体管的栅极连接所述第三时钟信号端。

可选的，所述第三控制模块包括：第九晶体管和第十晶体管；

所述第九晶体管的第一端连接所述第一节点，所述第九晶体管的第二端连接所述第一电平端；所述第九晶体管的栅极连接所述第二节点；

所述第十晶体管的第一端连接所述输出信号端，所述第十晶体管的第二端连接所述第一电平端；所述第十晶体管的栅极连接所述第二节点。

可选的，所述复位模块包括：第十一晶体管和第十二晶体管；

所述第十一晶体管的第一端连接所述第一节点，所述第十一晶体管的第二端连接所述第一电平端；所述第十一晶体管的栅极连接所述复位信号端；

所述第十二晶体管的第一端连接所述输出信号端，所述第十二晶体管的第二端连接所述第一电平端；所述第十二晶体管的栅极连接所述复位信号端。

可选的，所述输出模块包括：第十三晶体管；

所述第十三晶体管的第一端连接所述第四时钟信号端，所述第十三晶体管的第二端连接所述输出信号端，所述第十三晶体管的栅极连接所述第一节点。

可选的，所述储能模块包括：电容；

所述电容的第一极连接所述第一节点，所述电容的第二极连接所述输出信号端。

可选的，各个晶体管均为N型晶体管或各个晶体管均为P型晶体管。

第二方面，提供一种GOA单元的驱动方法，包括：

第一阶段，输入模块在输入信号端的输入信号的控制下将第一节点的电压与所述输入信号端的电压拉齐；储能模块存储所述第一节点的电压；

第二阶段，输出模块在所述第一节点的电压的控制下将第四时钟信号在输出信号端输出；所述储能模块使所述第一节点的电压与所述输出信号端的电压发生等电压变化；

第三阶段，复位模块在复位信号端的复位信号的控制下将所述第一节点和所述输出信号端的电压与第一电平端的电压拉齐；

第四阶段，第一控制模块在第一时钟信号端的第一时钟信号以及所述第一节点的电压的控制下将第二节点的电压与所述第一时钟信号端的电压拉齐；第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐。

第五阶段，所述第一控制模块在所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第一时钟信号端或所述第二时钟信号端的电压拉齐；所述第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐。

第六阶段，所述第一控制模块在所述第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第二时钟信号端的电压拉齐；所述第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐。

第三方面，提供一种GOA电路，包括：至少两个级联的第一方面所述的GOA单元；

其中，第1级GOA单元的输入信号端连接帧起始信号端，所述第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端，所述第1级GOA单元的复位信号端连接所述第2级GOA单元的输出信号端；

第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，所述第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，所述第n级GOA单元的复位信号端连接所述第n+1级GOA单元的输出信号端；其中，n为正整数。

第五方面，提供一种显示装置，包括上述的GOA电路。

本发明实施例提供的GOA单元包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块。其中，第一控制模块可以在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及第一节点的电压的控制下将第二节点的电压与第一电平端或第一时钟信号端或第二时钟信号端的电压拉齐；第三控制模块可以在第二节点的电压的控制下将第一节点和输出信号端的电压与第一电平端的电压拉齐，所以本发明实施例提供的GOA单元可以在第一节点低电平且第四时钟信号端高电平时，即GOA单元不进行输出且第四时钟信号端高电平时，通过第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号调节第二节点的电压，并在第二节点的电压的控制下对第一节点和输出信号端放电，所以本发明实施例提供的GOA单元可以降低或消除GOA单元的输出噪声。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中GOA单元的示意性结构图；

图2为本发明实施例提供的一种GOA单元示意性结构图；

图3为本发明实施例提供的一种GOA单元的电路图；

图4为本发明实施例提供的一种GOA单元的驱动方法的步骤流程图；

图5为本发明实施例提供的GOA单元扫描信号的时序状态示意图；

图6为本发明实施例提供的GOA单元的输出信号的波形图；

图7为本发明实施例提供的一种GOA电路的示意性结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、输入信号端为源极、输出信号端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

需要说明的是，需要说明的是，本申请中的“第一”、“第二”等字样仅仅是为了对功能和作用基本相同的相同项或相似项进行区分，“第一”、“第二”等字样并不是在对数量和执行次序进行限定。

参照图2所示，本发明的实施例提供一种GOA单元，该GOA单元包括：输入模块101、第一控制模块102、第二控制模块103、第三控制模块104、复位模块105、输出模块106和储能模块107；

输入模块101连接输入信号端Input和第一节点a，用于在输入信号端Input的输入信号的控制下将第一节点a的电压与输入信号端

Input的电压拉齐；

第一控制模块102连接第一节点a、第一电平端V1、第二节点b、第一时钟信号端CLK1和第二时钟信号端CLK2，用于在第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号以及第一节点a的电压的控制下将第二节点b的电压与第一电平端V1或第一时钟信号端CLK1或第二时钟信号端CLK2的电压拉齐；

第二控制模块103连接第三时钟信号端CLK3、输出信号端Output和第一电平端V1，用于在第三时钟信号端CLK3的第三时钟信号的控制下将输出信号端Output的电压与第一点电平端V1的电压拉齐；

第三控制模块104连接第一节点a、第二节点b、第一电平端V1和输出信号端Output，用于在第二节点b的电压的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐；

复位模块105连接第一电平端V1、第一节点a、输出信号端Output和复位信号端Reset，用于在复位信号端Reset的复位信号的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐；

输出模块106连接第四时钟信号端CLK4、输出信号端Output和第一节点a和，用于在第一节点a的电压的控制下将第四时钟信号端CLK4的第四时钟信号在输出信号端Output输出；

储能模块107连接第一节a和输出信号端Output，用于存储第一节点a的电压，以及使第一节点a的电压与输出信号端Output的电压发生等电压变化。

需要说明的是，上述实施例中，多个模块共用一个信号端(例如：第一控制模块102和第二控制模块103共用第一电平端V1)可以减少GOA电路中信号端的数量，当然，这些模块还可以分别连接不同的信号端，只要该信号端可以提供类似的信号即可。

本发明实施例提供的GOA单元包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块。其中，第一控制模块可以在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及第一节点的电压的控制下将第二节点的电压与第一电平端或第一时钟信号端或第二时钟信号端的电压拉齐；第三控制模块可以在第二节点的电压的控制下将第一节点和输出信号端的电压与第一电平端的电压拉齐，所以本发明实施例提供的GOA单元可以在第一节点低电平且第四时钟信号端高电平时，即GOA单元不进行输出且第四时钟信号端高电平时，通过第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号调节第二节点的电压，并在第二节点的电压的控制下对第一节点和输出信号端放电，所以本发明实施例提供的GOA单元可以降低或消除GOA单元的输出噪声。

本发明一实施例提供一种GOA单元的具体结构，参照图3所示，输入模块101包括：第一晶体管T1；

第一晶体管T1的第一端连接输入信号端Input，第一晶体管T1的第二端连接第一节点a，第一晶体管T1的栅极连接输入信号端Input。

第一控制模块102包括：第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7；

第二晶体管T2的第一端连接第一时钟信号端CLK1，第二晶体管T2的第二端连接第三晶体管T3的栅极，第二晶体管T2的栅极连接第一时钟信号端CLK1；

第三晶体管T3的第一端连接第一时钟信号端CLK1，第三晶体管T3的第二端连接第二节点b，第三晶体管T3的栅极连接第四晶体管T4的第一端；

第四晶体管T4的第一端连接第五晶体管T5的第二端，第四晶体管T4的第二端连接第一电平端V1，第四晶体管T4的栅极连接第一节点a；

第五晶体管T5的第一端连接第二时钟信号端CLK2，第五晶体管T5的第二端连接第六晶体管T4的栅极，第五晶体管T5的栅极连接第二时钟信号端CLK2；

第六晶体管T6的第一端连接第二时钟信号端CLK2，第六晶体管T6的第二端连接第二节点b；

第七晶体管T7的第一端连接第二节点b，第七晶体管T7的第二端连接第一电平端V1；第七晶体管T7的栅极连接第一节点a。

第二控制模块103包括：第八晶体管T8；

第八晶体管T8的第一端连接输出信号端Output，第八晶体管T8的第二端连接第一电平端V1；第八晶体管T8的栅极连接第三时钟信号端CLK3。

第三控制模块104包括：第九晶体管T9和第十晶体管T10；

第九晶体管T9的第一端连接第一节点a，第九晶体管T9的第二端连接第一电平端V1；第九晶体管T9的栅极连接第二节点b；

第十晶体管T10的第一端连接输出信号端Output，第十晶体管T10的第二端连接第一电平端V1；第十晶体管T10的栅极连接第二节点b。

复位模块105包括：第十一晶体管T11和第十二晶体管T12；

第十一晶体管T11的第一端连接第一节点a，第十一晶体管T11的第二端连接第一电平端V1；第十一晶体管T11的栅极连接复位信号端Reset；

第十二晶体管T12的第一端连接输出信号端Output，第十二晶体管T12的第二端连接第一电平端V1；第十二晶体管T12的栅极连接复位信号端Reset。

输出模块106包括：第十三晶体管T13；

第十三晶体管T13的第一端连接第四时钟信号端CLK4，第十三晶体管T13的第二端连接输出信号端Output，第十三晶体管T13的栅极连接第一节点a。

储能模块107包括：电容C；

电容C的第一极连接第一节点a，电容C的第二极连接输出信号端Output。

需要说明的是，本发明实施例中的第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号、第三时钟信号端输入的第三时钟信号以及第四时钟信号端输入的第四时钟信号的占空比均为50％。

进一步的，本发明实施例中的晶体管均为N型晶体管或晶体管均为P型晶体管。

本发明一实施例提供一种GOA单元的驱动方法，具体的，参照图4所示，该方法包括：

S41、第一阶段，输入模块101在输入信号端Input的输入信号的控制下将第一节点a的电压与输入信号端Input的电压拉齐；储能模块C存储第一节点a的电压。

S42、第二阶段，输出模块106在第一节点a的电压的控制下第四时钟信号端CLK4的第四时钟信号在输出信号端Output输出；储能模块107使第一节点a的电压与输出信号端Output的电压发生等电压变化。

S43、第三阶段，复位模块105在复位信号端Reset的复位信号的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐。

S44、第四阶段，第一控制模块102在第一时钟信号端CLK1的第一时钟信号以及第一节点a的电压的控制下将第二节点b的电压与第一时钟信号端CLK1的电压拉齐；第三控制模块104在第二节点b的电压的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐。

S45、第五阶段，第一控制模块102在第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号以及第一节点a的电压的控制下将第二节点b的电压与第一时钟信号端CLK1或第二时钟信号端CLK2的电压拉齐；第三控制模块104在第二节点b的电压的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐。

S46、第六阶段，第一控制模块102在第二时钟信号端CLK2的第二时钟信号以及第一节点a的电压的控制下将第二节点b的电压与第二时钟信号端CLK2的电压拉齐；第三控制模块104在第二节点b的电压的控制下将第一节点a和输出信号端Output的电压与第一电平端V1的电压拉齐。

示例性的，以下参照图5所示的时序状态示意图，以本发明实施例中的各个晶体管均为N型晶体管为例，对图3所示的GOA单元以及图4所示的GOA单元的驱动方法，的工作原理进行说明。其中，图5中示出了第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、第三时钟信号端CLK3的第三时钟信号、第四时钟信号端CLK4的第四时钟信号、输入信号端Input的输入信号、第一节点a的电压、第二节点b的电压、输出信号端Output的输出信号以及复位信号端Reset的时序状态。其中，第一电平端V1提供稳定低电平电压，示例性的，第一电平端V1可以接地。如图4所示，提供12个阶段的时序状态，其中，第一阶段包括t1、t2、t3；第二阶段包括：t4、t5、t6；第三阶段包括t7、t8、t9；第四阶段包括：t10；第五阶段包括：t11；第六阶段包括：t12。

t1阶段，CLK1、CLK4和Reset低电平，CLK2、CLK3和Input高电平。此阶段中，Input高电平，所以T1导通，Input通过T1连接a点，a点高电平，电容C存储a点的电压且T4、T7和T13导通。又因为CLK2高电平，所以T5导通，而T5第二端通过T4连接V1，所以T6栅极低电平，T6截止，CLK2的高电平无法通过T6到达b点，b点低电平，T10和T9截止。又因为CLK3高电平，所以T8导通，Output通过T8连接V1，Output低电平。此外，由于CLK1、CLK4和Reset低电平，所以此阶段中其他晶体管均为截止状态。

t2阶段，CLK1、CLK2、CLK4和Reset低电平，CLK3和Input高电平。此阶段中，Input高电平，所以T1导通，Input通过T1连接a点，a点高电平，电容C存储a点的电压且T4、T7和T13导通。因为CLK3高电平，所以T8导通，Output通过T8连接V1，Output低电平。此外，由于CLK1、CLK2、CLK4和Reset低电平，所以此阶段中其他晶体管均为截止状态，且b点为低电平。

t3阶段，CLK2、CLK4和Reset低电平，CLK1、CLK3和Input高电平。此阶段中，Input高电平，所以T1导通，Input通过T1连接a点，a点高电平，电容C存储a点的电压且T4、T7和T13导通。又因为CLK1高电平，所以T2导通，而T2第二端通过T4连接V1，所以T3栅极低电平，T3截止，CLK1的高电平无法通过T3到达b点，b点低电平，T10和T9截止。又因为CLK3高电平，所以T8导通，Output通过T8连接V1，Output低电平。此外，由于CLK2、CLK4和Reset低电平，所以此阶段中其他晶体管均为截止状态。

t4阶段，CLK2、CLK3、Reset和Input低电平，CLK1、CLK4高电平。由于在t1阶段至t3阶段a点为高电平，且C存储a点的电压，所以此阶段中，a点仍为高电平，T4、T7和T13导通。因为CLK4高电平，所以CLK4输出的高电平，通过T13到达电容C的第二极，由于电容C的自举效应，所以电容C的第一极的电压进一步被拉高，T13被充分导通，Output输出CLK4的高电平信号。由于CLK1高电平，所以T2导通，而T2第二端通过T4连接V1，所以T3栅极低电平，T3截止，CLK1的高电平无法通过T3到达b点，b点低电平。此外，由于CLK2、CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

t5阶段，CLK3、Reset和Input低电平，CLK1、CLK2和CLK4高电平。此阶段中，由于Reset和Input低电平，T1和T11均截止，所以此阶段中a点浮接，a点仍保持t4阶段的高电平，T4、T7和T13导通。因为CLK4高电平，T13被充分导通，Output输出CLK4的高电平信号。由于CLK1和CLK2高电平，所以T2和T5导通，而T2第二端和T5第二端通过T4连接V1，所以T3和T6栅极低电平，T3和T6截止，CLK1和CLK2的高电平无法分别通过T3和T6到达b点，b点低电平。此外，由于CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

t6阶段，CLK1、CLK3、Reset和Input低电平，CLK2、CLK4高电平。此阶段中，由于Reset和Input低电平，T1和T11均截止，所以此阶段中a点浮接，a点仍保持t5阶段的高电平，T4、T7和T13导通。因为CLK4高电平，T13被充分导通，Output输出CLK4的高电平信号。由于CLK2高电平，所以T5导通，而T5第二端通过T4连接V1，所以T6栅极低电平，T6截止，CLK2的高电平无法通过T6到达b点，b点低电平。此外，由于CLK1、CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

t7阶段，CLK1、CLK4和Input低电平，CLK2、CLK3和Reset高电平。此阶段中，由于CLK2高电平，T5导通，T6栅极高电平，T6导通，CLK2的高电平通过T6到达b点，b点高电平，T9和T10导通。又由于a点通过T9连接V1，Output通过T10连接V1。进一步的，由于Reset高电平，T11和T12导通，a点通过T11连接V1，Output通过T12连接V1。所以此阶段a点和Output均为低电平。此外，由于CLK1、CLK4和Input低电平，所以此阶段中其他晶体管均为截止状态。

t8阶段，CLK1、CLK2、CLK4和Input低电平，CLK3和Reset高电平。此阶段中，因为CLK3高电平，所以T8导通，Output通过T8连接V1，Output低电平。进一步的，由于Reset高电平，T11和T12导通，a点通过T11连接V1，Output通过T12连接V1，所以a点和Output均为低电平。此外，由于CLK1、CLK2、CLK4和Input低电平，所以此阶段中其他晶体管均为截止状态，b点低电平。

t9阶段，CLK2、CLK4和Input低电平，CLK1、CLK3和Reset高电平。此阶段中，由于CLK1高电平，T2导通，且T2第二端连接T3栅极，T3栅极高电平，T3导通，CLK1的高电平通过T3到达b点，b点高电平，T10和T9导通。又由于a点通过T9连接V1，Output通过T10连接V1。进一步的，由于Reset高电平，T11和T12导通，a点通过T11连接V1，Output通过T12连接V1。又因为CLK3高电平，所以T8导通，Output通过T8连接V1。所以此阶段a点和Output均为低电平。此外，由于CLK2、CLK4和Input低电平，所以此阶段中其他晶体管均为截止状态。

t10阶段，CLK2、CLK3、Reset和Input低电平，CLK1和CLK4高电平。此阶段中，由于CLK1高电平，T2导通，且T2第二端连接T3栅极，T3栅极高电平，T3导通，CLK1的高电平通过T3到达b点，b点高电平，T9和T10导通，a点通过T9连接V1，Output通过T10连接V1，a点和Output均为低电平。虽然此阶段CLK4为高电平，但b点高电平，T9和T10导通，可以持续对a点和Output放电，所以可以降低或消除此阶段中Output的输出噪声。此外，由于CLK2、CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

t11阶段，CLK3、Reset和Input低电平，CLK1、CLK2、CLK4和高电平。此阶段中，由于CLK1和CLK2高电平，所以T2和T5导通，而T2第二端和T5第二端分别连接T3栅极和T6栅极，所以T3和T6栅极高电平，T3和T6导通，CLK1和CLK2的高电平分别通过T3和T6到达b点，b点高电平，T9和T10导通，a点通过T9连接V1，Output通过T10连接V1，a点和Output均为低电平。虽然此阶段CLK4为高电平，但b点高电平，T9和T10导通，可以持续对a点和Output放电，所以可以降低或消除此阶段中Output的输出噪声。此外，由于CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

t12阶段，CLK1、CLK3、Reset和Input低电平，CLK2和CLK4和高电平。此阶段中，由于CLK2高电平，T5导通，T6栅极高电平，T6导通，CLK2的高电平通过T6到达b点，b点高电平，T9和T10导通，a点通过T9连接V1，Output通过T10连接V1，a点和Output均为低电平。虽然此阶段CLK4为高电平，但b点高电平，T10导通，可以持续对a点和Output放电，所以可以降低或消除此阶段中Output的输出噪声。此外，由于CLK1、CLK3、Reset和Input低电平，所以此阶段中其他晶体管均为截止状态。

其中，以t1阶段开始到GOA单元的Input再次输入高电平作为一级GOA单元的一个完整工作周期，则在上述t12阶段之后一级GOA单元的一个工作周期中还可能包括若干阶段，这是由GOA电路的扫描行数所决定的，但在t12阶段之后GOA单元的Input再次输入的高电平之前，由上述GOA单元的工作过程可知，当CLK1或CLK2为高电平时，b点高电平，T10导通，Output均为低电平；当CLK1和CLK2均为低电平时，CLK3高电平，T8导通，Output低电平。因此在t12阶段之后GOA单元的Input再次输入高电平之前，上述GOA单元可以持续对a点和Output放电，所以上述实施例提供的GOA单元可以降低或消除GOA单元的输出噪声。

进一步的，上述实施例中的各个晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整GOA单元各个输入信号的时序状态即可，例如：调整第一电平端V1提供高电平，调整图5中t1阶段输入信号端Input为低电平，调整t1阶段第一时钟信号端CLK1为高电平，其他信号也调整为相位相反的时序信号。

进一步的，上述GOA单元中也可以同时采用N型晶体管和P型晶体管，此时需保证GOA单元中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此GOA单元中采用统一类型的晶体管更有利于GOA单元的制程工艺。

进一步的，参照图6所示，图6为对本发明实施例提供的GOA单元和现有技术中提供的GOA单元分别进行仿真实验，输出信号端Output的电压随时间变化的波形图的对比。其中，虚线所示的波形图为现有技术中提供的GOA单元进行仿真实验，输出信号端Output的电压随时间变化的波形图，实线所示的波形图为本发明实施例提供的GOA单元进行仿真实验，输出信号端Output的电压随时间变化的波形图，由图6中两组波形图的对比可以看到，本发明实施例提供的GOA单元输出信号端Output在输出高电平信号之后，可以降低输出噪声，输出稳定的低电平信号，对本发明达到的技术效果进行了验证。

参照图7所示，本发明实施例提供一种GOA电路，包括至少两个级联的上述实施例中的GOA单元。

其中，第1级GOA单元的输入信号端连接帧起始信号端，第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端，第1级GOA单元的复位信号端连接第2级GOA单元的输出信号端；

第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，第n级GOA单元的复位信号端连接第n+1级GOA单元的输出信号端；其中，n为正整数。

具体的，参照图7所示，该GOA电路包括若干个级联的GOA单元，其中，第1级GOA单元的输入信号端连接帧起始信号端，第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端和栅线G1，第1级GOA单元的复位信号端连接第2级GOA单元的输出信号端；第2级GOA单元的输入信号端连接第1级GOA单元的输出信号端，第2级GOA单元的输出信号端连接第3级GOA单元的输入信号端和栅线G2，第2级GOA单元的复位信号端连接第3级GOA单元的输出信号端，该GOA电路的其他的GOA单元依照第2级GOA单元的方式连接。

每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2、一个第三时钟信号端CLK3、一个第四时钟信号端CLK4和一个电平输入端V1；参照图7所示，通过六个系统的时钟信号clock1、clock2、clock3、clock4、clock5和clock6向每个GOA单元连接的四个时钟信号端提供时钟信号，且clock1、clock2、clock3、clock4、clock5和clock6的时钟周期相等且依次向后推移六分之一个时钟周期。其中，第1级GOA单元的CLK1输入clock1，第1级GOA单元的CLK2输入clock5，第1级GOA单元的CLK3输入clock3，第1级GOA单元的CLK4输入clock6；第1级GOA单元的CLK1输入clock1，第1级GOA单元的CLK2输入clock5，第1级GOA单元的CLK3输入clock3，第1级GOA单元的CLK4输入clock6。第2级GOA单元的CLK1输入clock2，第2级GOA单元的CLK2输入clock6，第2级GOA单元的CLK3输入clock4，第2级GOA单元的CLK4输入clock1。第3级GOA单元的CLK1输入clock3，第3级GOA单元的CLK2输入clock1，第3级GOA单元的CLK3输入clock5，第3级GOA单元的CLK4输入clock2。第4级GOA单元的CLK1输入clock4，第4级GOA单元的CLK2输入clock2，第4级GOA单元的CLK3输入clock6，第4级GOA单元的CLK4输入clock2。第5级GOA单元的CLK1输入clock5，第5级GOA单元的CLK2输入clock3，第5级GOA单元的CLK3输入clock1，第5级GOA单元的CLK4输入clock4。第6级GOA单元的CLK1输入clock6，第6级GOA单元的CLK2输入clock4，第6级GOA单元的CLK3输入clock2，第6级GOA单元的CLK4输入clock5。对于第n级GOA单元，当n＝6x+1时，第n级GOA单元的各个时钟信号端输入与第1级GOA单元的各个时钟信号端输入相同的时钟信号；当n＝6x+2时，第n级GOA单元的各个时钟信号端输入与第2级GOA单元的各个时钟信号端输入相同的时钟信号；当n＝6x+3时，第n级GOA单元的各个时钟信号端输入与第3级GOA单元的各个时钟信号端输入相同的时钟信号；当n＝6x+4时，第n级GOA单元的各个时钟信号端输入与第4级GOA单元的各个时钟信号端输入相同的时钟信号；当n＝6x+5时，第n级GOA单元的各个时钟信号端输入与第5级GOA单元的各个时钟信号端输入相同的时钟信号；当n＝6x时，第n级GOA单元的各个时钟信号端输入与第6级GOA单元的各个时钟信号端输入相同的时钟信号。其中n、x均为正整数。图7中以n＝6x+1为例进行说明。

本发明实施例提供的GOA电路中的GOA单元包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块。其中，第一控制模块可以在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及第一节点的电压的控制下将第二节点的电压与第一电平端或第一时钟信号端或第二时钟信号端的电压拉齐；第三控制模块可以在第二节点的电压的控制下将第一节点和输出信号端的电压与第一电平端的电压拉齐，所以本发明实施例提供的GOA单元可以在第一节点低电平且第四时钟信号端高电平时，即GOA单元不进行输出且第四时钟信号端高电平时，通过第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号调节第二节点的电压，并在第二节点的电压的控制下对第一节点和输出信号端放电，所以本发明实施例提供的GOA单元可以降低或消除GOA单元的输出噪声。本发明实施例提供一种显示装置，包括上述实施例中的GOA电路。

另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例提供的GOA电路中的GOA单元包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块。其中，第一控制模块可以在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及第一节点的电压的控制下将第二节点的电压与第一电平端或第一时钟信号端或第二时钟信号端的电压拉齐；第三控制模块可以在第二节点的电压的控制下将第一节点和输出信号端的电压与第一电平端的电压拉齐，所以本发明实施例提供的GOA单元可以在第一节点低电平且第四时钟信号端高电平时，即GOA单元不进行输出且第四时钟信号端高电平时，通过第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号调节第二节点的电压，并在第二节点的电压的控制下对第一节点和输出信号端放电，所以本发明实施例提供的GOA单元可以降低或消除GOA单元的输出噪声。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (12)

1.一种GOA单元，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、复位模块、输出模块和储能模块；

所述输入模块连接输入信号端和第一节点，用于在所述输入信号端的输入信号的控制下将所述第一节点的电压与所述输入信号端的电压拉齐；

所述第一控制模块连接所述第一节点、第一电平端、第二节点、第一时钟信号端和第二时钟信号端，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第一电平端或所述第一时钟信号端或所述第二时钟信号端的电压拉齐；

所述第二控制模块连接第三时钟信号端、输出信号端和所述第一电平端，用于在所述第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一点电平端的电压拉齐；

所述第三控制模块连接所述第一节点、所述第二节点、所述第一电平端和所述输出信号端，用于在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述复位模块连接所述第一电平端、所述第一节点、所述输出信号端和复位信号端，用于在所述复位信号端的复位信号的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

所述输出模块连接第四时钟信号端、所述输出信号端和所述第一节点，用于在所述第一节点的电压的控制下将所述第四时钟信号端的第四时钟信号在所述输出信号端输出；

储能模块连接所述第一节点和所述输出信号端，用于存储所述第一节点的电压，以及使所述第一节点的电压与所述输出信号端的电压发生等电压变化。

2.根据权利要求1所述的GOA单元，其特征在于，所述输入模块包括：第一晶体管；

所述第一晶体管的第一端连接所述输入信号端，所述第一晶体管的第二端连接所述第一节点，所述第一晶体管的栅极连接所述输入信号端。

3.根据权利要求1所述的GOA单元，其特征在于，所述第一控制模块包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第二晶体管的第一端连接所述第一时钟信号端，所述第二晶体管的第二端连接所述第三晶体管的栅极，所述第二晶体管的栅极连接所述第一时钟信号端；

所述第三晶体管的第一端连接所述第一时钟信号端，所述第三晶体管的第二端连接所述第二节点，所述第三晶体管的栅极连接所述第四晶体管的第一端；

所述第四晶体管的第一端连接所述第五晶体管的第二端，所述第四晶体管的第二端连接所述第一电平端，所述第四晶体管的栅极连接所述第一节点；

所述第五晶体管的第一端连接所述第二时钟信号端，所述第五晶体管的第二端连接所述第六晶体管的栅极，所述第五晶体管的栅极连接所述第二时钟信号端；

所述第六晶体管的第一端连接所述第二时钟信号端，所述第六晶体管的第二端连接所述第二节点；

所述第七晶体管的第一端连接所述第二节点，所述第七晶体管的第二端连接所述第一电平端；所述第七晶体管的栅极连接所述第一节点。

4.根据权利要求1所述的GOA单元，其特征在于，所述第二控制模块包括：第八晶体管；

所述第八晶体管的第一端连接所述输出信号端，所述第八晶体管的第二端连接所述第一电平端；所述第八晶体管的栅极连接所述第三时钟信号端。

5.根据权利要求1所述的GOA单元，其特征在于，所述第三控制模块包括：第九晶体管和第十晶体管；

所述第九晶体管的第一端连接所述第一节点，所述第九晶体管的第二端连接所述第一电平端；所述第九晶体管的栅极连接所述第二节点；

所述第十晶体管的第一端连接所述输出信号端，所述第十晶体管的第二端连接所述第一电平端；所述第十晶体管的栅极连接所述第二节点。

6.根据权利要求1所述的GOA单元，其特征在于，所述复位模块包括：第十一晶体管和第十二晶体管；

所述第十一晶体管的第一端连接所述第一节点，所述第十一晶体管的第二端连接所述第一电平端；所述第十一晶体管的栅极连接所述复位信号端；

所述第十二晶体管的第一端连接所述输出信号端，所述第十二晶体管的第二端连接所述第一电平端；所述第十二晶体管的栅极连接所述复位信号端。

7.根据权利要求1所述的GOA单元，其特征在于，所述输出模块包括：第十三晶体管；

所述第十三晶体管的第一端连接所述第四时钟信号端，所述第十三晶体管的第二端连接所述输出信号端，所述第十三晶体管的栅极连接所述第一节点。

8.根据权利要求1所述的GOA单元，其特征在于，所述储能模块包括：电容；

所述电容的第一极连接所述第一节点，所述电容的第二极连接所述输出信号端。

9.根据权利要求2-7任一项所述的GOA单元，其特征在于，各个晶体管均为N型晶体管或各个晶体管均为P型晶体管。

10.一种GOA单元的驱动方法，其特征在于，包括：

第一阶段，输入模块在输入信号端的输入信号的控制下将第一节点的电压与所述输入信号端的电压拉齐；储能模块存储所述第一节点的电压；

第二阶段，输出模块在所述第一节点的电压的控制下将第四时钟信号端的第四时钟信号在输出信号端输出；所述储能模块使所述第一节点的电压与所述输出信号端的电压发生等电压变化；

第三阶段，复位模块在复位信号端的复位信号的控制下将所述第一节点和所述输出信号端的电压与第一电平端的电压拉齐；

第四阶段，第一控制模块在第一时钟信号端的第一时钟信号以及所述第一节点的电压的控制下将第二节点的电压与所述第一时钟信号端的电压拉齐；第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

第五阶段，所述第一控制模块在所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第一时钟信号端或所述第二时钟信号端的电压拉齐；所述第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐；

第六阶段，所述第一控制模块在所述第二时钟信号端的第二时钟信号以及所述第一节点的电压的控制下将所述第二节点的电压与所述第二时钟信号端的电压拉齐；所述第三控制模块在所述第二节点的电压的控制下将所述第一节点和所述输出信号端的电压与所述第一电平端的电压拉齐。

11.一种GOA电路，其特征在于，包括：至少两个级联的权利要求1-9任一项所述的GOA单元；

其中，第1级GOA单元的输入信号端连接帧起始信号端，所述第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端，所述第1级GOA单元的复位信号端连接所述第2级GOA单元的输出信号端；

第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，所述第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，所述第n级GOA单元的复位信号端连接所述第n+1级GOA单元的输出信号端；其中，n为正整数。

12.一种显示装置，其特征在于，包括权利要求11所述的GOA电路。