CN104332146B - 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、移位寄存器、栅极驱动电路和显示装置 Download PDF

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CN104332146B
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Abstract

本发明提供一种移位寄存器单元、移位寄存器、栅极驱动电路和显示装置,所述移位寄存器单元包括:输入模块;输出模块,用于在输出阶段根据上拉节点的电位将第一时钟信号端的第一时钟信号输出至移位寄存器单元的输出端;复位模块,用于在复位阶段根据复位信号将所述上拉结点和所述移位寄存器单元的输出端的电位拉低;下拉模块,用于在下拉阶段根据第二时钟信号端的第二时钟信号将所述上拉节点和输出端的电位拉低;所述第一时钟信号端只在输出阶段向所述输出模块提供高电平的第一时钟信号,所述第二时钟信号端只在复位阶段或下拉阶段向所述下拉模块提供高电平的第二时钟信号。相对于现有技术,本发明所提供的移位寄存器单元的结构更简单。

Description

移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
技术领域
[0001]本发明涉及显示技术领域,具体涉及一种移位寄存器单元、移位寄存器、栅极驱动电路和显示装置。
背景技术
[0002]液晶显示器(LCD)具有重量轻,厚度薄以及低功耗等优点,广泛应用于电视、手机、显示器等电子产品中。
[0003] 液晶显示器是由水平和垂直两个方向的像素矩阵构成的,液晶显示器进行显示时,通过栅级驱动电路输出栅级扫描信号,逐行进行扫描各像素。液晶显示器的驱动主要包括栅级驱动器和数据驱动器,栅级驱动器将输入时钟信号经过移位寄存器(ShiftRegister,SR)转换,切换成开启/关断电压,顺次施加到液晶面板的栅级线上。栅级驱动器中的移位寄存器(Shift Register,SR)用于产生扫描栅线中的扫描信号。
[0004]如图1为现有的一种移位寄存器单元的电路结构示意图,该电路由12个非晶硅制作的TFT (即图中所示的Ml〜Ml 2)及一个电容组成,这种电路的结构比较复杂,需要的空间很大,无法满足窄边框要求。
发明内容
[0005]本发明的目的在于提供一种移位寄存器单元、一种包括该移位寄存器单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的显示装置,以简化移位寄存器单元的结构,有利于窄边框的设计。
[0006]为了实现上述目的,本发明提供一种移位寄存器单元,包括:
[0007]输入模块,用于在预充电阶段接收输入信号并将该输入信号输出至上拉节点;
[0008]输出模块,用于在输出阶段根据上拉节点的电位将第一时钟信号端的第一时钟信号输出至移位寄存器单元的输出端;
[0009]复位模块,用于在复位阶段根据复位信号将所述上拉结点和所述移位寄存器单元的输出端的电位拉低;
[0010]下拉模块,用于在下拉阶段根据第二时钟信号端的第二时钟信号将所述上拉节点和输出端的电位拉低;
[0011]其中,所述第一时钟信号端只在输出阶段向所述输出模块提供高电平的第一时钟信号,所述第二时钟信号端只在复位阶段或下拉阶段向所述下拉模块提供高电平的第二时钟信号。
[0012]优选地,所述下拉模块包括第七薄膜晶体管和第八薄膜晶体管,
[0013]所述第七薄膜晶体管的栅极与所述第二时钟信号端相连,所述第七薄膜晶体管的第一极与所述上拉节点相连,所述第七薄膜晶体管的第二极与低电平输入端相连;
[0014]所述第八薄膜晶体管的栅极与所述第二时钟信号端相连,所述第八薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第八薄膜晶体管的第二极与所述低电平输入端相连。
[0015]优选地,所述移位寄存器单元还包括第三时钟信号端和第一降噪模块,该第一降噪模块与第三时钟信号端、移位寄存器单元的输出端和低电平输入端分别相连,用于在所述下拉阶段之后的降噪阶段根据第三时钟信号端的第三时钟信号拉低所述移位寄存器单元的输出端的电位;
[0016]其中,所述第三时钟信号端只在降噪阶段向所述第一降噪模块提供高电平的第三时钟信号。
[0017]优选地,所述第一降噪模块包括第九薄膜晶体管,该第九薄膜晶体管的栅极与所述第三时钟信号端相连,所述第九薄膜晶体管的第一极与所述移位寄存器的输出端相连,所述第九薄膜晶体管的第二极与所述低电平输入端相连。
[0018]优选地,所述移位寄存器单元还包括第二降噪模块和第四时钟信号端,该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连,用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位,
[0019]所述第二时钟信号端只在复位阶段向所述下拉模块提供高电平的第二时钟信号,所述第四时钟信号端只在下拉阶段向所述第二降噪模块提供高电平的第四时钟信号。
[0020]优选地,所述第二降噪模块包括第五薄膜晶体管和第六薄膜晶体管,
[0021]所述第五薄膜晶体管的栅极与所述第四时钟信号端相连,所述第五薄膜晶体管的第一极与所述上拉节点相连,所述第五薄膜晶体管的第二极与所述低电平输入端相连;
[0022]所述第六薄膜晶体管的栅极与所述第四时钟信号端相连,所述第六薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第六薄膜晶体管的第二极与所述低电平输入端相连。
[0023]优选地,所述输入模块包括第一薄膜晶体管,所述第一薄膜晶体管的栅极和第一极均与所述移位寄存器单元的输入端相连,所述第一薄膜晶体管的第二极与所述上拉节点相连。
[0024]优选地,所述输出模块包括第三薄膜晶体管和电容,
[0025]所述第三薄膜晶体管的栅极与所述上拉节点相连,所述第三薄膜晶体管的第一极与所述第一时钟信号端相连,所述第三薄膜晶体管的第二极与所述移位寄存器单元的输出端相连;
[0026]所述电容的第一端与所述上拉节点相连,所述电容的第二端与所述移位寄存器单元的输出端相连。
[0027]优选地,所述复位模块包括第二薄膜晶体管和第四薄膜晶体管,
[0028]所述第二薄膜晶体管的栅极与移位寄存器单元的复位端相连,所述第二薄膜晶体管的第一极与所述上拉节点相连,所述第二薄膜晶体管的第二极与低电平输入端相连;
[0029]所述第四薄膜晶体管的栅极与所述移位寄存器单元的复位端相连,所述第四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第四薄膜晶体管的第二极与所述低电平输入端相连。
[0030] 相应地,本发明还提供一种移位寄存器,所述移位寄存器包括至少三级移位寄存器单元,该移位寄存器单元为本发明所提供的上述移位寄存器单元,在相邻的三级移位寄存器单元中,第二级移位寄存器单元的输出端分别与第三级移位寄存器单元的输入端和第一级移位寄存器单元的复位端相连。
[0031]相应地,本发明还提供一种栅极驱动电路,所述栅极驱动电路包括移位寄存器,该移位寄存器包括本发明提供的上述移位寄存器单元,所述栅极驱动电路还包括第一时钟信号产生线和第二时钟信号产生线,所述第一时钟信号产生线与所述移位寄存器单元的第一时钟信号端相连,所述第二时钟信号产生线与所述移位寄存器单元的第二时钟信号端相连,所述第一时钟信号线只在输出阶段提供高电平的第一时钟信号,所述第二时钟信号线只在复位阶段或下拉阶段向所述移位寄存器单元提供高电平的第二时钟信号。
[0032]优选地,所述移位寄存器单元还包括第三时钟信号端和第一降噪模块,该第一降噪模块与第三时钟信号端、移位寄存器单元的输出端和低电平输入端分别相连,用于在所述下拉阶段之后的降噪阶段根据第三时钟信号端的第三时钟信号拉低所述移位寄存器单元的输出端的电位;所述栅极驱动电路还包括第三时钟信号产生线,该第三时钟信号产生线与所述第三时钟信号端相连,
[0033]其中,所述第三时钟信号产生线只在降噪阶段向所述第三时钟信号端提供高电平的第三时钟信号。
[0034]优选地,所述移位寄存器单元还包括第二降噪模块和第四时钟信号端,该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连,用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位,所述栅极驱动电路还包括第四时钟信号产生线,该第四时钟信号产生线与所述第四时钟信号端相连,
[0035]所述第二时钟信号产生线只在复位阶段向所述第二时钟信号端提供高电平的第二时钟信号,所述第四时钟信号产生线只在下拉阶段向所述第四时钟信号端提供高电平的第四时钟信号。
[0036]相应地,本发明还提供一种显示装置,该显示装置包括本发明提供的上述栅极驱动电路。
[0037]在本发明中,第二时钟信号端可以对下拉模块直接进行控制,因此只需对第一时钟信号和第二时钟信号进行调节,即可实现移位寄存器单元的功能,使得下拉模块可以具有简单的结构就可以下拉的功能,从而使得移位寄存器单元具有较简单的结构,进而可以实现窄边框的设计。和现有技术相比,第一时钟信号和第二时钟信号提供高电平的时间缩短,从而使得移位寄存器单元中薄膜晶体管的导通时间缩短,使用寿命得到延长并减缓了薄膜晶体管的阈值电压漂移现象。
附图说明
[0038]附图是用来提供对本发明的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明,但并不构成对本发明的限制。在附图中:
[0039]图1是现有技术中移位寄存器单元的结构示意图;
[0040]图2是本发明的实施方式中移位寄存器单元的结构示意图;
[0041 ]图3是本发明的实施方式中移位寄存器单元的具体结构示意图;
[0042]图4是图3所示的移位寄存器单元的工作时序图;
[0043]图5是本发明所提供的栅极驱动电路的结构示意图;
[0044]图6是图5所示的栅极驱动电路的工作时序图。
[0045]其中,附图标记为:10、输入模块;20、输出模块;30、复位模块;40、下拉模块;50、第一降噪模块;60、第二降噪模块;PU、上拉节点;OUTPUT、输出端;INPUT、输入端;T1、第一薄膜晶体管;T2、第二薄膜晶体管;T3、第三薄膜晶体管;T4、第四薄膜晶体管;T5、第五薄膜晶体管;T6、第六薄膜晶体管;T7、第七薄膜晶体管;T8、第八薄膜晶体管;T9、第九薄膜晶体管;CLKl、第一时钟信号端;CLKl,:第一时钟信号产生线;CLK2、第二时钟信号端;CLK2,:第二时钟信号产生线;CLK3:第三时钟信号端;CLK3 ’:第三时钟信号产生线;CLK4、第四时钟信号端;CLK4’、第四时钟信号产生线;STV、初始信号产生线。
具体实施方式
[0046]以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明,并不用于限制本发明。
[0047]作为本发明的第一个方面,提供一种移位寄存器单元,包括输入模块10、输出模块20、复位模块30和下拉模块40,输入模块10用于在预充电阶段接收输入信号并将该输入信号输出至上拉节点PU;输出模块20用于在输出阶段根据上拉节点PU的电位将第一时钟信号端CLKl的第一时钟信号输出至所述移位寄存器单元的输出端OUTPUT;复位模块30用于在复位阶段根据复位信号将上拉结点PU和移位寄存器单元的输出端OUTPUT的电位拉低;下拉模块40用于在下拉阶段根据第二时钟信号端的第二时钟信号将所述上拉节点和所述移位寄存器单元的输出端的电位拉低,其中第一时钟信号端CLKl只在输出阶段向输出模块20提供高电平的第一时钟信号,第二时钟信号端CLK2只在复位阶段或下拉阶段向下拉模块40提供高电平的第二时钟信号。
[0048]如图2所示,输入模块10可以与输入信号端INPUT和上拉节点PU分别相连,在移位寄存器单元工作的预充电阶段(即图4中的tl阶段),输入信号为高电平,输入模块10导通,高电平的输入信号通过输入模块10输出至上拉节点PU,从而为上拉节点PU充电;输出模块20与第一时钟信号端CLKl、上拉节点PU和移位寄存器单元的输出端OUTPUT分别相连,在输出阶段(即图4中的t2阶段),上拉节点保持高电位,输出模块20导通,第一时钟信号端CLKI提供高电平的第一时钟信号,从而使得移位寄存器单元的输出端OUTPUT输出高电平;复位模块30与复位端RESET、低电平输入端VSS、上拉节点HJ和输出端OUTPUT分别相连,在复位阶段(即图4中的t3阶段),复位端RESET的复位信号为高电平,复位模块30导通,上拉节点PU和与输出端OUTPUT均与低电平输入端VSS连接,从而拉低上拉节点PU和输出端OUTPUT的电位,以对上拉节点PU和输出端OUTPUT放电。
[0049]在多个所述移位寄存器单元级联的情况下,某一级移位寄存器单元的复位阶段输入高电平的复位信号时,下一级移位寄存器单元的输出端输出高电平信号。
[0050]在本发明中,下拉模块40可以由第二时钟信号端CLK2的第二时钟信号直接进行控制,通过对第一时钟信号端CLKl和第二时钟信号端CLK2的调节,使得第一时钟信号端CLKl只在输出阶段提供高电平,因而输出端OUTPUT在输出阶段输出高电平,而在输出阶段以外的时刻输出低电平。当第二时钟信号端CLK2只在复位阶段提供高电平时,下拉模块40和复位模块30在复位阶段共同对上拉节点PU和输出端OUTPUT进行放电,而其他阶段,例如,预充电阶段,下拉模块40关断,防止对上拉节点PU和输出端OUTPUT的电位产生影响;同样的,当第二时钟信号端CLK2只在下拉阶段输出高电平时,下拉模块40在下拉阶段对上拉节点PU和输出端OUTPUT进行放电,从而在上拉节点PU和输出端OUTPUT复位后,对上拉节点PU和输出端OUTPUT持续进行放电,直至输出端OUTPUT再次输出高电平以开启所述移位寄存器单元所对应的栅线为止,以减少噪声。
[0051]在现有技术中,第一时钟信号端和第二时钟信号端保持交替输出高电平,因此,为了实现移位寄存器单元的功能,需要设置下拉控制模块,并根据第二时钟信号对下拉模块进行控制,因此使得移位寄存器单元的结构较复杂。而本发明中第二时钟信号端可以对下拉模块直接进行控制,因此只需对第一时钟信号和第二时钟信号进行调节,即可实现移位寄存器单元的功能,使得下拉模块可以具有简单的结构就可以下拉的功能,从而使得移位寄存器单元具有较简单的结构,进而可以实现窄边框的设计。和现有技术相比,第一时钟信号和第二时钟信号提供高电平的时间缩短,从而使得移位寄存器单元中薄膜晶体管的导通时间缩短,使用寿命得到延长并减缓了薄膜晶体管的阈值电压漂移现象。
[0052]需要说明的是,高电平信号作为开启信号,相应地,下文中的薄膜晶体管均为N型薄膜晶体管。
[0053]作为本发明的一种具体实施方式,如图3所示,输入模块10包括第一薄膜晶体管Tl,第一薄膜晶体管Tl的栅极和第一极均与所述移位寄存器单元的输入端INPUT相连,第一薄膜晶体管Tl的第二极与上拉节点PU相连。在预充电阶段,输入端INPUT输入高电平,第一薄膜晶体管Tl导通,从而为上拉节点PU充电。
[0054]输出模块20可以包括第三薄膜晶体管T3和电容C,第三薄膜晶体管T3的栅极与上拉节点PU相连,第三薄膜晶体管T3的第一极与第一时钟信号端CLKl相连,第三薄膜晶体管T3的第二极与所述移位寄存器单元的输出端OUTPUT相连;电容C的第一端与上拉节点PU相连,电容C的第二端与移位寄存器单元的输出端OUTPUT相连。在输出阶段,第二时钟信号端CLK2输入高电平,第三薄膜晶体管T3导通,电容C的自举作用使得上拉节点PU的电位进一步拉高,输出端OUTPUT输出高电平。
[0055]复位模块30可以包括第二薄膜晶体管T2和第四薄膜晶体管T4,第二薄膜晶体管T2的栅极与移位寄存器单元的复位端RESET相连,第二薄膜晶体管T2的第一极与上拉节点PU相连,第二薄膜晶体管T2的第二极与低电平输入端VSS相连。在复位阶段,复位端RESET输入高电平的复位信号,第二薄膜晶体管T2导通,为上拉节点PU放电,同时第四薄膜晶体管T4导通,为输出端OUTPUT放电。
[0056]进一步具体地,如图3所示,下拉模块40包括第七薄膜晶体管T7和第八薄膜晶体管T8,第七薄膜晶体管T7的栅极与第二时钟信号端CLK2相连,第七薄膜晶体管T7的第一极与上拉节点PU相连,第八薄膜晶体管T8的第二极与低电平输入端VSS相连;
[0057]第八薄膜晶体管T8的栅极与第二时钟信号端CLK2相连,第八薄膜晶体管T8的第一极与所述移位寄存器单元的输出端OUTPUT相连,第八薄膜晶体管T8的第二极与低电平输入端VSS相连。
[0058]在下拉阶段(如图4中所示的t4阶段),第二时钟信号端CLK2输入高电平,第七薄膜晶体管T7和第八薄膜晶体管T8均导通,上拉节点PU通过第七薄膜晶体管T7与低电平信号端VSS连通,从而使得上拉节点PU电位被拉低;输出端OUTPUT通过第八薄膜晶体管T8与低电平信号端VSS导通,从而使得输出端OUTPUT的电位被拉低。
[0059] 更进一步地,如图2所示,移位寄存器单元还可以包括第三时钟信号端CLK3和第一降噪模块50,第一降噪模块50与第三时钟信号端CLK3、移位寄存器单元的输出端OUTPUT和低电平输入端VSS分别相连,用于在下拉阶段之后的降噪阶段(即图3中所示的t5阶段)根据第三时钟信号端CLK3的第三时钟信号拉低移位寄存器单元的输出端OUTPUT的电压;其中,第三时钟信号端CLK3只在降噪阶段向所述第一降噪模块50提供高电平的第三时钟信号。图4中所示的tl-t5阶段分别为本发明中所述移位寄存器单元的五个工作阶段:预充电阶段、输出阶段、复位阶段、下拉阶段、降噪阶段。在降噪阶段,第三时钟信号为高电平,第一降噪模块50导通,对上拉节点和移位寄存器单元的输出端OUTPUT进行放电,以保证输出端OUTPUT在输出阶段输出高电平之后电位被拉低,从而防止出现噪声;且由于第三时钟信号在降噪阶段以外的其他阶段均为低电平,因此,不会对上拉节点PU和输出端OUTPUT在其他阶段的电位产生影响。
[0060]具体地,如图3所示,第一降噪模块50可以包括第九薄膜晶体管T9,第九薄膜晶体管T9的栅极与第三时钟信号端CLK3相连,第九薄膜晶体管T9的第一极与输出端OUTPUT相连,第九薄膜晶体管T9的第二极与低电平输入端VSS相连。在降噪阶段,第三时钟信号端CLK3输入高电平,使得第九薄膜晶体管T9导通,从而对输出端OUTPUT放电。
[0061]更进一步地,如图2所示,所述移位寄存器单元还包括:第二降噪模块60和第四时钟信号端CLK4,该第二降噪模块60与第四时钟信号端CLK4、上拉节点PU、移位寄存器单元的输出端OUTPUT和低电平输入端VSS分别相连,用于在下拉阶段根据第四时钟信号端CLK4的第四时钟信号拉低上拉节点HJ和移位寄存器单元的输出端OUTPUT的电位;其中,第二时钟信号端CLK2只在复位阶段向下拉模块40提供高电平的第二时钟信号,第四时钟信号端CLK4只在下拉阶段向第二降噪模块60提供高电平的第四时钟信号。
[0062]多级移位寄存器单元串联构成移位寄存器时,第一级移位寄存器单元的输入端INPUT在预充电阶段输入高电平,每一级移位寄存器单元的第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4分别在不同的阶段输入高电平,因此,向整个移位寄存器提供的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比为25%,而现有技术中第一时钟信号和第二时钟信号的占空比均为50%,相比而言,本发明中移位寄存器单元中薄膜晶体管的导通时间相应缩短,延长薄膜晶体管的使用寿命。
[0063]具体地,如图3所示,第二降噪模块60包括第五薄膜晶体管T5和第六薄膜晶体管T6,
[0064]第五薄膜晶体管T5的栅极与第四时钟信号端CLK4相连,第六薄膜晶体管T6的第一极与上拉节点PU相连,第六薄膜晶体管T6的第二极与低电平输入端VSS相连;
[0065]第六薄膜晶体管T6的栅极与第四时钟信号端CLK4相连,第六薄膜晶体管T6的第一极与移位寄存器单元的输出端OUTPUT相连,第六薄膜晶体管T6的第二极与低电平输入端VSS相连。
[0066]在下拉阶段,第四时钟信号端CLK4输入高电平,第五薄膜晶体管T5导通,从而对上拉节点PU放电,同时第六薄膜晶体管T6导通,从而对输出端OUTPUT放电。
[0067]下面结合图3和图4对移位寄存器单元的工作过程进行描述。
[0068]在预充电阶段(S卩tl阶段),输入端INPUT输入高电平,第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4均输入低电平,此时,第一薄膜晶体管Tl导通,其余薄膜晶体管均关断,输入端INPUT通过第一薄膜晶体管Tl为上拉节点HJ充电,输出端OUTPUT输出低电平;
[0069]在输出阶段(S卩t2阶段),第一时钟信号端CLKl输入高电平,输入端INPUT、第二时钟信号端CLK2、第三时钟信号端CLK3和第四时钟信号端CLK4均输入低电平信号,此时,第一薄膜晶体管Tl关断,上拉节点PU的电位在电容C的自举作用下被拉高;第三薄膜晶体管T3导通,输出端OUTPUT输出高电平;
[0070]在复位阶段(S卩t3阶段),第二时钟信号端CLK2输入高电平,输入端INPUT、第一时钟信号端CLK1、第三时钟信号端CLK3和第四时钟信号端CLK4均输入低电平,此时,第七薄膜晶体管T7和第八薄膜晶体管T8导通,从而为上拉节点PU和输出端OUTPUT放电;同时,该阶段复位端RESET端输入高电平信号(S卩,下一级移位寄存器单元的输出端输出高电平信号),第二薄膜晶体管T2和第四薄膜晶体管T4导通,从而保证上拉节点PU和输出端为低电平;
[0071]在下拉阶段(S卩t4阶段),第四时钟信号端CLK4输入高电平信号,输入端INPUT、第一时钟信号端CLKl、第二时钟信号端CLK2和第三时钟信号端CLK3均输入低电平信号,此时,第五薄膜晶体管T5、第六薄膜晶体管T6导通,继续为上拉节点PU和输出端OUTPUT放电,从而使得输出端OUTPUT输出稳定的低电平。
[0072]在降噪阶段(S卩t5阶段),第三时钟信号端CLK3输入高电平信号,输入端INPUT、第一时钟信号端CLKl、第二时钟信号端CLK2和第四时钟信号端CLK4均输入低电平信号,此时,第九薄膜晶体管T9导通,为输出端OUTPUT放电,以使得输出端OUTPUT输出稳定的低电平,防止噪声的干扰。
[0073]多个移位寄存器单元级联时,如图6所示,在tl阶段,第一级移位寄存器单元的输入端INPUTl输入高电平信号,在t2阶段,第一级移位寄存器单元的输出端0UTPUT1输出高电平信号,同时第二级移位寄存器单元的输入端INPUT2输入高电平信号,在t3阶段,第二级移位寄存器单元的输出端0UTPUT2输出高电平信号,同时,第一级移位寄存器单元的复位端RESETl和第三级移位寄存器单元的输入端INPUT3输入高电平信号;在t4阶段,第三级移位寄存器单元的输出端0UTPUT3输出高电平信号,同时,第二级移位寄存器单元的复位端RESET2和第四级移位寄存器单元的输入端INPUT4输入高电平信号;在t5阶段,第四级移位寄存器单元的输出端0UTPUT4输入高电平信号,同时,第三级移位寄存器单元的复位端RESET3和第五级移位寄存器单元的输入端输入高电平信号;以此类推。
[0074]作为本发明的第二个方面,提供一种移位寄存器,所述移位寄存器包括至少三级移位寄存器单元,该移位寄存器单元上述移位寄存器单元,在相邻的三级移位寄存器单元中,第二级移位寄存器单元的输出端分别与第三级移位寄存器单元的输入端和第一级移位寄存器单元的复位端相连。
[0075]可以看出,在本发明中,通过调节第一时钟信号和第二时钟信号的时序,使得下拉模块在第二时钟信号的直接控制下就可以实现对上拉节点和输出端的放电,因此可以使得移位寄存器单元具有简单的结构。由上述描述可以看出,移位寄存器单元可以只包括9个薄膜晶体管和一个电容,和现有技术相比,本发明中的移位寄存器单元的结构更加简单;并且通过四个时钟信号:第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号分别控制上拉节点和输出端的电位,因此每个时钟信号的占空比为25%,从而使得每个薄膜晶体管的导通时间减小,延长了薄膜晶体管的使用寿命,同时减缓了薄膜晶体管阈值电压的漂移现象。
[0076]作为本发明的第三个方面,提供一种栅极驱动电路,包括移位寄存器,该移位寄存器包括本发明提供的上述移位寄存器单元,如图5所示,所述栅极驱动电路还包括第一时钟信号产生线CLK1’和第二时钟信号产生线CLK2’,第一时钟信号产生线与所述移位寄存器单元的第一时钟信号端相连,所述第二时钟信号产生线与所述移位寄存器单元的第二时钟信号端相连,所述第一时钟信号线只在输出阶段提供高电平的第一时钟信号,所述第二时钟信号线只在复位阶段或下拉阶段向所述移位寄存器单元提供高电平的第二时钟信号。
[0077] 如图5所示,移位寄存器可以包括多级移位寄存器单元,每个移位寄存器单元的第一时钟信号端均与第一时钟信号产生线CLK1’相连,每个移位寄存器单元的第二时钟信号端均与第二时钟信号产生线CLK2 ’相连。
[0078]应当理解的是,每级移位寄存器单元的输出阶段的时刻不同,第一时钟信号产生线CLK1’提供的第一时钟信号为连续信号,且在每级移位寄存器单元的输出阶段均为高电平。每级移位寄存器单元的复位阶段的时刻以及下拉阶段的时间也不相同,第二时钟信号产生线CLK2’提供的第二时钟信号在每一级移位寄存器单元的复位阶段均为高电平;或者第二时钟信号线CLK2’提供的第二时钟信号在每一级移位寄存器单元的上拉阶段均为高电平。
[0079]如上文中所述,所述移位寄存器单元还包括第三时钟信号端和第一降噪模块,该第一降噪模块与第三时钟信号端、移位寄存器单元的输出端和低电平输入端分别相连,用于在所述下拉阶段之后的降噪阶段根据第三时钟信号端的第三时钟信号拉低所述移位寄存器单元的输出端的电位;如图5所示,所述栅极驱动电路还包括第三时钟信号产生线CLK3,,该第三时钟信号产生线CLK3,与所述第三时钟信号端相连,
[0080]其中,第三时钟信号产生线CLK3’只在降噪阶段向所述第三时钟信号端提供高电平的第三时钟信号。和第一时钟信号产生线CLK1’相类似地,第三时钟信号产生线CLK3’提供的第三时钟信号在每一级移位寄存器单元的降噪阶段均为高电平。
[0081]所述移位寄存器单元还包括第二降噪模块和第四时钟信号端,该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连,用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位,所述栅极驱动电路还包括第四时钟信号产生线CLK4’,该第四时钟信号产生线CLK4’与所述第四时钟信号端相连,
[0082]第二时钟信号产生线CLK2’只在复位阶段向所述第二时钟信号端提供高电平的第二时钟信号,第四时钟信号产生线CLK4’只在下拉阶段向所述第四时钟信号端提供高电平的第四时钟信号。即,该第四时钟信号在每一级移位寄存器单元的下拉阶段均为高电平。
[0083]可以理解的是,所述栅极驱动电路还包括提供初始信号的初始信号提供线STVjn图5所示,初始信号提供线STV与移位寄存器中第一级移位寄存器单元的输出端相连。虽然本发明的栅极驱动电路相对于现有技术而言,增加了两个时钟信号产生线,但是由于每一级移位寄存器单元的结构简化,因此,栅极驱动电路结构从整体上得到简化。栅极驱动电路的工作时序图如图6所示,上文已对多个级联的移位寄存器单元的工作时序进行描述,这里不再赘述。
[0084]作为本发明的第四个方面,提供一种显示装置,包括上述栅极驱动电路。
[0085]可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器单元,包括: 输入模块,用于在预充电阶段接收输入信号并将该输入信号输出至上拉节点; 输出模块,用于在输出阶段根据上拉节点的电位将第一时钟信号端的第一时钟信号输出至移位寄存器单元的输出端; 复位模块,用于在复位阶段根据复位信号将所述上拉节点和所述移位寄存器单元的输出端的电位拉低; 下拉模块,用于在下拉阶段根据第二时钟信号端的第二时钟信号将所述上拉节点和输出端的电位拉低; 其特征在于,所述第一时钟信号端只在输出阶段向所述输出模块提供高电平的第一时钟信号,所述第二时钟信号端只在复位阶段或下拉阶段向所述下拉模块提供高电平的第二时钟信号; 所述移位寄存器单元还包括第三时钟信号端和第一降噪模块,该第一降噪模块与第三时钟信号端、移位寄存器单元的输出端和低电平输入端分别相连,用于在所述下拉阶段之后的降噪阶段根据第三时钟信号端的第三时钟信号拉低所述移位寄存器单元的输出端的电位; 其中,所述第三时钟信号端只在降噪阶段向所述第一降噪模块提供高电平的第三时钟信号。
2.根据权利要求1所述的移位寄存器单元,其特征在于,所述下拉模块包括第七薄膜晶体管和第八薄膜晶体管, 所述第七薄膜晶体管的栅极与所述第二时钟信号端相连,所述第七薄膜晶体管的第一极与所述上拉节点相连,所述第七薄膜晶体管的第二极与低电平输入端相连; 所述第八薄膜晶体管的栅极与所述第二时钟信号端相连,所述第八薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第八薄膜晶体管的第二极与所述低电平输入端相连。
3.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一降噪模块包括第九薄膜晶体管,该第九薄膜晶体管的栅极与所述第三时钟信号端相连,所述第九薄膜晶体管的第一极与所述移位寄存器的输出端相连,所述第九薄膜晶体管的第二极与所述低电平输入端相连。
4.根据权利要求1所述的移位寄存器单元,其特征在于,所述移位寄存器单元还包括第二降噪模块和第四时钟信号端,该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连,用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位, 所述第二时钟信号端只在复位阶段向所述下拉模块提供高电平的第二时钟信号,所述第四时钟信号端只在下拉阶段向所述第二降噪模块提供高电平的第四时钟信号。
5.根据权利要求4所述的移位寄存器单元,其特征在于,所述第二降噪模块包括第五薄膜晶体管和第六薄膜晶体管, 所述第五薄膜晶体管的栅极与所述第四时钟信号端相连,所述第五薄膜晶体管的第一极与所述上拉节点相连,所述第五薄膜晶体管的第二极与所述低电平输入端相连; 所述第六薄膜晶体管的栅极与所述第四时钟信号端相连,所述第六薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第六薄膜晶体管的第二极与所述低电平输入端相连。
6.根据权利要求1至5中任意一项所述的移位寄存器单元,其特征在于,所述输入模块包括第一薄膜晶体管,所述第一薄膜晶体管的栅极和第一极均与所述移位寄存器单元的输入端相连,所述第一薄膜晶体管的第二极与所述上拉节点相连。
7.根据权利要求1至5中任意一项所述的移位寄存器单元,其特征在于,所述输出模块包括第三薄膜晶体管和电容, 所述第三薄膜晶体管的栅极与所述上拉节点相连,所述第三薄膜晶体管的第一极与所述第一时钟信号端相连,所述第三薄膜晶体管的第二极与所述移位寄存器单元的输出端相连; 所述电容的第一端与所述上拉节点相连,所述电容的第二端与所述移位寄存器单元的输出端相连。
8.根据权利要求1至5中任意一项所述的移位寄存器单元,其特征在于,所述复位模块包括第二薄膜晶体管和第四薄膜晶体管, 所述第二薄膜晶体管的栅极与移位寄存器单元的复位端相连,所述第二薄膜晶体管的第一极与所述上拉节点相连,所述第二薄膜晶体管的第二极与低电平输入端相连; 所述第四薄膜晶体管的栅极与所述移位寄存器单元的复位端相连,所述第四薄膜晶体管的第一极与所述移位寄存器单元的输出端相连,所述第四薄膜晶体管的第二极与所述低电平输入端相连。
9.一种移位寄存器,其特征在于,所述移位寄存器包括至少三级移位寄存器单元,该移位寄存器单元为权利要求1至8中任意一项所述的移位寄存器单元,在相邻的三级移位寄存器单元中,第二级移位寄存器单元的输出端分别与第三级移位寄存器单元的输入端和第一级移位寄存器单元的复位端相连。
10.—种栅极驱动电路,其特征在于,所述栅极驱动电路包括移位寄存器,该移位寄存器包括权利要求1所述的移位寄存器单元,所述栅极驱动电路还包括第一时钟信号产生线和第二时钟信号产生线,所述第一时钟信号产生线与所述移位寄存器单元的第一时钟信号端相连,所述第二时钟信号产生线与所述移位寄存器单元的第二时钟信号端相连,所述第一时钟信号线只在输出阶段提供高电平的第一时钟信号,所述第二时钟信号产生线只在复位阶段或下拉阶段向所述移位寄存器单元提供高电平的第二时钟信号。
11.根据权利要求10所述的栅极驱动电路,其特征在于,所述栅极驱动电路还包括第三时钟信号产生线,该第三时钟信号产生线与所述第三时钟信号端相连, 其中,所述第三时钟信号产生线只在降噪阶段向所述第三时钟信号端提供高电平的第三时钟信号。
12.根据权利要求11所述的栅极驱动电路,其特征在于,所述移位寄存器单元还包括第二降噪模块和第四时钟信号端,该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连,用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位,所述栅极驱动电路还包括第四时钟信号产生线,该第四时钟信号产生线与所述第四时钟信号端相连, 所述第二时钟信号产生线只在复位阶段向所述第二时钟信号端提供高电平的第二时钟信号,所述第四时钟信号产生线只在下拉阶段向所述第四时钟信号端提供高电平的第四时钟信号。
13.—种显示装置,其特征在于,该显示装置包括权利要求10至12中任意一项所述的栅极驱动电路。
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