CN105632561A - 移位寄存器及其驱动方法、栅极驱动电路以及显示装置 - Google Patents

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Abstract

本发明的实施例提供了移位寄存器及其驱动方法、栅极驱动电路以及显示装置。该移位寄存器包括控制信号生成模块、第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。控制信号生成模块与第一时钟端、第二时钟端、第一电压端、第二电压端以及第一输入端连接，生成第一控制信号以及第二控制信号。第一低电平脉冲生成模块接收第一控制信号以及第二控制信号，生成第一低电平脉冲信号。第二低电平脉冲生成模块接收第一控制信号以及第二控制信号，生成第二低电平脉冲信号。高电平脉冲生成模块与第一时钟端、第一电压端、第二电压端以及第二输入端连接，接收第一控制信号，并生成高电平脉冲信号。该移位寄存器减少了电路元件数量。

Description

移位寄存器及其驱动方法、栅极驱动电路以及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及移位寄存器及其驱动方法、栅极驱动电路以及显示装置。
背景技术
在显示技术领域，为了不断改善显示画面，提高用户体验，高清、高PPI(PixelsPerInch，每英寸像素)、窄边框显示成了研究的热门。在进行显示时，显示器需要逐行扫描将数据信号写入像素单元。图1是用于OLED(OrganicLight-EmittingDiode，有机发光二极管)像素电路的脉冲信号的示意图。如图1所示，一般来说，在对OLED像素单元写入数据时需要2个低电平脉冲信号G1、G2与1个高电平脉冲信号G3。这些信号G1、G2、G3需要由移位寄存器电路提供。随着像素数目的增加，移位寄存器在一帧时间内所需扫描的行数增加。在显示屏幕大小不变的情况下，留给每一行移位寄存器的面积逐渐减小。此外窄边框的要求，更是使对于移位寄存器每一行面积的要求更加严苛，因此探寻结构简单、晶体管数目较少的移位寄存器电路十分必要。
现有技术的移位寄存器中，信号G1、G2、G3由3个电路分别生成。图2是现有技术中提供图1中的第一低电平脉冲信号的电路示意图。图3是现有技术中提供图1中的第二低电平脉冲信号的电路示意图。图4是现有技术中提供图1中的高电平脉冲信号的电路示意图。如图2-4所示，3个电路使用了共计28个晶体管与7个电容，并且对于每个电路，均需要使用不同的时钟、输入信号等来进行驱动。电路元件数量多，并且结构复杂，占用的面积较大，难以应用于窄边框的显示器。
发明内容
本发明的实施例提供了移位寄存器及其驱动方法、栅极驱动电路以及显示装置，使用更少的电路元件，能够应用于窄边框显示器。
根据本发明的第一个方面，提供了一种移位寄存器，包括控制信号生成模块、第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。其中，控制信号生成模块与第一时钟端、第二时钟端、第一电压端、第二电压端以及第一输入端连接，并被配置为生成第一控制信号以及第二控制信号。第一低电平脉冲生成模块与第二时钟端以及第一电压端连接，并被配置为接收来自控制信号生成模块的第一控制信号以及第二控制信号，并生成第一低电平脉冲信号。第二低电平脉冲生成模块与第三时钟端以及第一电压端连接，并被配置为接收来自控制信号生成模块的第一控制信号以及第二控制信号，并生成第二低电平脉冲信号。高电平脉冲生成模块与第一时钟端、第一电压端、第二电压端以及第二输入端连接，并被配置为接收来自控制信号生成模块的第一控制信号，并生成高电平脉冲信号。
在本发明的实施例中，控制信号生成模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第一电容。第一晶体管的控制极与第一时钟端连接，第一极与第一输入端连接，第二极与第二晶体管的第二极连接。第二晶体管的控制极与第二时钟端连接，第一极与第三晶体管的第二极连接，第二极与第一晶体管的第二极连接。第三晶体管的控制极与第四晶体管的第一极连接，第一极与第一电压端连接，第二极与第二晶体管的第一极连接。第四晶体管的控制极与第一时钟端连接，第一极与第三晶体管的控制极连接，第二极与第二电压端连接。第五晶体管的控制极与第一晶体管的第二极连接，第一极与第三晶体管的控制极连接，第二极与第一时钟端连接。第一电容被连接在第一电压端与第三晶体管的控制极之间。第一晶体管的第二极与第二晶体管的第二极的连接点形成用于输出第一控制信号的第一控制信号输出端。第三晶体管的控制极与第四晶体管的第一极的连接点形成用于输出第二控制信号的第二控制信号输出端。
在本发明的实施例中，第一低电平脉冲生成模块包括第六晶体管、第七晶体管以及第二电容。第六晶体管的控制极被配置为接收第一控制信号，第六晶体管的第一极与第七晶体管的第二极连接，第二极与第二时钟端连接。第七晶体管的控制极被配置为接收第二控制信号，第七晶体管的第一极与第一电压端连接，第二极与第六晶体管的第一极连接。第二电容被连接在第六晶体管的第一极与第六晶体管的控制极之间。第六晶体管的第一极与第七晶体管的第二极的连接点形成用于输出第一低电平脉冲信号的第一低电平脉冲输出端。
在本发明的实施例中，第二低电平脉冲生成模块包括第八晶体管、第九晶体管以及第三电容。第八晶体管的控制极被配置为接收第一控制信号，第八晶体管的第一极与第九晶体管的第二极连接，第二极与第三时钟端连接。第九晶体管的控制极被配置为接收第二控制信号，第九晶体管的第一极与第一电压端连接，第二极与第八晶体管的第一极连接。第三电容被连接在第八晶体管的第一极与第八晶体管的控制极之间。第八晶体管的第一极与第九晶体管的第二极的连接点形成用于输出第二低电平脉冲信号的第二低电平脉冲输出端。
在本发明的实施例中，高电平脉冲生成模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第四电容以及第五电容。第十晶体管的控制极与第一时钟端连接，第一极与第一电压端连接，第二极与第十一晶体管的第一极连接。第十一晶体管的控制极与第二输入端连接，第一极与第十晶体管的第二极连接，第二极与第十二晶体管的第一极连接。第十二晶体管的控制极被配置为接收第一控制信号，第十二晶体管的第一极与第十一晶体管的第二极连接，第二极与第二电压端连接。第十三晶体管的控制极与第一时钟端连接，第一极与第二输入端连接，第二极与第十五晶体管的控制极连接。第十四晶体管的控制极与第十一晶体管的第二极连接，第一极与第一时钟端连接，第二极与第十五晶体管的第一极连接。第十五晶体管的控制极与第十三管的第二极连接，第一极与第十四晶体管的第二极连接，第二极与第二电压端连接。第四电容被连接在第一电压端与第十四晶体管的控制极之间。第五电容被连接在第十五晶体管的第一极与第十五晶体管的控制极之间。第十四晶体管的第二极与第十五晶体管的第一极的连接点形成用于输出高电平脉冲信号的高电平脉冲输出端。
根据本发明的第二个方面，提供一种用于驱动上述移位寄存器的方法，包括：在第一阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供低电平信号，在第二输入端提供高电平信号，以使得移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号。在第二阶段，在第一时钟端提供高电平信号，在第二时钟端提供低电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供高电平信号，以使得移位寄存器输出低电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与高电平的高电平脉冲信号。在第三阶段，在第一时钟端提供高电平信号，在第二时钟端提供高电平信号，在第三时钟端提供低电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得移位寄存器输出高电平的第一低电平脉冲信号、低电平的第二低电平脉冲信号与高电平的高电平脉冲信号。在第四阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号。
根据本发明的第三个方面，提供了一种栅极驱动电路，包括级联的多个上述的移位寄存器，其中，每一级移位寄存器向相对应的像素电路提供第一低电平脉冲信号、第二低电平脉冲信号与高电平脉冲信号。其中，上一级移位寄存器向下一级移位寄存器的第一输入端提供第二低电平脉冲信号，上一级移位寄存器向下一级移位寄存器的第二输入端提供高电平脉冲信号。
根据本发明的第四个方面，提供了一种显示装置，包括上述的栅极驱动电路。
采用本发明的实施例的移位寄存器，能够在一个移位寄存器中生成三个不同的脉冲信号，与现有技术中采用三个电路分别提供三个脉冲信号的技术相比，大大减少了元器件与控制信号的数量，可应用于窄边框的显示器。
附图说明
为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：
图1是用于OLED像素电路的脉冲信号的示意图；
图2是现有技术中提供图1中的第一低电平脉冲信号的电路示意图；
图3是现有技术中提供图1中的第二低电平脉冲信号的电路示意图；
图4是现有技术中提供图1中的高电平脉冲信号的电路示意图；
图5是根据本发明的实施例的移位寄存器的示意性框图；
图6是用于说明图5所示的移位寄存器的示例性电路图；
图7是用于说明图6所示的移位寄存器的工作时序的示意图；
图8是本发明的一个实施例的栅极驱动电路的示意性框图；
图9本发明的另一个实施例的栅极驱动电路的示意性框图。
具体实施方式
为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。
图5是根据本发明的实施例的移位寄存器的示意性框图。如图5所示，移位寄存器包括控制信号生成模块、第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。控制信号生成模块与第一时钟端CK1、第二时钟端CK2、第一电压端VGH、第二电压端VGL以及第一输入端STVG连接，并被配置为生成第一控制信号以及第二控制信号。第一控制信号以及第二控制信号被输出到第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块。
第一低电平脉冲生成模块与第二时钟端CK2以及第一电压端VGH连接，并被配置为接收来自控制信号生成模块的第一控制信号以及第二控制信号，并生成第一低电平脉冲信号。第二低电平脉冲生成模块与第三时钟端CK3以及第一电压端VGH连接，并被配置为接收来自所述控制信号生成模块的第一控制信号以及第二控制信号，并生成第二低电平脉冲信号。高电平脉冲生成模块与第一时钟端CK1、第一电压端VGH、第二电压端VGL以及第二输入端STVE连接，并被配置为接收来自所述控制信号生成模块的第一控制信号，并生成高电平脉冲信号。
在本实施例的移位寄存器中，对于三个脉冲生成模块，实现了控制信号的复用，能够减少移位寄存器中使用的电路元件的数量。
图6是用于说明图5所示的移位寄存器的示意性电路图。如图6所示，控制信号生成模块包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第一电容C1。第一晶体管T1的控制极与第一时钟端CK1连接，第一极与第一输入端STVG连接，第二极与第二晶体管T2的第二极连接。第二晶体管T2的控制极与第二时钟端CK2连接，第一极与第三晶体管T3的第二极连接，第二极与第一晶体管T1的第二极连接。第三晶体管T3的控制极与第四晶体管T4的第一极连接，第一极与第一电压端VGH连接，第二极与第二晶体管T2的第一极连接。第四晶体管T4的控制极与第一时钟端CK1连接，第一极与第三晶体管T3的控制极连接，第二极与第二电压端VGL连接。第五晶体管T5的控制极与第一晶体管T1的第二极连接，第一极与第三晶体管T3的控制极连接，第二极与第一时钟端CK1连接。第一电容C1被连接在第一电压端VGH与第三晶体管T3的控制极之间。第一晶体管T1的第二极与第二晶体管T2的第二极的连接点形成第一控制信号输出端Q。第三晶体管T3的控制极与第四晶体管T4的第一极的连接点形成第二控制信号输出端P。
第一低电平脉冲生成模块包括第六晶体管T6、第七晶体管T7以及第二电容C2。第六晶体管T6的控制极连接第一控制信号输出端Q，即被配置为接收第一控制信号，第六晶体管T6的第一极与第七晶体管T7的第二极连接，第二极与第二时钟端CK2连接。第七晶体管T7的控制极与第二控制信号输出端P连接，即被配置为接收第二控制信号，第七晶体管T7的第一极与第一电压端VGH连接，第二极与第六晶体管T6的第一极连接。第二电容C2的被连接在第六晶体管T6的第一极与第六晶体管T6的控制极之间。第六晶体管T6的第一极与第七晶体管T7的第二极的连接点形成用于输出第一低电平脉冲信号的第一低电平脉冲输出端Reset。
第二低电平脉冲生成模块包括第八晶体管T8、第九晶体管T9以及第三电容C3。第八晶体管T8的控制极连接第一控制信号输出端Q，即被配置为接收第一控制信号，第八晶体管T8的第一极连接第九晶体管T9的第二极，第二极连接第三时钟端CK3。第九晶体管T9的控制极连接第二控制信号输出端P，即被配置为接收第二控制信号，第九晶体管T9的第一极连接第一电压端VGH，第二极连接第八晶体管T8的第一极。第三电容C3被连接在第八晶体管T8的第一极和第八晶体管T8的控制极之间。第八晶体管T8的第一极与第九晶体管T9的第二极的连接点形成用于输出第二低电平脉冲信号的第二低电平脉冲输出端Gate。
高电平脉冲生成模块包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第四电容C4以及第五电容C5。第十晶体管T10的控制极与第一时钟端CK1连接，第一极与第一电压端VGH连接，第二极与第十一晶体管T11的第一极连接。第十一晶体管T11的控制极与第二输入端STVE连接，第一极与第十晶体管T10的第二极连接，第二极与第十二晶体管T12的第一极连接。第十二晶体管T12的控制极与第一控制信号输出端Q连接，即被配置为接收第一控制信号，第十二晶体管T12的第一极与第十一晶体管T11的第二极连接，第二极与第二电压端VGL连接。第十三晶体管T13的控制极与第一时钟端CK1连接，第一极与第二输入端STVE连接，第二极与第十五晶体管T15的控制极连接。第十四晶体管T14的控制极与第十一晶体管T11的第二极连接，第一极与第一时钟端CK1连接，第二极与第十五晶体管T15的第一极连接。第十五晶体管T15的控制极与第十三晶体管T13的第二极连接，第一极与第十四晶体管T14的第二极连接，第二极与第二电压端VGL连接。第四电容C4被连接在第一电压端VGH与第十四晶体管T14的控制极之间。第五电容C5被连接在第十五晶体管T15的第一极与第十五晶体管T15的控制极之间。第十四晶体管T14的第二极与第十五晶体管T15的第一极的连接点形成用于输出高电平脉冲信号的高电平脉冲输出端EM。
N点表示第十二晶体管T12的第一极、第十四晶体管T14的控制极与第四电容C4的第二极的连接点。M点表示第十三晶体管T13的第二极、第十五晶体管T15的控制极与第五电容C5的第二极的连接点。
在本实施例的移位寄存器中，使用较少的电路元件实现了三个脉冲生成模块，能够减少移位寄存器中使用的电路元件的数量。
图7是用于说明图6所示的移位寄存器的工作时序的示意图。如图7所示，本例中移位寄存器的工作时序包括第一阶段、第二阶段、第三阶段、第四阶段。以下，以移位寄存器中的晶体管是P型薄膜晶体管TFT为例来对各个阶段信号状态以及晶体管状态进行说明，并且，在本例中，用VL表示时钟端、输入端与第二电压端VGL提供的低电平电压，用VG表示时钟端、输入端与第一电压端VGH提供的高电平电压。在图7中，第一时钟端CK1的信号、第二时钟端CK2的信号与第三时钟端CK3的信号为高低电平周期性地切换的时钟信号，低电平的占空比均为33％。
在第一阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供低电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号和低电平的高电平脉冲信号。
具体而言，在第一阶段t1中，第一输入端STVG与第一时钟端CK1的电压跳变为低电平，第一晶体管T1导通，将第一输入端STVG的低电平的电压传递到第一控制信号输出端Q。由于P型TFT传递低电平有阈值损失，所以第一控制信号输出端Q电压为VL与第一晶体管T1阈值电压vthp绝对值之和。第六晶体管T6导通，并且因为第二时钟端CK2的电压此时为高电平，所以第一低电平脉冲输出端Reset的电压为高电平。同时，由于第一时钟端CK1的电压为低电平，第四晶体管T4导通，将第二控制信号输出端P的电压拉低，第八晶体管T8、第九晶体管T9导通，将第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate拉高。第十三晶体管T13导通，由于在第一阶段t1第二输入端STVE的电压变为高电平，M点电压变为高电平，第十五晶体管T15截止。同时，由于第一控制信号输出端Q电压被拉低，第十二晶体管T12导通，将N点电压拉低，第十四晶体管T14导通，高电平脉冲输出端EM输出与第一时钟端CK1相同的低电平电压。
在第二阶段，在第一时钟端提供高电平信号，在第二时钟端提供低电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出低电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与高电平的高电平脉冲信号。
具体而言，在第二阶段t2中，第一输入端STVG与第一时钟端CK1的电压跳变为高电平，第二时钟端CK2的电压跳变为低电平。由于在第一阶段t1中，第六晶体管T6导通，所以第二时钟端CK2的低电平电压通过第六晶体管T6传递到第一控制信号输出端Q，第五晶体管T5导通，第二控制信号输出端P的电压被上拉至第一时钟端CK1电压的高电平。第三晶体管T3、第八晶体管T8、第九晶体管T9截止，由于第一晶体管T1也处于截止状态，所以第六晶体管T6栅极处于悬空状态，第二电容C2电容两端电压不能突变(其电压可表示为：VL+|Vthp|-VH)，所以第一低电平脉冲输出端Reset电压的电平会随着第一控制信号输出端Q电压电平的降低而降低，最后稳定(其电压可表示为：2VL+|Vthp|-VH)。第三晶体管T3工作在线性区，第二时钟端CK2的低电平的电压无阈值损失地传递到第一低电平脉冲输出端Reset，第一低电平脉冲输出端Reset电压为低电平的电压。第一控制信号输出端Q的低电平电压也使第十二晶体管T12工作在线性区，N点电压为低电平的电压，第十四晶体管T14很好的导通，将第一时钟端CK1的高电平的电压输出到高电平脉冲信号输出端EM。第一控制信号输出端Q的低电平电压也使第七晶体管T7导通，将第三时钟端CK3的高电平的电压输出到第二低电平脉冲输出端Gate。
在第三阶段，在第一时钟端提供高电平信号，在第二时钟端提供高电平信号，在第三时钟端提供低电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、低电平的第二低电平脉冲信号与高电平的高电平脉冲信号。
具体而言，在第三阶段t3中，第二时钟端CK2的电压跳变为高电平，第三时钟端CK3的电压跳变为低电平。由于电容C2两端的电压不能突变，第二时钟端CK2与第三时钟端CK3的电压跳变的电平相反，所以第一控制信号输出端Q电压仍为2VL+|Vthp|-VH，第六晶体管T6、第七晶体管T7、第十二晶体管T12都工作在线性区，第六晶体管T6将第二时钟端CK2的高电平的电压传到第一低电平脉冲输出端Reset，对第一低电平脉冲输出端Reset进行上拉，第七晶体管T7将第三时钟端CK3的低电平的电压无阈值损失的传到第二低电平脉冲输出端Gate、第十二晶体管T12仍将N点电压保持在低电平，使第十四晶体管T14很好的将第一时钟端CK1的高平的电压传到高电平脉冲信号输出端EM。
在第四阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号。
具体而言，在第四阶段t4中，第三时钟端CK3的电压跳变为高电平，第一时钟端CK1、第二输入端STVE的电压跳变为低电平。由于第一时钟端CK1的电压为低电平，第四晶体管T4导通，将第二控制信号输出端P的电压拉至低电平，第八晶体管T8、第九晶体管T9导通，将第二低电平脉冲输出端Gate的电压拉至高电平，第一低电平脉冲输出端Reset的电压维持在低电平。同时，第一时钟端CK1、第二输入端STVE跳变为低电平，第十三晶体管T13导通，将M点电压拉至低电平，第十五晶体管T15导通，高电平脉冲输出端EM的电压被拉至低电平，由于电容C4两端电压不能突变，高电平脉冲输出端EM的电压变为低电平，M点会被拉到更低的电平，第二电压端VGL的低电平的电压可以无阈值损失地通过第十五晶体管T15传递到高电平脉冲输出端EM。
在工作时序完成后，进入非工作状态的第五阶段t5，第五阶段t5的时间长度大于上述4个阶段。
在第五阶段t5，在第一时钟端CK1提供周期性地在高电平与低电平之间变化的信号，在第二时钟端CK2提供周期性地在高电平与低电平之间变化的信号，在第三时钟端CK3提供周期性地在高电平与低电平之间变化的信号，在第一输入端STVG提供高电平的信号，在第二输入端STVE提供低电平的信号，以使得移位寄存器输出高电平的第一低电平脉冲信号，高电平的第二低电平脉冲信号，低电平的高电平脉冲信号。
具体而言，在第五阶段t5中，随着第一时钟端CK1、第二时钟端CK2电压的周期性变化，周期性将第一晶体管T1、第二晶体管T2导通使得第一控制信号输出端Q的电压稳定地保持在高电平。通过第一时钟端CK1的电压的变化，周期性地将第四晶体管T4导通，并且第一电容C1具有保持电压的作用，所以第二控制信号输出端P的电压维持在低电平。通过第一时钟端CK1的电压的变化，周期性将第十三晶体管T13导通，M点电压维持在较低的电平；通过第一时钟端CK1的电压的变化，周期性将第十晶体管T10导通，并且由于第四电容C4具有保持电压的作用，N点电压维持在高电平。第一控制信号输出端Q的高电平电压、第二控制信号输出端P的低电平电压、M点的较低电平的电压、N点的高电平的电压使第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate的电压保持在高电平、高电平脉冲输出端EM的电压保持在低电平。
图8是本发明的一个实施例的栅极驱动电路的示意性框图。如图8所示，上述的多个移位寄存器GOA级联使用构成栅极驱动电路，每一级移位寄存器的第一低电平脉冲输出端Reset、第二低电平脉冲输出端Gate、高电平脉冲输出端EM连接至像素单元电路pixel，提供对像素单元电路写入数据时需要的脉冲信号G1、G2、G3。在级联的移位寄存器之间，上一级移位寄存器的第二低电平脉冲输出端GATE连接下一级移位寄存器的第一输入端STVG，上一级移位寄存器的高电平脉冲输出端EM连接下一级的移位寄存器的第二输入端STVE。
图9本发明的另一个实施例的栅极驱动电路的电路框图。与图8所示电路的区别在于，本例的栅极驱动电路包括两列级联的移位寄存器，并且这两列级联的移位寄存器交叉使用。具体而言，在本例中，第一级移位寄存器的第二低电平脉冲输出端GATE连接第三级移位寄存器的第一输入端STVG，第一级移位寄存器的高电平脉冲输出端EM连接第三级的移位寄存器的第二输入端STVE。第二级移位寄存器的第二低电平脉冲输出端GATE连接第四级移位寄存器的第一输入端STVG，第二级移位寄存器的高电平脉冲输出端EM连接第四级的移位寄存器的第二输入端STVE。以此类推。通过多列级联的移位寄存器的交叉使用，缩短相邻的两级移位寄存器之间工作时间的间隔，提高了像素驱动电路对于像素单元的扫描速度。
本发明的实施例还提供了一种显示装置，包括上述的栅极驱动电路。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明的实施例中，用一个移位寄存器电路实现了3路脉冲信号生成，减少了电路元件的数量，能够将现有技术中的28个晶体管与7个电容减少为15个晶体管5个电容，并且减少了控制信号的数量。能够级联使用该移位寄存器得到电路元件数量更少的栅极驱动电路，能够符合窄边框显示器的要求。
需要说明的是，在上述描述中，高电平、低电平仅仅用于区分电压是否能够使得晶体管导通，并没有限制电压的值。例如，低电平可以是指接地的电平，也可以是负电平。此外，所选择的P型TFT晶体管为示意性的说明，并不是对于晶体管类型的具体限制。根据本发明的原理，本领域技术人员能够在不付出创造性劳动的情况下，对于晶体管的类型做出适当的选择和调整，这些选择和调整也视为本发明的保护范围。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种移位寄存器，包括控制信号生成模块、第一低电平脉冲生成模块、第二低电平脉冲生成模块以及高电平脉冲生成模块；
其中，所述控制信号生成模块与第一时钟端、第二时钟端、第一电压端、第二电压端以及第一输入端连接，并被配置为生成第一控制信号以及第二控制信号；
所述第一低电平脉冲生成模块与所述第二时钟端以及所述第一电压端连接，并被配置为接收来自所述控制信号生成模块的所述第一控制信号以及所述第二控制信号，并生成第一低电平脉冲信号；
所述第二低电平脉冲生成模块与第三时钟端以及所述第一电压端连接，并被配置为接收来自所述控制信号生成模块的所述第一控制信号以及所述第二控制信号，并生成第二低电平脉冲信号；
所述高电平脉冲生成模块与所述第一时钟端、所述第一电压端、所述第二电压端以及第二输入端连接，并被配置为接收来自所述控制信号生成模块的所述第一控制信号，并生成高电平脉冲信号。
2.根据权利要求1所述的移位寄存器，其中，所述控制信号生成模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第一电容；
所述第一晶体管的控制极与所述第一时钟端连接，第一极与所述第一输入端连接，第二极与所述第二晶体管的第二极连接；
所述第二晶体管的控制极与所述第二时钟端连接，第一极与所述第三晶体管的第二极连接，第二极与所述第一晶体管的第二极连接；
所述第三晶体管的控制极与所述第四晶体管的第一极连接，第一极与所述第一电压端连接，第二极与所述第二晶体管的第一极连接；
所述第四晶体管的控制极与所述第一时钟端连接，第一极与所述第三晶体管的控制极连接，第二极与所述第二电压端连接；
所述第五晶体管的控制极与所述第一晶体管的第二极连接，第一极与所述第三晶体管的控制极连接，第二极与所述第一时钟端连接；
所述第一电容被连接在所述第一电压端与所述第三晶体管的控制极之间；
所述第一晶体管的第二极与所述第二晶体管的第二极的连接点形成用于输出所述第一控制信号的第一控制信号输出端；
所述第三晶体管的控制极与所述第四晶体管的第一极的连接点形成用于输出所述第二控制信号的第二控制信号输出端。
3.根据权利要求1所述的移位寄存器，其中，所述第一低电平脉冲生成模块包括第六晶体管、第七晶体管以及第二电容；
所述第六晶体管的控制极被配置为接收所述第一控制信号，所述第六晶体管的第一极与所述第七晶体管的第二极连接，第二极与所述第二时钟端连接；
所述第七晶体管的控制极被配置为接收所述第二控制信号，所述第七晶体管的第一极与所述第一电压端连接，第二极与所述第六晶体管的第一极连接；
所述第二电容被连接在所述第六晶体管的第一极与所述第六晶体管的控制极之间；
所述第六晶体管的第一极与所述第七晶体管的第二极的连接点形成用于输出所述第一低电平脉冲信号的第一低电平脉冲输出端。
4.根据权利要求1所述的移位寄存器，其中，所述第二低电平脉冲生成模块包括第八晶体管、第九晶体管以及第三电容；
所述第八晶体管的控制极被配置为接收所述第一控制信号，所述第八晶体管的第一极与所述第九晶体管的第二极连接，第二极与所述第三时钟端连接；
所述第九晶体管的控制极被配置为接收所述第二控制信号，所述第九晶体管的第一极与所述第一电压端连接，第二极与所述第八晶体管的第一极连接；
所述第三电容被连接在所述第八晶体管的第一极与所述第八晶体管的控制极之间；
所述第八晶体管的第一极与所述第九晶体管的第二极的连接点形成用于输出所述第二低电平脉冲信号的第二低电平脉冲输出端。
5.根据权利要求1所述的移位寄存器，其中，所述高电平脉冲生成模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第四电容以及第五电容；
所述第十晶体管的控制极与所述第一时钟端连接，第一极与所述第一电压端连接，第二极与所述第十一晶体管的第一极连接；
所述第十一晶体管的控制极与所述第二输入端连接，第一极与所述第十晶体管的第二极连接，第二极与所述第十二晶体管的第一极连接；
所述第十二晶体管的控制极被配置为接收所述第一控制信号，所述第十二晶体管的第一极与所述第十一晶体管的第二极连接，第二极与所述第二电压端连接；
所述第十三晶体管的控制极与所述第一时钟端连接，第一极与所述第二输入端连接，第二极与所述第十五晶体管的控制极连接；
所述第十四晶体管的控制极与所述第十一晶体管的第二极连接，第一极与所述第一时钟端连接，第二极与所述第十五晶体管的第一极连接；
所述第十五晶体管的控制极与所述第十三管的第二极连接，第一极与所述第十四晶体管的第二极连接，第二极与所述第二电压端连接；
所述第四电容被连接在所述第一电压端与所述第十四晶体管的控制极之间；
所述第五电容被连接在所述第十五晶体管的第一极与所述第十五晶体管的控制极之间；
所述第十四晶体管的第二极与所述第十五晶体管的第一极的连接点形成用于输出所述高电平脉冲信号的高电平脉冲输出端。
6.一种用于驱动如权利要求1至5中任一项所述的移位寄存器的方法，包括：
在第一阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供低电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号；
在第二阶段，在第一时钟端提供高电平信号，在第二时钟端提供低电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供高电平信号，以使得所述移位寄存器输出低电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与高电平的高电平脉冲信号；
在第三阶段，在第一时钟端提供高电平信号，在第二时钟端提供高电平信号，在第三时钟端提供低电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、低电平的第二低电平脉冲信号与高电平的高电平脉冲信号；
在第四阶段，在第一时钟端提供低电平信号，在第二时钟端提供高电平信号，在第三时钟端提供高电平信号，在第一输入端提供高电平信号，在第二输入端提供低电平信号，以使得所述移位寄存器输出高电平的第一低电平脉冲信号、高电平的第二低电平脉冲信号与低电平的高电平脉冲信号。
7.一种栅极驱动电路，包括级联的多个如权利要求1至5中任一项所述的移位寄存器，其中，每一级所述移位寄存器向相对应的像素电路提供第一低电平脉冲信号、第二低电平脉冲信号、高电平脉冲信号；
其中，上一级所述移位寄存器向下一级所述移位寄存器的所述第一输入端提供第二低电平脉冲信号，上一级所述移位寄存器向下一级所述移位寄存器的所述第二输入端提供高电平脉冲信号。
8.一种显示装置，包括如权利要求7所述的栅极驱动电路。
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